CN1208232A - 开路位线之间具有共用读出放大器的半导体存储装置 - Google Patents

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Abstract

一种半导体动态随机读取存储装置具有平行排列的第一开路位线(BL0－BL3)和分别与第一开路位线相配的第二开路位线(CBL0－CBL3)以便形成位线对和一个在位线对之间共用的读出放大器(SA11),以便增加表示从位线对顺序提供的数据位的电位差的大小,当完成读出放大时表示数据位的高或低电平都被提供给所选择的位线对的两个第一和第二位线,从而均衡相邻开路位线上的电感应。

Description

开路位线之间具有共用 读出放大器的半导体存储装置
本发明涉及一种半导体存储装置，特别是在多个开路位线对之间具有共用读出放大器的半导体存储装置。
数据位存储在存储单元内，并且从存储单元内有选择地读出。读出数据位通过位线传送给读出放大器，而每个读出放大器通过差动放大确定在相关位线上的逻辑电平。这样，位线和读出放大器是半导体存储器装置的独立的部件。
半导体装置制造者一直在增加存储单元阵列的容量。扩大存储容量的途径之一就是减少电路元件。相应地，位线之间变近。然而，如果位线之间太近，相邻位线之间的串音就变的非常严重，并且在狭窄的区域内将很难安排读出放大器。因此，提出在多个位线对之间共用每个读出放大器。在多个位线对上的数据位以分时的方式提供给相应的读出放大器，写入数据位和读出数据位在多个位线对及相应的读出放大器之间传送。半导体装置制造者可以减小读出放大器，增加位线对并相应地增加存储单元阵列。因为字线和位线之间的所有交叉点都可以用作存储单元，所以开路位线设计也有助于提高存储容量。
然而，已有技术的具有共用读出放大器和开路位线设计的半导体动态随机存取存储装置存在严重的串音。具体地，附图1给出了已有技术的半导体动态随机存取存储装置。
已有技术的半导体动态随机存取存储装置包括一个分为两个存储单元子阵列1a/1b的存储单元列阵，并且动态存储单元按行和列排列从而构成存储单元子阵列1a/1b。在图1中小圆圈代表动态存储单元，一行动态存储单元被标以CL0，CL1，CL2，CL3，CL4，CL5，CL6和CL7。位线BL0至BL7分别与位线CBL0至CBL7成对，而位线对BL0/CBL0至BL7/CBL7分别与动态存储单元列相应。字线WL1，WL2，...WLn和WLn+1分别与动态存储单元的行相连，并且有选择地改变活动电平以使相应的动态存储单元与位线对BL0/CBL0至BL7/CBL7电连接。位线BL0-BL7/CBL-CBL7靠的很近以至于不能忽略相邻位线之间的寄生电容Cbb。
已有技术的半导体动态随机存取存储装置还包括读出放大器SA1/SA2及连接于读出放大器SA1/SA2和两个存储单元子阵列1a/1b之间的传输门TG0至TG15。读出放大器SA1/SA2分别与位线对BL0/CBL0至BL3/CBL3和BL4/CBL4至BL7/CBL7相应，并增加相应位线对上的电位差的大小。传输门TG0至TG3和TG4至TG7分别与传输门TG8至TG11和TG12至TG15配合，而传输门对TG0/TG8，TG1/TG9，TG2/TG10和TG3/TG11与其他传输门对TG4/TG12，TG5/TG13，TG6/TG14和TG7/TG15分别连接到读出放大器SA1和放大器SA2上。传输门TG0至TG15由四条控制线TGS0，TGS1，TGS2和TGS3有选择地选通。在这种情况下，控制线TGS0，TGS1，TGS2和TGS3分别连接于传输门TG0/TG8/TG4/TG12，TG1/TG9/TG5/TG13，TG2/TG10/TG6/TG14和TG3/TG11/TG7/TG15。
进一步，参照图2在假设存储单元CL0/CL2/CL4和存储单元CL1/CL3/CL5/CL6/CL7存储“1”逻辑电平数据位和“0”逻辑电平数据位的情况下对已有技术的半导体动态随机存取存储装置的性能进行描述。逻辑“1”数据位将相应位线变为高电平，而逻辑“0”数据位使相应的位线电平下降。位线对在预充电平Vpc上已经进行了均衡。在时间t0字线WL0开始上升，而动态存储单元CL0至CL7分别与相应的位线BL0至BL7电连接。在时间t1，存储在存储单元CL0/CL2/CL4的数据位使相应的位线BL0/BL2/BL4上升，而存储在存储单元CL1/CL3/CL5/CL6/CL7的数据位使相应位线BL1/BL3/BL5/BL6/BL7下降。位线CBL0-CBL7保持在预充电平Vpc，而在位线BL0-BL7和CBL0-CBL7之间分别产生电位差ΔV。电位差ΔV代表读出数据位。
进一步，控制线TG0至TG3顺序变为活动电平，电位差ΔV被依次差动放大。具体地，控制线TG0首先改变到活动电平，传输门对TG0/TG8和TG4/TG12接通以使位线对BL0/CBL0和BL4/CBL4分别连接到读出放大器SA1/SA2。电位差ΔV分别通过位线对BL0/CBL0和BL4/CBL4提供给读出放大器SA1/SA2，在时间t2读出放大器SA1/SA2将电位差由ΔV增加到ΔLV。电位差ΔLV中的高电平Vh代表从存储单元CL0/CL4读出的数据位。虽然电位差ΔLV沿着位线对BL0/CBL0和BL4/CBL4传送，但是只有字线WL0在作用高电平，而读出数据位Vh分别重新存储在存储单元CL0和CL4内。
当位线对BL0/CBL0和BL4/CBL4传送电位差ΔLV时，如箭头所示由于寄生电容Cbb电位差ΔLV将影响位线对BL1/CBL1，BL3/CBL3和BL5/CBL5，每一个相邻的位线BL1/CBL1，BL3/CBL3和BL5/CBL5上将产生一个噪声分量σ。换句话说，位线BL1受到噪声分量σ的影响，而相应的位线CBL1也受到噪声分量σ的影响。结果，相邻位线对BL1/CBL1，BL3/CBL3或BL5/CBL5上的每一个电位差ΔV将减少2σ。
当数据恢复完成时，控制线TG0改变为非活动电平，并且控制线TG1改变为活动电平以便重复上面描述的存储在存储单元CL1/CL5中的数据位数据恢复。
如果控制线由TG0通过TG1和TG2到TG3顺序改变为活动电平，位线对BL3/CBL3上的电位差ΔV将受到来自相邻位线对BL4/CBL4和BL2/CBL2上的噪音分量2σ的两倍影响。因此，电位差降低很多。
为防止位线受相邻位线的影响，日本专利出版物未审查的申请No.7-201170提出了在已传输数据位的位线之间插入仅传输一个数据位的一个数据线。图3表示日本专利出版物未审查的申请中公开的已有技术的半导体动态存储装置。在图3中，小圆圈代表动态存储单元，并且只有四个动态存储单元被分别标以C0n，C1n，C2n和C3n。字线WL1/WL2有选择地与动态存储单元相连，并且位线BL3(n-1)/BL0n/BL1n/BL2n/BL3n/BL0(n+1)进一步有选择地与动态存储单元相连。设置读出放大器10a/10b/10c用于差动放大，传输门TG10/TG11连接在位线BL3(N-1)至BL0(n+1)与读出放大器10a/10b/10c之间。位线BL0n/BL2n连接到传输门TG10/TG11和读出放大器10a/10b/10c之间的位线BL1n/BL3n。控制线P1/P2连接到传输门TG10和TG11的门电极上，并且有选择地改变到活动电平。
现在假设字线WL1变为活动电平，相应的动态存储单元C0n/C1n/…电连接到位线BL0n/BL1n/B10(n+1)，并且读出数据位缓慢提高或减小相应位线上的电位。然而，字线WL2保持非活动电平，位线BL3(n-1)/BL2n/BL3n保持在预充电平。
控制线P1首先改变到活动电平，传输门TG10接通。这时，位线BL0n和BL2n连接到读出放大器10b，并且读出放大器10b增加电位差的大小。无论高或低电平都沿着位线BL0n传输到存储单元C0n，位线BL2n传输其他电平。位线BL0n和BL2n上增加的电平影响位线BL1n。然而，位线BL0n的电感应被位线BL2n的电感应抵消，并且可忽略来自位线对BL0n/BL2n的噪音。因此，位线对BL1n/BL3n正确地保持超出由读出放大器10b读出的最小电位差的电位差。当控制线P2变为活动电平时，读出放大器10b增加电位差。
就读出放大器的同一边引出的每一对位线而言，附图3所示已有技术的位线排列对抵抗由于位线之间的电容耦合产生的噪音是有效的。已有技术的位线排列称做“折叠位线”。然而，在开路位线设计中读出放大器一边的位线分别与读出放大器另一边的位线相配。因此，Shiratake的概念不能用于开路位线设计。这样，开路位线仍然受到相邻开路位线噪音的影响。
因此本发明的一个重要目的是提供一种半导体存储装置，它具有共用的读出放大器以及较少受到相邻开路位线噪音影响的开路位线。
与本发明一个方面相对应，提供了一种半导体存储装置，它包括形成至少两个第一存储单元子阵列并分别存储数据位的多个第一可寻址存储单元，有选择地连接到用于从至少两个第一存储单元子阵列的一个中选择确定的第一可寻址存储单元的多个第一可寻址存储单元的多个字线，至少一个具有一个第一节点和一个第二节点的用于放大表示第一节点和第二节点之间一个数据位的电位差的第一读出放大器，多个第一位线，它有选择地连接到至少两个第一存储单元子阵列之一的第一可寻址存储单元，并提供连接于某个第一可寻址存储单元和至少一个第一读出放大器的第一节点之间的第一信号传播途径的基本部件，多个第二位线，它有选择地连接到至少两个第一存储单元子阵列的另一个的第一可寻址存储单元，并提供连接于某个第一可寻址存储单元和至少一个第一读出放大器的第二节点之间的第二信号传播途径的基本部分，并且分别与多个第一位线相配对以构成第一位线对，一个构成第一信号传输路径的第一附加部分，并有选择地将多个第一位线连接到至少一个第一读出放大器的第一节点的第一传输门阵列，一个构成第二信号传输路径的第二附加部分，并有选择地将多个第二位线连接到至少一个第一读出放大器的第二节点的第二传输门阵列，一个插入到第一信号传输路径并在接通状态和断开状态之间改变的第一切换装置，一个插入到第二信号传输路径并在接通状态和断开状态之间改变的第二切换装置和一个控制器，它连接到第一传输门阵列，第二传输门阵列，第一切换装置和第二切换装置以及操作使第一传输门阵列和第二传输门阵列顺序将第一位线对连接到至少一个第一读出放大器的第一和第二节点，并且独立地在接通状态和断开状态之间控制第一切换装置和第二切换装置，以便将所选择的一个第一位线对的第一或第二位线与相关的至少一个第一读出放大器的第一或第二节点电隔离。
通过下面结合附图的描述半导体存储装置的特点和优点将会更加易于理解，其中：
图1是已有技术半导体存储装置布置的电路图；
图2所示为在数据读出期间所选择的字线和位线对上的电平；
图3是在日本专利出版物未审查的申请No.7-201170中公开的已有技术半导体存储装置布置的电路图；
图4是依照本发明的半导体动态随机存取存储装置布置的电路图；
图5是一个在位线对和读出放大器之间传输的顺序数据的定时图；
图6所示为相邻两个位线对上的电平；
图7是依照本发明的半导体动态随机存取存储装置另一个布置的电路图；
图8是一个在位线对和读出放大器之间传输的顺序数据的定时图；
图9所示为相邻两个位线对上的电位；
图10是依照本发明的半导体动态随机存取存储装置另一个布置的电路图；
图11是一个在位线对和读出放大器之间传输的顺序数据的定时图；
图12是另一个在位线对和读出放大器之间传输的顺序数据的定时图；
图13是依照本发明的半导体动态随机存取存储装置再一个布置的电路图；
图14是一个并入图13所示半导体动态随机存取存储装置的子读出放大器的电路配置电路图；
图15是一个并入图13所示半导体动态随机存取存储装置的主读出放大器的电路配置电路图；及
图16所示为在顺序数据传输过程中一个位线对上的电位变化。
第一实施例
首先参考图4，体现本发明的半导体动态随机存取存储装置包括分为两个存储单元子阵列11a/11b的存储单元阵列11，并且动态存储单元按行和列排列以便构成存储单元子阵列11a/11b。动态存储单元由一组n沟道增强型读取晶体管和一个存储电容构成。本领域技术人员熟知动态存储单元，为简单起见，以下将不做进一步的描述。动态存储单元由小圆圈代表，某一行的动态存储单元标为CL0，CL1，CL2，CL3，CL4，CL5，CL6和CL7。动态存储单元的另一行分别标为CL10，CL11，CL12，CL13，CL14，CL15，CL16和CL17。
半导体动态随机存取存储装置还包括位线BL0-BL7/CBL0-CBL7，字线WL0，WL1，…WLn和WLn+1及一行地址解码器/位线驱动器11c。位线BL0至BL7分别与位线CBL0至CBL7相配，而位线对BL0/CBL0至BL7/CBL7分别与动态存储器的列相对应。每一位线连接到相应列的n沟道增强型读取晶体管的漏极节点。字线WL0，WL1，…WLn和WLn+1分别与动态存储单元的行相对应，而每一字线连接到相应行的n沟道增强型开关晶体管的门电极。行地址解码器/字线驱动器11c连接到字线WL0至WLn+1，并且对行地址已解码信号作出反应以便有选择地使字线WL0至WLn+1变为活动电平。位线BL0-BL7/CBL0-CBL7相互太近以至于它们通过寄生电容Cbb电容耦合，而且电容Cbb不可忽略。
半导体动态随机存取存储装置还包括读出放大器SA11/SA12，连接在读出放大器SA11/SA12和位线BL0-BL3，BL4-BL7，CBL0-CBL3及CBL4-CBL7之间的传输门阵列12a/12b/12c/12d和n通道增强型开关晶体管SW1/SW2/SW3/SW4。
传输门阵列12a具有传输门TG0/TG1/TG2/TG3，并对门控制信号TGS0/TGS1/TGS2/TGS3作出反应以便选择性地通过n沟道增强型开关晶体管SW1将位线BL0-BL3连接到读出放大器SA11的一个输入电极。传输门阵列12b具有传输门TG4/TG5/TG6/TG7，并对门控制信号TGS4/TGS5/TGS6/TGS7作出反应以便选择性地通过n沟道增强型开关晶体管SW2将位线BL4-BL7连接到读出放大器SA12的一个输入电极。
传输门阵列12c具有传输门TG8/TG9/TG10/TG11，并对门控制信号TGS0/TGS1/TGS2/TGS3作出反应以便有选择地通过n沟道增强型开关晶体管SW3将位线CBL0-CB13连接到读出放大器SA11的另一个输入电极。传输门阵列12d具有传输门TG12/TG13/TG14/TG15，并对门控制信号TGS4/TGS5/TGS6/TGS7作出反应以便有选择地通过n沟道增强型开关晶体管SW4将位线CBL4-CBL7连接到读出放大器SA12的另一个输入电极。这样，传输门阵列12a/12c有选择地将位线对BL0/CBL0-BL3/CBL3连接到读出放大器SA11，而传输门阵列12b/12d有选择地将位线对BL4/CBL4-BL7/CBL7连接到另一个读出放大器SA12。换句话说，读出放大器SA11在位线对BL0/CBL0-BL3/CBL3之间共用，而另一个读出放大器SA12在位线对BL4/CBL4-BL7/CBL7之间共用。控制信号线WS1/WS2连接到n沟道增强型开关晶体管SW1/SW2的门电极和n沟道增强型开关晶体管SW3/SW4的门电极。
半导体动态随机存取存储装置进一步包括一个连接在n沟道增强型开关晶体管SW1和SW3之间的n沟道增强型开关晶体管SW5，一个连接在n沟道增强型开关晶体管SW2和SW4之间的n沟道增强型开关晶体管SW6及一个控制器13。N沟道增强型开关晶体管SW5/SW6由控制信号线BWS控制。控制器13连接到控制信号线SW1/WS2BWS和控制信号线TGS0-TGS7，并对一个定时控制信号和一个表示与存储单元子阵列11a或11b相应的字线的行地址解码信号作出反应以便如后面描述的有选择地改变门控制信号线WS1，WS2和BWS。控制器13进一步顺序地改变门控制信号线TGS0至TGS7。虽然附图4未示出，但读出放大器SA11/SA12是通过列地址解码器/选择器与一个输入/输出电路相连的。
在本例中，n沟道增强型开关晶体管SW1/SW2和n沟道增强型开关晶体管SW3/SW4分别作为第一切换装置和第二切换装置。
半导体动态随机存取存储装置如下工作。附图5所示为位线对BL0/CBL0-BL3/CBL3与读出放大器SA11之间的一个顺序数据传输。数据存取和数据刷新要求该顺序数据传输。为了简单的缘故描述的重点将集中在位线对BL0/CBL0到BL3/CBL3。
动态存储单元CL0和CL1假设分别存储一个逻辑“1”电平数据位和一个逻辑“0”电平数据位。逻辑“1”电平数据位升高相应位线上的电位，而逻辑“0”电平数据位降低相应位线上的电位。控制信号线BWS/WS1/WS2和门控制信号TGS0-TGS3为高电平，而位线对BL0/CBL0-BL3/CBL3已经在高电平和低电平之间的一个预充电平上进行了平衡。
首先，在时间t10门控制线TGS0/TGS1下降为低电平，并且在时间t11门控制线TGS2/TGS3下降为低电平。
在时间t12控制信号线BWS改变为低电平，n沟道增强型开关晶体管SW5断开以便将传输门列阵12a与传输门列阵12c电隔离。字线WL0改变为高电平，并且分别从存储单元CL0至CL3读出数据位到位线BL0至BL3。读出数据位轻微地提升和降低位线BL0至BL3上的电位。然而，其它位线仍未起作用，位线CBL0-CBL3仍保持预充电平Vpc。只有门控制线随着字线WL0改变为高电平，并且传输门TG0/TG8连通。因此，位线对BL0/CBL0上的小电位差通过传输门TG0/TG8和n沟道增强型开关晶体管SW1/SW3传输给读出放大器SA11。
在时间t13控制信号线WS1/WS2改变为非作用低电平，读出放大器SA11与位线对BL0/CBL0电隔离。读出放大器SA11处于工作状态以增加电位差的大小。
在时间t14控制信号线BWS/WS1改变为作用高电平，n沟道增强型开关晶体管SW1/SW5连通。这时，读出放大器SA11的一个输入电极通过传输门阵列12a/12c电连接到位线对BL0/CBL0。结果，两个位线BL0/CBL0都上升为高电平。位线BL0上的高电平重新存储在存储单元CL0。然而，位线CBL0上的高电平并不影响存储在存储单元子阵列11b的动态存储单元内的数据位。在时间t15门控制线TGS0改变为非作用低电平，并且位线对BL0/CBL0与读出放大器SA11电隔离。
读出放大器SA11为两个位线BL0和CBL0提供表示读出数据位的高电压或低电压，并且高/低电压产生的噪音同样影响相邻位线BL0和CBL0。因此，相邻位线对上的小的电位差仅仅向上或向下移动，而大小并不减小。下面将详细描述噪音的影响。
在时间t16控制信号线BWS下降，n沟道增强型开关晶体管SW5断开。控制信号线WS2和门控制线TGS1同时变为作用高电平。N沟道增强型开关晶体管SW3连通，传输门TG1/TG9连通以便将位线对BL1/CBL1上的小电位差提供给读出放大器SA11。
在时间t17控制信号线WS1/WS2改变为非作用低电平，n沟道增强型开关晶体管SW1/SW3断开以便将读出放大器SA11与位线对BL1/CBL1电隔离。
在时间t18控制信号线BWS/WS1改变为作用高电平，n沟道增强型开关晶体管SW1/SW5连通以便将两个位线BL1/CBL1的一个电极相连。这时，位线BL1/CBL1衰减为低电平，并且由于位线对BL1/CBL1上的低电平而产生的噪音同样影响相邻位线对BL0/CBL0和BL2/CBL2。
在时间t19门控制信号线TGS1改变为非作用低电平，位线对BL1/CBL1与读出放大器SA11与电隔离。
类似地，在时间t20和时间t21将位线对BL2/CBL2和BL3/CBL3上的读出数据位分别提供给读出放大器，n沟道增强型开关晶体管SW1/SW2/SW5受到如上所述的控制以便为两个位线提供高电平或着低电平。
如果选择字线WLn/WLn+1，控制器13使读出放大器SA11从其他输入电极给两个位线提供高电平或低电平。虽然只将描述的重点放在读出放大器SA11，其它读出放大器如SA12也是类似地控制的，从存储单元CL4-CL7读出数据位的读出与从存储单元CL0-CL3数据位的读出是并行的。
图6所示为位线对BL0/CBL0对相邻位线对BL1/CBL1的电感应。如前所述，当字线WL0变为作用高电平，在位线对BL0/CBL0和BL1/CBL1上分别产生n通道增强型开关晶体管小电位差ΔV。在时间t14控制信号线BWS/WS1改变为作用高电平，表示读出数据位的高电压电平从读出放大器SA11提供给两个位线BL0/CBL0。位线BL0/CBL0上升，并减小相邻位线BL1/CBL1上的噪音σ。虽然噪音σ提高位线BL1的电位和位线CBL1的电位，电位向一个方向移动，并且位线对BL1/CBL1保持小电位差ΔV。因此，虽然由于数据存储而在位线BL0/CBL0发生噪音σ，但是噪音σ在同一方向上提高位线BL1上的电位和位线CBL1上的电位，并且相邻位线对BL1/CBL1保持初始小电位差ΔV。换句话说，控制器13和n沟道增强型开关晶体管SW1/SW3/SW5消除来自相邻位线对的噪音的影响。
第二实施例
图7所示为体现本发明的另一个半导体动态随机读取存储装置。该半导体动态随机读取存储装置实现的第二实施例在布置上除n沟道增强型开关晶体管SW5/SW6及控制信号线BWS外同第一实施例相似。第二实施例中删除n沟道增强型开关晶体管SW5/SW6，并且控制器23不改变控制线BWS的信号。
图8所示为第二实施例的工作，并且噪音的影响如图9所示。当读出数据重新存储在存储单元CL0时，表示读出数据位的高电压电平通过n沟道增强型开关晶体管SW1和传输门TG0从输入电极传给存储单元CL0。然而，其它n沟道增强型开关晶体管SW3断开，并且位线CBL0保持在预充电平Vpc。因此，位线BL0上的高电压电平导致相邻位线BL1的噪音σ，并且噪音σ减小相邻位线BL1的电位。然而，相邻位线CBL1保持在预充电平Vpc，而小电位差ΔV减小σ。这样，虽然相邻位线对BL1/CBL1被噪音σ影响，但减小小于已有技术。第二实施例的优点是电路排列简单，因此，制造者能够减小半导体芯片的尺寸。
第三实施例
图10所示为体现本发明的另一个半导体动态随机读取存储装置，该半导体动态随机读取存储装置实现的第三实施例除控制信器33外同第一实施例相似。以任何位线都受到两次电感影响的方式，控制信器33改变门控制线TGS0-TGS3和TGS4-TGS7。
具体地，如图11所示如果一个控制器按照下面的顺序从TGS0/TGS7到TGS1/TGS6及TGS2/TGS5到TGS3/TGS4改变门控制线TGS0至TGS7为活动电平，如箭头AR10所示位线BL4首先影响位线BL3，而且此后如箭头AR11所示位线BL2影响位线BL3。这样，在顺序数据传输中位线BL3/BL5被影响两次。
为了防止位线BL3/BL5放大电感应，如附图12所示控制器33控制门控制线TGS0至TGS7。控制器33分别在时间t20，时间t22，时间t24和时间t26顺序改变门控制线TGS0/TGS4，TGS1/TGS5，TGS2/TGS6和TGS3/TGS7，并且读出放大器SA11/SA12增加连接到这里的位线对上的电位差。
在时间t21，时间t23，时间t25和时间t27控制器33改变控制信号线BWS/WS1到活动电平，并且高/低电压电平从读出放大器SA11/SA12顺序传给位线对。结果，如箭头AR所示，只有位线对BL2/CBL2和BL5/CBL5分别影响相邻位线对BL3/CBL3和BL4/CBL4，并且电感应减少为一次。
因为噪音σ减小小电位差ΔV一次，第二实施例是需要控制器33。
可以理解，控制器33进一步减少相邻位线上的电感应。
第四实施例
图13所示为体现本发明的另一个半导体动态随机读取存储装置。该半导体动态随机读取存储装置包括一个主位线对MBL/CMBL和为了增加主位线对MBL/CMBL上电位差的大小的连接到该主位线对MBL/CMBL的一个主读出放大器MSA。子位线对，一个子读出放大器，字线，存储单元子阵列和传输门阵列与第一实施例一致，并标以相同的标号。主位线MBL/CMBL为折叠位线，而子位线BL0/CBL0至BL3/CBL3为开路位线。n沟道增强型开关晶体管SW1/SW2连接在子读出放大器SA11的电极和主位线MBL/CMBL之间。
图14所示为子读出放大器SA11。子读出放大器SA11包括一个n沟道增强型放大晶体管N1/N2和一个连接于n沟道增强型放大晶体管N1/N2和地线GND之间的n沟道增强型开关晶体管N3的并联组合。选择的子位线连接到n沟道增强型开关晶体管N1/N2的门电极，并且一条控制信号线RS连接到n沟道增强型开关晶体管N3的门电极。N沟道增强型放大晶体管N1/N2通过n沟道增强型开关晶体管SW10/SW11分别连接到主位线MBL/CMBL，并且控制信号线RS也连接到n沟道增强型开关晶体管SW10/SW11的门电极。
当控制信号线RS改变为作用高电平，n沟道增强型开关晶体管N3和SW1/SW2接通，并且子读出放大器SA11被激发。选择的子位线对上的小电位差使n沟道增强型开关晶体管N1和N2之间的沟道电导不同，并且子读出放大器SA11在主位线对MBL/CMBL上产生大电位差。
主读出放大器MSA包括一个P沟道增强型场效应晶体管P1和一个连接在第一供电线路SAP和第二供电线路SAN之间的n沟道增强型场效应晶体管N10的第一组合，还包括一个P沟道增强型场效应晶体管P2和一个同样连接在第一供电线路SAP和第二供电线路SAN之间的n沟道增强型场效应晶体管N20的第二组合。主位线MBL连接到第二组合的共用漏电电极和第一组合的门电极。另一方面，主位线CMBL连接到第一组合的共用漏电电极和第二组合的门电极。当主读出放大器MSA由供电线路SAP/SAN供电时，第一组合和第二组合有选择地将主位线MBL/CMBL连接到供电线路SAP/SAN，并且增加主位线MBL/CMBL上的电位差的大小。
与第一实施例相似，表示读出位的高或低电平传送给所选位线对的子位线。如果读出数据位被从存储单元子阵列11a传送给子读出放大器SA11，在读出放大后控制信号线BWS/WS1改变为活动电平，并且无论高或低电平都通过n沟道增强型开关晶体管SW1和传输门阵列12a从主位线MBL传送给存储单元子阵列11a，并且进一步通过n沟道增强型开关晶体管SW5和传输门阵列12b传送到相应的子位线。如果仅仅控制信号线WS1改变为作用高电平，那么无论高或低电平都传给位线。
如图16所示如果子位线对BL/CBL反复受到相邻位线对的影响，那么电位差向低电平移动，并减小n沟道增强型放大晶体管N1/N2之间的电流驱动能力的差异。结果是主位线对MBL/CMBL的电位差的大小变小。因此，参照图12所述的控制序列也适用于第四实施例。
尽管已经表示和描述本发明的特定实施例，在不脱离本发明的精神和范围的前提下，可以作出各种变化和修改，这对本领域的技术人员来说是显而易见的。
例如，本发明并未限制存储单元为以电荷形式存储数据位的动态单元。就具有共用读出放大器和开路位线设计的半导体存储单元而言，任何种类的存储器单元都适用。
一个半导体存储装置可能有多于一个的存储单元阵列，并且多过两个的读出放大器可以并入半导体存储装置。
N沟道增强型场效应晶体管SW1-SW4可以连接在位线BL0-BL7/CBL0-CBL7和传输门阵列12a-12d之间。

Claims (12)

1.一种半导体存储装置，包括：
形成至少两个第一存储单元子阵列(CL0-CL3/CL10-CL13)并分别存储数据位的多个第一可寻址存储单元，
用于从至少两个所述第一可存储单元子阵列中的一个中选择某个第一可寻址存储单元并有选择地连接到所述多个第一可寻址存储单元的多个字线(WL0/WL1/WLn/WLn+1)，
至少一个具有一个第一节点和一个第二节点的用于放大表示所述第一节点和所述第二节点之间一个数据位的电位差的第一读出放大器(SA11)，
多个第一位线(BL0-BL3)，有选择地连接到至少两个所述第一存储单元子阵列之一(CL0-CL3)的第一可寻址存储单元，并提供连接在所述某个第一可寻址存储单元和所述至少一个第一读出放大器(SA11)的所述第一节点之间的第一信号传播途径的基本部分，
多个第二位线(CBL0-CBL3)，有选择地连接到至少两个所述第一存储单元子阵列的另一个(CL10-CL13)的第一可寻址存储单元，并提供连接在所述某个第一可寻址存储单元和至少一个所述第一读出放大器(SA11)的所述第二节点之间的第二信号传播途径的基本部分，并且分别与多个第一位线相配对以构成第一位线对，
一个形成所述第一信号传输路径的第一附加部分并且有选择地将所述多个第一位线(BL0-BL3)连接到至少一个所述第一读出放大器(SA11)的所述第一节点的第一传输门阵列(12a)，以及
一个形成所述第二信号传输路径的第二附加部分并且有选择地将所述多个第二位线连接到至少一个所述第一读出放大器(SA11)的所述第二节点的第二传输门阵列(12c)，
其特征在于还包括
一个插入到所述第一信号传输路径并在接通状态和断开状态之间改变的第一切换装置(SW1)，
一个插入到所述第二信号传输路径并在接通状态和断开状态之间改变的第二切换装置(SW3)，和
一个控制器(13；23；33)，它连接到所述第一传输门阵列(12a)，所述第二传输门阵列(12c)，所述第一切换装置(SW1)和所述第二切换装置(SW3)并使所述第一传输门阵列(12a)和所述第二传输门(12c)阵列将所述第一位线对(BL0/CBL0至BL3/CBL3)顺序连接到所述至少一个第一读出放大器(SA11)的所述第一和第二节点，并且独立地在所述接通状态和所述断开状态之间控制所述第一切换装置(SW1)和所述第二切换装置(SW3)，以便将所选择的一个所述第一位线对的第一或第二位线与相应的至少一个所述第一读出放大器(SA11)的第一或第二节点电隔离。
2.如权利要求1所述的半导体存储装置，其特征在于为了增加表示所述第一节点和所述第二节点之间所述数据位的所述电位差的大小，其中所述控制器(13；23；33)使所述第一传输门阵列(12a)，所述第二传输门阵列(12c)，所述第一开关装置(Sy1)和所述第二开关装置(SW3)将所述第一位线对之一连接到所述第一节点，使所述第一开关装置(SW1)和所述第二开关装置(SW3)将所述位线对之一与所述第一节点和所述第二节点隔离，并使一个所述第一开关装置(SW1)和所述第二开关装置(SW3)将表示所述数据位的一个电位差传送到相应的第一或第二位线。
3.如权利要求1所述的半导体存储装置，其特征在于所述第一开关装置和所述第二开关装置是一个分别连接在所述第一节点和所述第一传输门阵列(12a)之间的第一开关晶体管(SW1)和连接在所述第二节点和所述第二传输门阵列(12c)之间的第二开关晶体管(SW3)。
4.如权利要求2所述的半导体存储装置，其特征在于进一步包括一个连接在所述第一开关装置(SW1)和所述第二开关装置(SW3)之间并由所述控制器(13；33)控制的第三开关装置(SW5)，并且当所述一个所述第一开关装置(SW1)和所述第二开关装置(SW3)将所述电平传送给所述相应第一或第二位线时，所述控制器(13；33)使所述第三开关装置(SW5)将所述一个所述第一位线对的所述第一位线和所述第二位线电连接。
5.如权利要求4所述的半导体存储装置，其特征在于所述第一开关装置，所述第二开关装置和所述第三开关装置分别是一个连接在所述第一节点和所述第一传输门阵列(12a)之间的第一开关晶体管(SW1)，一个连接在所述第二节点和所述第二传输门阵列(12c)之间的第二开关晶体管(SW3)及一个连接在所述第二传输门阵列(12c)和所述第一传输门阵列(12a)之间的第三开关晶体管(SW5)。
6.如权利要求1所述的半导体存储装置，进一步包括：
形成至少两个第二存储单元子阵列(CL4-CL7/CL14-CL17)并分别存储数据位，并有选择地连接到所述多个字线(WL1/WLn/WLn+1)以便从至少两个第二存储单元子阵列中的一个中选择确定的第二可寻址存储单元的多个第二可寻址存储单元，
至少一个具有一个第三节点和一个第四节点的并用于放大表示所述第三节点和所述第四节点之间一个数据位的电位差的第二读出放大器(SA12)，
多个第三位线(BL4-BL7)，它有选择地连接到至少两个所述第二存储单元子阵列之一(CL4-CL7)的第二可寻址存储单元，并提供连接在所述确定的第二可寻址存储单元和所述至少一个第二读出放大器(SA12)的所述第三节点之间的第三信号传播途径的基本部分并与所述多个第一位线(BL0-BL3)相邻，
多个第四位线(CBL4-CBL7)，它有选择地连接到至少两个所述第二存储单元子阵列的另一个(CL14-CL17)第二可寻址存储单元，并提供连接在所述某些第二可寻址存储单元和至少一个所述第一读出放大器(SA12)的所述第四节点之间的第四信号传播途径的基本部分，与所述多个第二位线(CBL0-CBL3)相邻并且分别与所述多个第三位线相配以构成第二位线对，
一个构成所述第三信号传输路径的第三附加部分并由控制器(13；23；33)控制，以便有选择地将所述多个第三位线(BL4-BL7)连接到至少一个所述第二读出放大器(SA12)的所述第三节点的第三传输门阵列(12b)，
一个构成所述第四信号传输路径的第四附加部分并由控制器(13；23；33)控制，以便有选择地将所述多个第四位线(CBL4-CBL7)连接到至少一个所述第二读出放大器(SA12)的所述第四节点的第四传输门阵列(12d)，
一个插入到所述第三信号传输路径并通过控制器(13；23；33)在接通状态和断开状态之间改变的第三切换装置(SW2)，和
一个插入到所述第四信号传输路径并通过控制器(13；23；33)在接通状态和断开状态之间改变的第四切换装置(SW4)，
利用从所述第一位线对和第二位线对之间靠近边界的最外面的位置向最内位置的方向选择第一位线对和第二位线对的方法，所述控制器(13；23；33)使所述第一和第二传输门阵列(12a/12c)和所述第三和第四传输门阵列(12b/12d)将所述第一位线对和所述第二位线对顺序地连接到所述至少一个第一读出放大器(SA11)和所述至少一个第二读出放大器(SA12)。
7.如权利要求6所述的半导体存储装置，其特征在于所述控制器(13；23；33)使所述第一和第三传输门阵列(12a/12c)，所述第二和第四传输门阵列(12b/12d)，所述第一和第三开关装置(SW1/SW3)和所述第二和第四开关装置(SW2/SW4)将一个所述第一位线对和一个所述第二位线对连接到所述第一及第二节点和所述第三及第四节点，为了增加表示所述第一节点和所述第二节点之间所述数据位的所述电位差的大小和增加表示所述第三节点和所述第四节点之间所述数据位的所述电位差的大小，使所述第一和第三开关装置(SW1/SW3)和所述第二和第四开关装置(SW2/SW4)将所述第一位线对之一和所述第二位线对之一与所述第一及第二节点和所述第三及第四节点隔离，以及使一个所述第一开关装置(SW1)和所述第二开关装置(SW3)和一个所述第三开关装置(SW3)和所述第四开关装置(SW4)将表示所述数据位的一个电位差及表示所述数据位的一个电位差分别从第一或第二节点及第三或第四节点传送到相应第一或第二位线及相应第三或第四位线。
8.如权利要求6所述的半导体存储装置，其特征在于所述第一开关装置，所述第二开关装置，所述第三开关装置和所述第四开关装置是一个分别连接在所述第一节点和所述第一传输门阵列(12a)之间的第一开关晶体管(SW1)，连接在所述第二节点和所述第二传输门阵列(12c)之间的第二开关晶体管(SW3)，连接在所述第三节点和所述第三传输门阵列(12c)之间的第三开关晶体管(SW2)和连接在所述第四节点和所述第四传输门阵列(12c)之间的第四开关晶体管(SW4)。
9.如权利要求7所述的半导体存储装置，其特征在于进一步包括由所述控制器(13；33)控制的两个连接在所述第一开关装置(SW1)和所述第二开关装置(SW3)之间的第五开关装置(SW5)及连接在所述第三开关装置(SW2)和所述第四开关装置(SW4)之间的第六开关装置(SW6)，并且当所述一个所述第一开关装置(SW1)和所述第二开关装置(SW3)及所述一个所述第三开关装置(SW2)和所述第四开关装置(SW4)分别将所述电平传送给所述相应第一或第二位线及所述相应第三或第四位线时，所述控制器(13；33)使所述第五开关装置(SW5)和所述第六开关装置(SW6)分别将所选第一位线和所选第三位线电连接到所选第二位线和所述第四位线。
10.如权利要求9所述的半导体存储装置，其特征在于所述第一开关装置，所述第二开关装置和所述第五开关装置分别是一个连接在所述第一节点和所述第一传输门阵列(12a)之间的第一开关晶体管(SW1)，一个连接在所述第二节点和所述第二传输门阵列(12c)之间的第二开关晶体管(SW3)及一个连接在所述第一传输门阵列(12a)和所述第二传输门阵列(12c)之间的第三开关晶体管(SW5)，并且所述第三开关装置，所述第四开关装置和所述第六开关装置分别是一个连接在所述第三节点和所述第三传输门阵列(12b)之间的第四开关晶体管(SW2)，一个连接在所述第四节点和所述第四传输门阵列(12d)之间的第五开关晶体管(SW4)及一个连接在所述第三传输门阵列(12b)和所述第四传输门阵列(12d)之间的第六开关晶体管(SW6)。
11.如权利要求1所述的半导体存储装置，其特征在于所述第一开关装置(SW1)和所述第二开关装置(SW3)连接在所述第一节点与主位线(MBL)之间及所述第二节点与所述主位线相配的其它主位线(CMBL)之间，并且所述至少一个第一读出放大器(SA11)进一步有一个第三节点通过第三开关装置(SW10)连接到主位线(MBL)和一个第四节点通过第四开关装置(SW11)连接到所述其它主位线(CMBL)，以便产生一个所述主位线(MBL)和所述另一个主位线(CMBL)之间的电位差以适应所述第一节点和所述第二节点之间的所述电位差。
12.如权利要求11所述的半导体存储装置，其特征在于所述一个主读出放大器(MSA)进一步连接在主位线(MBL)和所述另一个主位线(CMBL)之间以便增加其间所述电位差的大小，并且一个第五开关装置(SW5)连接在所述第一节点和所述第二节点之间，以便选择的一个所述第一位线对的所述第一位线电连接到选择的所述第一位线对的所述第二位线。
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