CN1121694C - 半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置包括由多个存储单元阵与核心部外围电路交替配置而成的存储单元块、跨多个存储单元阵延伸的多条列选择线CSL、列选择线选择电路2、沿上述外围电路设置的第1和第2读出放大器驱动线/SAN、/DSSA、驱动它的读出放大器驱动线选择电路4、5、作为电阻元件的晶体管Q6、接在读出放大器电路与第2读出放大器驱动线/DSSA之间且由列选择线驱动的读出放大器激活晶体管Q5。利用本发明可获得一种高速的半导体存储装置，其芯片面积和电力消耗均不增加。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置。尤其涉及缩短访问时间，且不使电力消耗增大的动态存储器。
背景技术
图10(a)示出以往半导体存储装置的核心部外围电路。连接有图中未示的动态存储单元的位线对BL、/BL所接的读出放大器，其N沟道MOS晶体管Q1、Q2的控制极、漏极分别相互连接，源极共同连接读出放大器驱动信号线/SAN。列选择电路由N沟道MOS晶体管Q3、Q4组成，MOS晶体管Q3连接在位线BL和数据线DQ之间，MOS晶体管Q4连接在位线/BL和数据线/DQ之间，这两个列选择晶体管的控制极共同连接列选择线CSL。
接着说明图10(a)所示电路的动作。当激活图中未示的字线，选择存储单元时，位线对BL、/BL上呈现微小电位差。接着读出放大器驱动线/SAN由1/2Vcc(相当于内部电源电压的约一半)下降到Vss(地电位)。于是，MOS晶体管Q3、Q4动作，将微小电位差放大，BL或/BL中的一根被拉到Vss一侧。此放大的电位差经列选择晶体管Q3、Q4送至数据线对DQ、/DQ，由图中未示的数据线放大电路变换成逻辑振幅，作为输出数据读出到芯片外部。
然而，利用图10(a)所示的电路，不易充分缩短访问时间。其原因陈述如下。图10(a)中，为了简化，只画出一对位线，实际上由同一读出放大器驱动线/SAN驱动几百对位线。因此，即使具有驱动能力大的MOS晶体管，也难以高速驱动读出放大器驱动线/SAN，这是以往动态存储器中阻碍高速化的一个原因。
为了解决上述问题，研制出图10(b)所示的核心部外围电路。该电路除图10(a)的电路外，还在读出放大器的公共源极端子与地电位之间，连接控制极由列选择线CSL驱动的MOS晶体管Q5，在公共源极端子与读出放大器驱动线/SAN之间连接控制极接Vcc(内部电源电位)的MOS晶体管Q6作为电阻元件。
下面说明图10(b)所示电路的动作。当激活图中未示的字线，选择存储单元时，位线对BL、/BL上呈现微小电位差。接着读出放大器驱动线/SAN由1/2Vcc(相当于内部电源电压的约一半)下降到Vss(地电位)。然而，由于上述原因，驱动线/SAN的电位不能高速下降。接着，列选择线CSL由Vss上升到Vcc进行列选择。同时，驱动MOS晶体管Q5，从而高速驱动读出放大器。结果是，MOS晶体管Q3、Q4动作，将微小电位差高速放大，BL或/BL中的一根被高速拉到Vss一侧。此放大的电位差通过列选择晶体管Q3、Q4送至数据线对DQ、/DQ，由图中未示的数据线放大电路变换成逻辑振幅，作为输出数据读出到芯片外部。接在列选择线CSL所选位线之外的读出放大器与图10(a)一样，只由读出放大器驱动线/SAN驱动，因而与所选位线对相比，驱动速度低。如上文说明的那样，利用图10(b)所示的电路，在消耗功率不增加的前提下实现高速化是可能的。这是因为只有所选列相应的读出放大器较高速激活的缘故。
然而，图10(b)所示的电路难以用于图3所示那样的动态存储器。如图3所示，在行的方向配置多个存储单元阵Cell，由公共列译码电路C/D通过公共列选择线CSL进行列选择时，激活的读出放大器除归属于被选存储单元所在的存储单元阵Cell的全部读出放大器外，接在同一列选择线CSL上的全部读出放大器也被激活。即十字形排列的读出放大器群同时被激活。因此，采用图10(b)的核心部外围电路时，各存储单元阵Cell需要分别配置列译码电路C/D。这关系到芯片面积的增大。
如上所述，以往的半导体存储装置中，若要实现高速化且不使电力消耗增大，而采用图10(b)的电路结构，则需要独立驱动列选择线CSL，不能由列译码电路驱动公共CSL。这里，为了独立驱动各存储单元阵列各自的列选择线CSL，需要独立的驱动电路或独立的列译码电路C/D。因此，关系到芯片面积的增大。
发明内容
本发明解决上述缺点，目的在于提供一种实现高速化，且芯片面积不增大，电力消耗不增加的半导体存储装置。
为了达到上述目的，本发明的一种半导体存储器，它包含：多个存储单元阵和核心部外围电路交替配置成的存储单元块，上述存储单元阵是将多个存储单元配置成行列状且将位于同一列上的上述存储单元连接于同一位线对而构成，上述核心部外围电路是将分别连接于上述位线对的多个列选择晶体管和分别连接于上述位线对的多个读出放大器电路排成列状而构成；分别沿核心部外围电路配置的多条第1和第2读出放大器驱动线；根据第2地址信号对上述第1和第2读出放大器驱动线进行选择并加以驱动的读出放大驱动线选择电路；以及分别配置在上述多个读出放大器电路和第1读出放大器驱动线之间的多个电阻器元件，其特征在于，还包括：多条列选择线，该多条列选择线跨上述多个存储单元阵延伸、与上述位线对平行配置并且对位于同一列中的多个上述列选择晶体管进行选择驱动；根据第1地址信号对上述列选择线进行选择并加以驱动的列选择电路；以及读出放大器激活晶体管，该读出放大器激活晶体管分别配置在上述多个读出放大器电路和第2读出放大器驱动线之间并由上述列选择线加以控制。
又，上述电阻元件为控制极加规定电位的MOS晶体管。
又，上述核心部外围电路由相邻两个存储单元共用。
又，上述读出放大器驱动线选择电路将多个驱动用MOS晶体管分散配置。
又，进一步包含多个分隔存储单元的区域，其中将MOS晶体管放置于邻近该分隔存储单元的区域。
又，存储单元至少包括包含一具有控制极的MOS晶体管，其中多个存储单元的相邻MOS管的控制极组成一控制极配线，该半导体存储器还包含一形成在上述各极数之上的金属配线层，金属配线层的电阻小于控制极配线的电阻，在控制极配线和金属配线层之间形成多个互连线，且多个互连线分别位于分隔的存储单元的区域中。
又，读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流，大于其对第2读出放大器驱动线的驱动电流。
又，读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流大于其对第2读出放大器驱动线的驱动电流。
又，读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流大于其对第2读出放大器驱动的驱动电流。
本发明的半导体存储器，包含：具有第1和第2位线的位线对；具有第1和第2数据线的数据线对，其特征在于，还包含：第1晶体管，其漏极连至第1位线、其控制极连至第2位线且其源极连至第1结点；第2晶体管，其漏连至第2位线、其栅连至第1位线且其源到连至第1结点；连接在第1位线和第1数据线之间的第3晶体管；连接在第2位线和第2数据线之间的第4晶体管；第1和第2读出放大器驱动线；连接在第1结点和第2读出放大器驱动线之间的第5晶体管，将第5晶体管的栅极连至供以规定电位的第2结点；连接在第1结点和第1读出放大器驱动线之间的第6晶体管；连至第3、第4和第6晶体管各控制极的列选择线；根据第1地址信号的驱动列选择线的第1驱动器电路；根据第2地址信号的驱动第1读出放大器驱动线的第2驱动器电路；以及根据第2地址信号驱动第2读出放大器驱动线的第3驱动器电路。
又，在上述半导体存储器中，第2驱动器电路具有第1和第2装置，前者用于向第1读出放大器驱动线提供高于电位但低于电源电位的第1电位，后者用于使第1读出放大器驱动线放电至地电位的水平。
又，在上述半导体存储器中，第3驱动器电路具有第3和第4装置，前者用于向第2读出放大器驱动线提供第1电位，后者用于使第2读出放大器驱动线放电至地电位的水平。
又，在上述半导体存储器中，第2装置和第4装置为N-沟MOS晶体管，且其中流经第2装置中各MOS晶体管的电流总和大于流经第4装置中各如MOS晶体管的总和。
又，在上述的半导体存储器中，第1驱动器电路包括连至列选择线的倒相器电路和用以接收第1地址信号的逻辑电路。
本发明的半导体存储器，它包含：沿着列方向分成多个块的存储单元阵列，每个块具有多个配置成矩阵的存储单元，多个在各块之间加以穿插的第1面积；多个各自连至各存储单元成一行的字线；多个旁路字线，每一个对应于各字线之一并连至各第1面积中的字线；根据第1行地址选择和驱动各字线的行译码器；沿着列方向分成多个读出放大器块的读出放大器阵列，每一读出放大器块具有多个各自连至各存储单元成一行的读出放大器电路，多个在各读出放大器块之间加以穿插的第2面积；配置成平行并耦合于各读出放大器块的第1、第2和第3配线；以及根据第2行地址驱动第1、第2和第3配线的各装置，其特征在于，每一读出放大器电路包含：第1晶体管，其漏连至第1位线，其控制级连至第2位线，而其源极则连至第1结点；第2晶体管，其漏极连至第2位线，其控制极连至第1位线，而其源极则连至第1结点；连接在第1位线和第1数据线之间的第3晶体管；连接在第2位于和第2数据线之间的第4晶体管；连接在第1结点和第2配线之间的第5晶体管，第5晶体管的控制极连至第1配线；连接在第1结点和第3配线之间加以的第6晶体管；以及连至第3、第4和第5晶体管各控制极的列选择线。
又，上述字线和旁路字线处在不同的金属层内。
又，上述旁路字线的金属层位于字线金属层之上。
又，上述驱动第1、第2和第3配线的装置包括用以使第2配线放电至地电位的第1放电晶体管，和用以使第3配线放电至地电位的第2放电晶管。
又，在上述第2面积以内，空间上分开地配置第1和第2晶体管。
本发明的半导体存储器，其特征在于，它包含：各存储单元的阵列；多个位线对，各位线对的每一个具有第1和第2位线，每一位线对耦合于至少一个存储单元；从多个位线对中选择一位线对的到选择线；根据第1地址信号驱动选择线的驱动器电路，其特征在于，还包含：包含第1和第2晶体管的读出放大器，第1晶体管的漏极连至特定的第1位线，第1晶体管的控制极连至对应的第2位线，而第1晶体管的源极连至第1结点，以及第2晶体管的漏极连至对应的第2位线，第2晶体管的控制极连至特定的第1位线，而第2晶体管的源极连至第1结点；第1读出放大器驱动线；可开关地连接第1结点至第1读出放大器驱动线的开关装置，该开关装置由到选择线加以控制以将第1电位提供给第1结点使读出放大器处于非激活态，该开关装置将第2电位提供给第1结点，使读出放大器处于激活态。
又，上述开关装置包含第3晶体管，而且其中到选择线连至第3晶体管的控制极。
又，上述的半导体存储器还包含：具有第1和第2数据线的数据线对；连接在第1位线和第1数据线之间的第4晶体管；连接在第2位线和第2数据线之间的第5晶体管，其中列选择线连至第3、第1和第5晶体管的各控制极。
又，上述的半导体存储器还包含：第2读出放大器线；连接在第1结点和第2读出放大器驱动线之间的第6晶体管；根据第2地址信号驱动第1读出放大器驱动线的第2驱动器电路；以及根据第2地址信号驱动第2读出放大器驱动线的第3驱动器电路。
又，上述第3驱动器电路一度将第1电位提供给多个读出放大器的第1结点以使多个读出放大器的每一个处于非激活态，第3驱动器电路将第2电位提供给多个读出放大器的第1结点以使多个读出放大器的每一个处于激活态。
又，上述的半导体存储器还包含耦合至多个读出放大器驱动线的读出放大器选择电路，读出放大器选择电路具有多个用以驱动读出放大器驱动线的驱动MOS晶体管，其中驱动MOS晶体管以分布的空间上加以隔开的关系沿着读出放大器驱动线进行配置。
又，上述的半导体存储器还包含多个分隔存储单元的区域，其中驱动MOS晶体管位于分开的存储单元区域。
又，上述存储单元包含至少一个具有控制极的MOS晶体管，其中多个存储单元之相邻MOS管各控制极组成一控制极配线，该半导体存储器还包含形成在上述各控制极之上的金属配线层，该金属配线层的电阻小于控制极配线的，且其中多个互连线形成在该控制极配线和金属配线层之间，且多个互连线分别位于分隔的存储单元的区域中。
本发明的激活半导体存储器的读出放大器电路的方法，该读出放大器包含：第1晶体管，其漏极连至第1位线、其控制极连至第2位线、其源极连至第1结点；第2晶体管，其漏极连至第2位线、其控制极连至第1位线、其源极连至第1结点；第3晶体管，连接在第1结点和第2结点之间且第3晶体管的控制极连至第3结点；以及第4晶体管，连接在第1结点和第4结点之间且第4晶体管的控制极连至第5结点；其特征在于，该方法中，在预充电的模式下，提供VMM至第2和第4结点，提供VDD至第3结点，以及提供VSS至第5结点；而在激活模式下，则提供VSS至第2和第4，结点，以及提供VDD至第3和第5结点，其中满足以下方程：VSS＜VMM＜VDD。
又，还满足以下方程：VMM＝0.5×(VDD-VSS)。
又，上述第1至第4晶体管均为N-沟晶体管。
又，上述读出放大器电路包含两N-沟MOS晶体管。
采用本发明中提供的手段，由于列选择线配置成跨多个存储单元阵延伸，因而多个存储单元阵可共用列选择线选择电路，有助于芯片面积的减小。
由列选择线驱动分别设于各读出放大器，且连接在读出放大器驱动端子与第2读出放大器驱动线之间的读出放大器激活晶体管，所以通过有选择地仅将被选存储单元所属存储单元阵中的第2读出放大器驱动线设定为读出放大器驱动时的电平，可仅仅使特定行和列的被选存储单元所属读出放大器特别高速地激化。同时，有选择地仅仅将被选存储单元所属存储单元阵的第1读出放大器驱动线设定为读出放大器驱动时的电平，因而被选存储单元所属存储单元阵中的读出放大器除高速激活的以外，其余均以通常的速度激活。因此，可实现驱动高速化，且不增加电力消耗。
第1读出放大器驱动线需要同时激活1行的读出放大器，因而寄生电容较大。然而，第2读出放大器驱动线仅激活由列选择线选择的读出放大器，因而寄生电容较小。读出放大器驱动线选择电路将读出放大器驱动线分为第1和第2两种独立驱动，但电阻元件在各读出放大器中分别接于第1读出放大器驱动线与读出放大器驱动端子之间，所以从第2读出放大器驱动线看不出第1读出放大器驱动线有较大电容。因此，可使第2读出放大器驱动线高速驱动。
附图说明
图1为表示本发明主要部分的电路图。
图2为表示本发明实施例半导体存储装置的平面图。
图3为详示图2中关键部分的平面图。
图4为进一步详示图3中关键部分的电路组成图。
图5为进一步详示图4中关键部分的电路图。
图6为详示图3中关键部分的电路图。
图7为示出图6电路线条布局的平面图。
图8为详示图7中关键部分的平面图。
图9为进一步详示图7中关键部分的平面图。
图10为表示以往半导体存储装置核心部外围电路的电路图。
图中，1为核心部外围电路，2为列译码电路，3为数据线放大电路，4为/SAN驱动电路，5为/DSSA驱动电路，6为读出放大器驱动端子，Q为MOS晶体管，R.Add为行地址，C.Add为列地址。
具体实施方式
下面参照附图说明本发明的半导体存储装置。本发明当然可用于各种半导体存储装置(SRAM、EPROM、MROM等)，但如后文所述，由于结构对DRAM较佳，下面以DRAM为例进行说明。
图1示出仅取出本发明关键部分的电路图。本发明由核心部外围电路1、列选择电路2、数据线放大电路3、/SAN驱动电路4和/DSSA驱动电路5等组成。核心部外围电路1中，连接着图中未示的动态存储单元的位线对BL、/BL上连接的读出放大器，其N沟道MOS晶体管Q1、Q2的控制极、漏极分别相互连接，源极共同连接于读出放大器驱动端子6。列选择电路由N沟道MOS晶体管Q3、Q4组成，MOS晶体管Q3接在位线BL与数据线DQ之间，Q4接在位线/BL与数据线/DQ之间，这两个列选择晶体管的控制极共同连接于列选择线CSL。读出放大器驱动端子6通过控制极接Vcc的N沟道MOS晶体管Q6连接第1读出放大器驱动线/SAN，同时通过控制极接列选择线CSL的N沟道MOS晶体管Q5连接第2读出放大器驱动线/DSSA。晶体管Q6起电阻元件的作用。列选择电路2根据外部输入的列地址信号C.Add，有选择地驱动列选择线CSL。数据线放大电路3将数据线DQ、/DQ的微小电位差放大到逻辑振幅。/SAN驱动电路4和/DSSA驱动电路5合在一起，组成读出放大器驱动线选择电路，并根据外部输入的行地址R.Add，同时但独立地驱动/SAN和/DSSA。
下面说明图1所示电路的动作。当激活图中未示的字线，选择存储单元时，位线对BL、/BL上呈现微小电位差。接着第1、第2读出放大器驱动线/SAN和/DSSA由1/2Vcc(相当于内部电源电压的约一半)下降到Vss(地电位)。于是，MOS晶体管Q3、Q4动作，将微小电位差放大，BL或/BL之一被拉到Vss一侧。这里，所选列选择线CSL上升到“H”电平的话，则MOS晶体管Q5导通，有选择地仅仅较高速激活该CSL所接的读出放大器。此放大的微小电位差通过列选择晶体管Q3、Q4送至数据线对DQ、/DQ，由数据线放大电路3变换成逻辑振幅，作为输出数据读出到芯片外部。
/SAN驱动电路4和/DSSA驱动电路5合在一起，组成读出放大器驱动线选择电路，根据外部输入的行地址R.Add，同时但独立地驱动/SAN和/DSSA。然而，/SAN需要同时激活1行的读出放大器，寄生电容较大；/DSSA仅激活CSL所选的读出放大器，寄生电容微小。读出放大器驱动线选择电路4、5将读出放大器驱动线分为第1和第2两种独立驱动，但作为电阻元件的MOS晶体管Q6在各读出放大器中分别接于/SAN与读出放大器驱动端子6之间，从/DSSA看不出/SAN有较大电容。因此，可以使/DSSA高速驱动。
下面参照图2～图9说明本发明64兆位DRAM中用的较佳实施例。
图2示出本发明DRAM的概略结构图。假定DRAM的总存储容量为64兆位。半导体芯片9上配置着由4个16兆位存储单元及其附带的读出放大器、译码器等核心部外围电路组成的核心块CB0、CB1、CB2和CB3。CB0与CB1之间，CB2与CB3之间，分别设有生成字线升压电位Vpp的Vpp发生电路VPP Pump。各核心块CB的数据输出部分别设置数据多路复用器电路MUX和数据缓冲电路DIB。各核心块附近还分别配置保存列冗余电路替换数据的熔丝阵CFUSE，在CB0与CB1之间配置生成1/2Vcc等中间电位(参考电位)的参考电位发生电路VREF，在CB2与CB3之间配置加电时进行芯片内部初始化时产生初始化信号的加电复位电路PWRON。CB0与CB2之间依次配置衬底电位发生电路SSB、数据输入输出缓冲器I/O buffer和焊磐(pad)、根据数据输出幅度选择焊磐的输入输出数据多路复用器电路XIMUX，CB1与CB3之间依次配置自行刷新控制电路Self refresh、地址缓冲器Address buffer、行系列控制电路RAS series、数据控制电路DC。在芯片9的中心部分别配置列局部译码器电路CPD、地址转移检测电路ATD、行局部译码器电路RPD、列地址开关电路ASD。
图3示出16兆位核心块CB的组成。32个存储单元阵Cell与33组核心部外围电路S/A多个交替配置，组成存储单元块，其一端设有列译码器电路C/D。列选择线CSL沿列方向配置多条，由列译码器电路C/D进行选择驱动，列选择线CSL将选择信号供给从属同一列的各行核心部外围电路S/A。具体地说，列选择线用于读出放大器电路的部分激活和列门电路的驱动。存储单元块有上下两组，组成16M核心块CB，在两组之间分别配置与各存储单元阵对应的行译码器电路(由内部行地址信号有选择地驱动字线WL)R/D、行译码器电路驱动信号供给电路WDRV和保存行冗余电路替换数据的RFUSE，而且分别设有数据线放大电路DQB、块控制电路BC。核心块CB的外围分别配置与各核心部外围电路对应的P沟道型读出放大器驱动电路PSAD。
图4示出夹于2个核心部外围电路S/A之间的存储单元阵Cell的组成。它构成为各读出放大器电路10分别连接有2对位线BLL、/BLL和BLR、/BLR这种共享读出放大器结构，而且如图4所示，每2个读出放大器结为1组后，交错排列，从而组成存储单元阵。各位线上连接有晶体管和电容器组成的动态存储单元MC。存储单元MC中属于同一列的连接同一位线对，属于同一行的连接同一字线WL。如上所述，字线WL由行译码器电路R/D进行选择驱动。行译码器电路至少包含由P沟道晶体管将字线充电到“H”电平的字线驱动电路，其驱动源采用驱动信号供给电路WDR，其电源采用产生升压电位Vpp的Vpp发生电路VPP Pump。
图5中详细示出图4中的读出放大器电路10。位线对BL、/BL通过由信号线TL驱动的N沟道MOS晶体管Q9、Q10分别连接于左端位线对BLL、/BLL，通过由信号线TR驱动的N沟道MOS晶体管Q11、Q12分别连接右端位线对BLR、/BLR。位线对BL、/BL连接有N沟道MOS晶体管Q1、Q2组成的N沟道读出放大器，和P沟道MOS晶体管Q7、Q8组成的P沟道读出放大器，N沟道读出放大器的驱动端子6由列选择线CSL所驱动的MOS晶体管Q5接至/DSSA，而且通过控制极接Vcc，起电阻元件作用的MOS晶体管Q6接至/SAN。P沟道读出放大器的驱动端子11连接至P沟道读出放大器驱动信号线SAP。SAP由上述P沟道型读出放大器驱动电路PSAD驱动。位线BL、/BL还通过列选择线CSL驱动的MOS晶体管Q3、Q4分别连接至数据线DQ、/DQ，数据线DQ、/DQ上的微小电位差由上述数据线放大电路DQB放大到逻辑振幅。左端位线对BLL、/BLL连接EQL信号线驱动的MOS晶体管Q13、Q14、Q15组成的均衡电路，在均衡期间使提供1/2Vcc的VBL线和左端位线对连接。右端位线对BLR、/BLR连接EQR信号线驱动的MOS晶体管Q16、Q17、Q18组成的均衡电路，在均衡期间使提供1/2Vcc的VBL线与右端位线对连接。
下面说明图3～图5所示读出放大器10的动作。假设被选存储单元接在左端位线对上。TL为“H”电平，MOS晶体管Q9、Q10导通，左端位线对与位线对相连。TL为“L”电平，MOS晶体管Q11、Q12导通，右端位线对与位线对相连。EQL从“H”电平降为“L”电平，解除均衡动作。接着，当激活字线WL，选择动态存储单元MC时，位线对BL、/BL上呈现微小电位差。接着第1、第2读出放大器驱动线/SAN和/DSSA由1/2Vcc(相当于电源电压的约一半)下降到Vss(地电位)。于是，MOS晶体管Q3、Q4动作，将微小电位差放大，从而BL或/BL之一被拉到Vss一侧。这时，若所选列选择线CSL升至“H”电平，MOS晶体管Q5便导通，有选择地仅仅将该CSL所接的读出放大器较高速激活。此放大电位差经列选择晶体管Q3、Q4送至数据线对DQ、/DQ，由数据线放大电路3等变换成逻辑振幅，作为输出数据读出到芯片外部。与N沟道读出放大器的动作并行，P沟道读出放大器也通过SAP从1/2Vcc升至Vcc，放大位线对的微小电位差，BL或/BL之一被拉到Vcc一侧。结果是，经过规定的时间，左端位线对、位线对都放大到Vcc/Vss的逻辑振幅。再者，/SAN、/DSSA是同时但独立地被驱动的。然而，/SAN需要同时激活1行的读出放大器，因而寄生电容较大；/DSSA仅激活CSL所选的读出放大器，因而寄生电容较小。后文叙述的读出放大器驱动线选择电路将读出放大器驱动线分为第1和和2两种独立驱动，但作为电阻元件的MOS晶体管Q6在各读出放大器中分别接于/SAN和读出放大器驱动端子6之间，因而从/DSSA看不出/SAN有较大电容。因此，能够使/DSSA高速驱动。
上面说明被选存储单元接在左端位线对的情况，被选存储单元连接在右端位线对上时也大致相同，说明省略。
图6详示读出放大器驱动线选择电路。为了高速驱动读出放大器，驱动用晶体管需要驱动能力尽可能高。要在芯片上实现这点需要占不小的面积。图6所示读出放大器驱动线选择电路将驱动用晶体管分散配置。驱动电路13分成多个，分别包含一对将/SAN、/DSSA驱动为接地电平的N沟道MOS晶体管。各驱动用MOS晶体管由同一控制信号线SEL驱动控制极。/SAN和/DSSA分别通过MOS晶体管Q19、Q20与电平为1/2Vcc的端子连接。控制信号SEL是由反相电路15将根据行地址R.Add产生选择信号的译码器电路16的输出反相后生成的。MOS晶体管Q19、Q20用与SEL反相的信号驱动。到译码器电路C/D根据列地址C.Add，驱动列选择线CSL。14是辅助驱动电容常变大的/SAN用的辅助晶体管。19是集中表示上述各部分的驱动控制电路。这样，通过将驱动用晶体管分散配置，实际上可达到与设置驱动能力大的MOS晶体管时相同的效果，略微增加芯片面积就能进行读出放大器驱动线的高速驱动。
下面参照图7说明驱动用晶体管区域13的位置。图7示出2套核心部外围电路S/A之间所夹的存储单元阵cell的配线布局。存储单元阵cell在列方向分成16个存储单元区MCA，各存储单元区MCA之间夹有TAP区TAP。字线WL跨全部存储单元区延伸，但为了补偿构成存储单元晶体管控制极的多晶硅配线18和高电阻，平行设置低电阻的金属配线17，并在TAP区将两条配线相连。TAP区也称为旁路区。读出放大器电路10配置在存储单元区MCA左右两端的读出放大器区SA。读出放大器中间区域20分别配置驱动用晶体管13。这样，将驱动用晶体管分散配置在与TAP区相邻的读出放大器中间区域，可以把芯片面积的增加抑制到最小，而且能够进行读出放大器驱动线的高速驱动。
图8和图9详示图7中区域21的配线布局。这里示出2位线对的N沟道读出放大器和驱动用MOS晶体管Q21、Q22。图中，31为1层多晶硅，32为2层多晶硅，33为金属配线层。MOS晶体管Q1和Q4、Q2和Q3如图所示分别相连(源极、漏极的任一个接在一起)。MOS晶体管Q1和Q2的源极区共接驱动端子6。这样配置时，将列选择晶体管和构成读出放大器的晶体管相连，从而能够跨多对位线对连续配置。因此，可大幅度缩小读出放大器区的面积。
另外，本申请权利要求中的各组成部分标注的附图标号是为了便于理解本发明，而不是要把本发明的技术范围限定于图中所示的实施例。
通过采用本发明，可提供一种实现高速化，且芯片面积不增大，电力消耗不增加的半导体存储装置。

Claims (9)

1.一种半导体存储装置，它包含：多个存储单元阵和核心部外围电路交替配置成的存储单元块，上述存储单元阵是将多个存储单元配置成行列状且将位于同一列上的上述存储单元连接于同一位线对而构成，上述核心部外围电路是将分别连接于上述位线对的多个列选择晶体管和分别连接于上述位线对的多个读出放大器电路排成列状而构成；分别沿核心部外围电路配置的多条第1和第2读出放大器驱动线；根据第2地址信号对上述第1和第2读出放大器驱动线进行选择并加以驱动的读出放大驱动线选择电路；以及分别配置在上述多个读出放大器电路和第1读出放大器驱动线之间的多个电阻器元件，其特征在于，还包括：
多条列选择线，该多条列选择线跨上述多个存储单元阵延伸、与上述位线对平行配置并且对位于同一列中的多个上述列选择晶体管进行选择驱动；
根据第1地址信号对上述列选择线进行选择并加以驱动的列选择电路；以及
读出放大器激活晶体管，该读出放大器激活晶体管分别配置在上述多个读出放大器电路和第2读出放大器驱动线之间并由上述列选择线加以控制。
2.如权利要求1上述的半导体存储装置，其特征在于，
上述电阻器元件为控制极加规定电位的MOS晶体管。
3.如权利要求1上述的半导体存储装置，其特征在于，
上述核心部外围电路由相邻两个存储单元共用。
4.如权利要求1上述的半导体存储装置，其特征在于，
上述读出放大器驱动线选择电路将多个驱动用MOS晶体管分散配置。
5.如权利要求4上述的半导体存储装置，其特征在于进一步包含多个分隔存储单元的区域，其中将MOS晶体管放置于邻近该分隔存储单元的区域。
6.如权利要求5上述的半导体存储装置，其特征在于，
存储单元至少包括包含一具有控制极的MOS晶体管，其中多个存储单元的相邻MOS管的控制极组成一控制极配线，该半导体存储装置还包含一形成在上述各极数之上的金属配线层，金属配线层的电阻小于控制极配线的电阻，在控制极配线和金属配线层之间形成多个互连线，且多个互连线分别位于分隔的存储单元的区域中。
7.如权利要求1上述的半导体存储装置，其特征在于，
读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流，大于其对第2读出放大器驱动线的驱动电流。
8.如权利要求3上述的半导体存储装置，其特征在于，
读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流大于其对第2读出放大器驱动线的驱动电流。
9.如权利要求4上述的半导体存储装置，其特征在于，
读出放大器驱动线选择电路驱动第1读出放大器驱动线的电流大于其对第2读出放大器驱动的驱动电流。
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