JP2641471B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2641471B2 JP2641471B2 JP63012532A JP1253288A JP2641471B2 JP 2641471 B2 JP2641471 B2 JP 2641471B2 JP 63012532 A JP63012532 A JP 63012532A JP 1253288 A JP1253288 A JP 1253288A JP 2641471 B2 JP2641471 B2 JP 2641471B2
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- JP
- Japan
- Prior art keywords
- sense amplifier
- blocks
- circuit
- wiring
- driving
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに係り、特にダイナミツクMO
Sメモリのセンスアンプの高速化に好適な半導体メモリ
に関するものである。
Sメモリのセンスアンプの高速化に好適な半導体メモリ
に関するものである。
従来のダイナミックMOSメモリのセンスアンプ駆動方
式を第２図により説明する。
式を第２図により説明する。
同図において、メモリセルMCは、１個のMOSトランジ
スタ１個のキヤパシタより構成され、これがワード線Ｗ
とデータ線対D,の交点に配置されている。データ線お
よびワード線は、それぞれ４分割され、データ線に対し
ては分割ごとにセンスアンプPS,NSを、またワード線に
対しては分割ごとにロウデコーダXDを配置している。こ
こで、XDによりメモリセルとセンスアンプからなるサブ
ブロツクMCA1内のワード線が１本選択されハイ（High）
状態になると、MC内のMOSトランジスタがオンし、キヤ
パシタに電荷の形で蓄えられていた情報がデータ線Ｄの
電圧変化となつて現われる。一方、メモリセルの付いて
いない方のデータ線の電圧はそのままである。したが
つて、D,間で電圧差が生じる。
スタ１個のキヤパシタより構成され、これがワード線Ｗ
とデータ線対D,の交点に配置されている。データ線お
よびワード線は、それぞれ４分割され、データ線に対し
ては分割ごとにセンスアンプPS,NSを、またワード線に
対しては分割ごとにロウデコーダXDを配置している。こ
こで、XDによりメモリセルとセンスアンプからなるサブ
ブロツクMCA1内のワード線が１本選択されハイ（High）
状態になると、MC内のMOSトランジスタがオンし、キヤ
パシタに電荷の形で蓄えられていた情報がデータ線Ｄの
電圧変化となつて現われる。一方、メモリセルの付いて
いない方のデータ線の電圧はそのままである。したが
つて、D,間で電圧差が生じる。
この電圧差は、メモリセルキヤパシタとデータ線の容
量の比とデータ線のプリチヤージ電圧の積で決まるが、
一般にこの量は数百ミリボルトと小さい。このため外部
へ出力するために、センスアンプPS,NSで電源電圧レベ
ル（VCC,VSS）まで増幅を行なう。ここでデータ線のプ
リチヤージ電圧は、低消費電力化のために、データ線の
最大振幅の半分とすることが多い。同図のPCはこのため
の回路で、VCC,VSSレベルにまで増幅されたデータ線D,
をシヨートすることにより1/2VCCの電圧を発生させて
いる。センスアンプPSは、この1/2VSSのレベルからデー
タ線High側をVCCに、NSはデータ線Low側をVSSにまで増
幅する。
量の比とデータ線のプリチヤージ電圧の積で決まるが、
一般にこの量は数百ミリボルトと小さい。このため外部
へ出力するために、センスアンプPS,NSで電源電圧レベ
ル（VCC,VSS）まで増幅を行なう。ここでデータ線のプ
リチヤージ電圧は、低消費電力化のために、データ線の
最大振幅の半分とすることが多い。同図のPCはこのため
の回路で、VCC,VSSレベルにまで増幅されたデータ線D,
をシヨートすることにより1/2VCCの電圧を発生させて
いる。センスアンプPSは、この1/2VSSのレベルからデー
タ線High側をVCCに、NSはデータ線Low側をVSSにまで増
幅する。
このとき、センスアンプ共通駆動線DL1,DL2には、デ
ータ線容量を充放電するための電流が流れる。この電流
の大きさは、データ線１本当りの容量と共通駆動線につ
くセンスアンプ（データ線）の数に比例する。
ータ線容量を充放電するための電流が流れる。この電流
の大きさは、データ線１本当りの容量と共通駆動線につ
くセンスアンプ（データ線）の数に比例する。
同図で、センスアンプ駆動回路SAD1,SAD2は、電源用
パツドのあるチツプの上下にのみ配置され、そこから共
通駆動線８本が縦にサブブロツクMCA1 ４個分を貫いて
配線されている。ここで、MCA1には２分割されたデータ
線群とそれらに付属のセンスアンプ群の共通駆動線がDL
1〜DL4まで４本あるが、そのうち同時に活性化されるの
は、DL1とDL2またはDL3とDL4の１対のみである。これら
は、同時に充放電するデータ線の容量を減らし消費電力
を低減するためと、センスアンプ共通駆動線に流れる電
流を低減しセンスアンプ動作の高速化を図るためであ
る。
パツドのあるチツプの上下にのみ配置され、そこから共
通駆動線８本が縦にサブブロツクMCA1 ４個分を貫いて
配線されている。ここで、MCA1には２分割されたデータ
線群とそれらに付属のセンスアンプ群の共通駆動線がDL
1〜DL4まで４本あるが、そのうち同時に活性化されるの
は、DL1とDL2またはDL3とDL4の１対のみである。これら
は、同時に充放電するデータ線の容量を減らし消費電力
を低減するためと、センスアンプ共通駆動線に流れる電
流を低減しセンスアンプ動作の高速化を図るためであ
る。
なお、これと類似の駆動方式は、例えば、アイ・エス
・エス・シー・シー・ダイジエスト オブテクニカル
ペーパーズ，第18頁から第19頁:2月,1987年（ISSCC DIG
EST OF TECHNICAL PAPERS,P.18−19:Feb.,1987）に記載
されている。
・エス・シー・シー・ダイジエスト オブテクニカル
ペーパーズ，第18頁から第19頁:2月,1987年（ISSCC DIG
EST OF TECHNICAL PAPERS,P.18−19:Feb.,1987）に記載
されている。
上記従来技術では、センスアンプの共通駆動線はメモ
リセルアレーのサブブロツク群の上端から下端まで配線
されていた。このため抵抗が大きく、メモリ容量が増加
し共通駆動線に付くデータ線の容量が増加すると著しく
充放電時間が増大した。
リセルアレーのサブブロツク群の上端から下端まで配線
されていた。このため抵抗が大きく、メモリ容量が増加
し共通駆動線に付くデータ線の容量が増加すると著しく
充放電時間が増大した。
また、この充放電時間を低減するためには、データ線
の分割数を増やすか、またはすべての共通駆動線の幅を
大きくする必要があるが、いずれの場合もチツプサイズ
の大幅な増加はさけられない。
の分割数を増やすか、またはすべての共通駆動線の幅を
大きくする必要があるが、いずれの場合もチツプサイズ
の大幅な増加はさけられない。
本発明の目的は、上記問題点を解決しメモリ容量が増
加しても遅延時間が小さく、またチツプサイズの増加量
を小さくできるセンスアンプ駆動方式を提供することに
ある。
加しても遅延時間が小さく、またチツプサイズの増加量
を小さくできるセンスアンプ駆動方式を提供することに
ある。
上記目的は、センスアンプの共通駆動線をメモリセル
アレーのサブブロツク群の中央部で分割し、その中央部
にもセンスアンプ駆動回路を配置し、上記サブブロツク
群の上半分と下半分のセンスアンプ群のうち同時に活性
化されるものをそれぞれ半分以下にすることにより達成
される。
アレーのサブブロツク群の中央部で分割し、その中央部
にもセンスアンプ駆動回路を配置し、上記サブブロツク
群の上半分と下半分のセンスアンプ群のうち同時に活性
化されるものをそれぞれ半分以下にすることにより達成
される。
センスアンプの共通駆動線をメモリセルアレーのサブ
ブロツク群の中央部で分割し、この中央部および上端，
下端にセンスアンプ駆動回路を配置することにより、セ
ンスアンプの共通駆動線１本当りのデータ線の数が半分
になるのでその容量も半分になる。したがつて、電源パ
ツドからセンスアンプ共通駆動線の遠端までの抵抗を、
従来方式の倍にしてもすなわち配線幅を半分にしても同
じ速度が得られる。
ブロツク群の中央部で分割し、この中央部および上端，
下端にセンスアンプ駆動回路を配置することにより、セ
ンスアンプの共通駆動線１本当りのデータ線の数が半分
になるのでその容量も半分になる。したがつて、電源パ
ツドからセンスアンプ共通駆動線の遠端までの抵抗を、
従来方式の倍にしてもすなわち配線幅を半分にしても同
じ速度が得られる。
以上のように本発明では、共通駆動線の幅は半減でき
る。しかし、それの同じ幅の電源配線をそれと平行に配
線する必要がある。したがつて、もしチツプ全体でＮ本
の共通駆動線があり、これらが同時に活性化されたな
ら、その幅をW/2とすると共通駆動線の合計がW/2×N,電
源配線もW/2×Ｎとなつてそれらの合計はＷ×Ｎとなり
従来と何らかわらないことになる。
る。しかし、それの同じ幅の電源配線をそれと平行に配
線する必要がある。したがつて、もしチツプ全体でＮ本
の共通駆動線があり、これらが同時に活性化されたな
ら、その幅をW/2とすると共通駆動線の合計がW/2×N,電
源配線もW/2×Ｎとなつてそれらの合計はＷ×Ｎとなり
従来と何らかわらないことになる。
しかし、ここでもしＮ本のうちの半分だけが活性化さ
れるとすれば、電源配線の幅はN/2本分すなわちＷ・N/4
で済むことになり、従来よりもＷ・N/4だけ小さくな
る。さらにN/4だけ活性化されるとすれば、同様にして
３・Ｗ・N/8だけ小さくなる。
れるとすれば、電源配線の幅はN/2本分すなわちＷ・N/4
で済むことになり、従来よりもＷ・N/4だけ小さくな
る。さらにN/4だけ活性化されるとすれば、同様にして
３・Ｗ・N/8だけ小さくなる。
以上のように本方式ではセンスアンプの活性化率を小
さくする程、電源配線幅を小さくでき、従来方式との差
は大きくなる。
さくする程、電源配線幅を小さくでき、従来方式との差
は大きくなる。
また、本方式では、Ｎを大きくする程、すなわちデー
タ線分割数を多くするほど従来方式との差は大きくな
る。
タ線分割数を多くするほど従来方式との差は大きくな
る。
一方、高速化は、上記の寸法低減分をセンスアンプ共
通駆動線および給電線の幅にまわすことにより達成され
る。すなわち、配線幅を大きくすることにより達成され
る。
通駆動線および給電線の幅にまわすことにより達成され
る。すなわち、配線幅を大きくすることにより達成され
る。
以下、本発明の一実施例を第１図により説明する。
同図において、データ線分割数，ワード線分割数およ
び同時に活性化されるセンスアンプ群の数は前述の第２
図に示す従来例と同じである。
び同時に活性化されるセンスアンプ群の数は前述の第２
図に示す従来例と同じである。
本実施例の特徴は、従来最上部のブロツクから最下部
のブロツクまで接続されていたセンスアンプ共通駆動線
DL1,DL2,DL3,DL4をブロツク群の中央で分割し、DL1,DL3
の下半分（同図DL12,DL32）の上端にＰチヤネルトラン
ジスタセンスアンプの駆動回路を、またDL2,DL4の上半
分（同図のDL21,DL41）の下端にＮチヤネルトランジス
タセンスアンプの駆動回路を設け、メモリセルアレー中
央に電源配線LVC,LVSを通しそれらの駆動回路へ給電し
たことである。これらの回路は同図で、SAD3と記載され
ている。
のブロツクまで接続されていたセンスアンプ共通駆動線
DL1,DL2,DL3,DL4をブロツク群の中央で分割し、DL1,DL3
の下半分（同図DL12,DL32）の上端にＰチヤネルトラン
ジスタセンスアンプの駆動回路を、またDL2,DL4の上半
分（同図のDL21,DL41）の下端にＮチヤネルトランジス
タセンスアンプの駆動回路を設け、メモリセルアレー中
央に電源配線LVC,LVSを通しそれらの駆動回路へ給電し
たことである。これらの回路は同図で、SAD3と記載され
ている。
これにより、例えばφPD1がLow,φND1がHighになり、
センスアンプ共通駆動線DL11,DL21,DL12,DL22が活性化
されると、それに接続されたセンスアンプPS,NSがそれ
ぞれ２列分活性化される。このとき、DL11にはVCCパツ
ドから最上部のセンスアンプ駆動回路を通して電流が流
入する。一方DL12は、VCCパツドからメモリセルアレー
中央の電源配線LVCさらに中央の駆動回路を通して電流
が流れる。また、DL21,DL22についてはそれぞれ、メモ
リセルアレー中央の駆動回路および最下部の駆動回路か
らVSSパツドを通して電流が流出する。
センスアンプ共通駆動線DL11,DL21,DL12,DL22が活性化
されると、それに接続されたセンスアンプPS,NSがそれ
ぞれ２列分活性化される。このとき、DL11にはVCCパツ
ドから最上部のセンスアンプ駆動回路を通して電流が流
入する。一方DL12は、VCCパツドからメモリセルアレー
中央の電源配線LVCさらに中央の駆動回路を通して電流
が流れる。また、DL21,DL22についてはそれぞれ、メモ
リセルアレー中央の駆動回路および最下部の駆動回路か
らVSSパツドを通して電流が流出する。
以上のように、本実施例によればデータ線への充放電
電流は２つの経路に分散されるのでその分センスアンプ
共通駆動線の配線幅を細くできる。また、配線幅を同じ
にしておけばその分高速化される。
電流は２つの経路に分散されるのでその分センスアンプ
共通駆動線の配線幅を細くできる。また、配線幅を同じ
にしておけばその分高速化される。
以下に、本実施例の効果を定量的に示す。まず、第２
図に示す従来例において、センスアンプ共通駆動線DL1,
DL2,DL3,DL4の配線幅を40μｍとする。そうすると、DL
1,DL2,DL3,DL4はそれぞれ２本ずつ、合計８本あり、合
計で320μｍとなる。次に本実施例であるが、ここでは
共通駆動線は２つに分割されているからそれにつく容量
は半分となりその幅を従来の半分の20μｍとしても充放
電速度はかわらない。したがつて、共通駆動線幅の合計
は160μｍとなる。
図に示す従来例において、センスアンプ共通駆動線DL1,
DL2,DL3,DL4の配線幅を40μｍとする。そうすると、DL
1,DL2,DL3,DL4はそれぞれ２本ずつ、合計８本あり、合
計で320μｍとなる。次に本実施例であるが、ここでは
共通駆動線は２つに分割されているからそれにつく容量
は半分となりその幅を従来の半分の20μｍとしても充放
電速度はかわらない。したがつて、共通駆動線幅の合計
は160μｍとなる。
一方、センスアンプ駆動回路SAD3の給電線LVC,LVSの
幅であるがこれは、２本の共通駆動線へ給電するだけな
ので、共通駆動線２本分の幅すなわち40μｍでよい。し
たがつて、両者の合計は200μｍとなり従来例より120μ
ｍ小さくなる。
幅であるがこれは、２本の共通駆動線へ給電するだけな
ので、共通駆動線２本分の幅すなわち40μｍでよい。し
たがつて、両者の合計は200μｍとなり従来例より120μ
ｍ小さくなる。
なお、上記見積りは原理を明確にするために、共通駆
動線につく容量を集中定数と仮定して行なつたもので従
来例との差は実際よりもやや大きくなつている。上記容
量を分布定数として、計算機シユミレーシヨンを行なつ
た結果では、共通駆動線の幅は上記計算通り20μｍとな
つたが、給電線幅は倍の80μｍとなり、従来例との差は
80μｍとなつた。
動線につく容量を集中定数と仮定して行なつたもので従
来例との差は実際よりもやや大きくなつている。上記容
量を分布定数として、計算機シユミレーシヨンを行なつ
た結果では、共通駆動線の幅は上記計算通り20μｍとな
つたが、給電線幅は倍の80μｍとなり、従来例との差は
80μｍとなつた。
この結果を第４図に示す。同図で横軸はセンスアンプ
共通駆動線幅W,縦軸はこの遠端の放電時間tfであり、LV
Sの幅は80μｍで固定している。同図よりも放電時間は
Ｗ＝20μｍで従来技術と一致していることがわかる。
共通駆動線幅W,縦軸はこの遠端の放電時間tfであり、LV
Sの幅は80μｍで固定している。同図よりも放電時間は
Ｗ＝20μｍで従来技術と一致していることがわかる。
上記の寸法低減分はセンスアンプの高速化にまわすこ
ともできる。例えば、共通駆動線幅を８μｍふやして28
μm,給電線幅を16μｍふやして96μｍとすれば、従来例
と寸法は同じになるが、速度は、従来の39.2nsから30.9
nsへと20％速くなる。これは計算機シミユレーシヨンに
よる値である。
ともできる。例えば、共通駆動線幅を８μｍふやして28
μm,給電線幅を16μｍふやして96μｍとすれば、従来例
と寸法は同じになるが、速度は、従来の39.2nsから30.9
nsへと20％速くなる。これは計算機シミユレーシヨンに
よる値である。
本実施例のもう一つの特徴は、センスアンプ駆動回路
SAD3の中の駆動用トランジスタの配置である。すなわ
ち、ＰチヤネルMOSトランジスタをVCCパツド側へ、また
ＮチヤネルMOSトランジスタをVSSパツド側へよせたこと
である。このようにすることによつて、VCCおよびVSSの
給電線はメモリセルアレーの中央部で交叉することがな
くなるので、交叉させるために必要な配線層のつなぎか
えのための領域が不要になりチツプサイズを小さくでき
る。また同時に、センスアンプ駆動信号φPD1,φPD2と
φND1,φND2も交叉しなくなるのでさらにチツプサイズ
を小さくできる。また、電源配線や信号配線は通常抵抗
のもつとも低い層を用いるが、配線を交叉させるとき
は、それより抵抗の高い別の層を用いる必要がある。し
たがつて、配線を交叉しない本方式によれば、配線抵抗
を低減できる高速化が図れる。
SAD3の中の駆動用トランジスタの配置である。すなわ
ち、ＰチヤネルMOSトランジスタをVCCパツド側へ、また
ＮチヤネルMOSトランジスタをVSSパツド側へよせたこと
である。このようにすることによつて、VCCおよびVSSの
給電線はメモリセルアレーの中央部で交叉することがな
くなるので、交叉させるために必要な配線層のつなぎか
えのための領域が不要になりチツプサイズを小さくでき
る。また同時に、センスアンプ駆動信号φPD1,φPD2と
φND1,φND2も交叉しなくなるのでさらにチツプサイズ
を小さくできる。また、電源配線や信号配線は通常抵抗
のもつとも低い層を用いるが、配線を交叉させるとき
は、それより抵抗の高い別の層を用いる必要がある。し
たがつて、配線を交叉しない本方式によれば、配線抵抗
を低減できる高速化が図れる。
第３図は、本発明のもう一つの実施例である。本実施
例の特徴は、同一のセンスアンプ駆動線につくセンスア
ンプPSとNSをＸデコーダを境にして入れ換えたことであ
る。また、センスアンプ駆動線DL11,DL12,DL31,DL32の
下端にＮチヤネルトランジスタセンスアンプの駆動回路
を、DL21,DL22,DL41,DL42の上端にＰチヤネルトランジ
スタの駆動回路を付加したことである。ここでセンスア
ンプの並びが従来と同じサブブロツクをMCA1、逆のもの
をMCA2とする。
例の特徴は、同一のセンスアンプ駆動線につくセンスア
ンプPSとNSをＸデコーダを境にして入れ換えたことであ
る。また、センスアンプ駆動線DL11,DL12,DL31,DL32の
下端にＮチヤネルトランジスタセンスアンプの駆動回路
を、DL21,DL22,DL41,DL42の上端にＰチヤネルトランジ
スタの駆動回路を付加したことである。ここでセンスア
ンプの並びが従来と同じサブブロツクをMCA1、逆のもの
をMCA2とする。
これにより、例えばφPD1がLow,φND1がHighになると
センスアンプ共通駆動線DL11,DL12,DL31,DL32がVCCに、
DL21,DL22,DL41,DL42がVSSになるので、前者ではPSのみ
が、または後者ではNSのみが動作し、すなわちサブブロ
ツクMCA1内のセンスアンプのみが動作し、MCA2内のセン
スアンプはゲートーソース間電圧が逆バイアスとなるの
で動作しない。
センスアンプ共通駆動線DL11,DL12,DL31,DL32がVCCに、
DL21,DL22,DL41,DL42がVSSになるので、前者ではPSのみ
が、または後者ではNSのみが動作し、すなわちサブブロ
ツクMCA1内のセンスアンプのみが動作し、MCA2内のセン
スアンプはゲートーソース間電圧が逆バイアスとなるの
で動作しない。
また、φPD2がLow,φND2がHighとなるときは各駆動線
の電圧は前と逆になるので、今度はMCA2内のセンスアン
プのみが動作する。
の電圧は前と逆になるので、今度はMCA2内のセンスアン
プのみが動作する。
以上のように本実施例によれば、各センスアンプ共通
駆動線につくセンスアンプのうち同時に動作するものは
前述の実施例の半分になるので、充放電する容量も半分
になる。したがつて、センスアンプ共通駆動線はさらに
半分にできることになる。
駆動線につくセンスアンプのうち同時に動作するものは
前述の実施例の半分になるので、充放電する容量も半分
になる。したがつて、センスアンプ共通駆動線はさらに
半分にできることになる。
前と同様に低減量を算出すると、各センスアンプ共通
駆動線の幅は10μm,VCC,VSS給電線幅は40μｍとなるか
ら合計120μｍとなる。これに容量を分布定数したとき
の補正量40μｍを加えると160μｍとなり従来例にくら
べ160μｍ小さくすることができる。
駆動線の幅は10μm,VCC,VSS給電線幅は40μｍとなるか
ら合計120μｍとなる。これに容量を分布定数したとき
の補正量40μｍを加えると160μｍとなり従来例にくら
べ160μｍ小さくすることができる。
ここで、先程と同様に従来例とチツプ寸法が同じにな
るようにすると、センスアンプ共通駆動線幅を26μm,給
電線幅112μｍとして充放電時間は27.5nsとなる。これ
は、従来例より30％速い。
るようにすると、センスアンプ共通駆動線幅を26μm,給
電線幅112μｍとして充放電時間は27.5nsとなる。これ
は、従来例より30％速い。
以上のように、本発明によればセンスアンプの共通駆
動線につく容量を低減できるので、その分配線幅を低減
できる。その量は、従来例にくらべて第１図に示す実施
例で80μｍ、第３図に示す実施例160μｍとなる。これ
は、チツプ寸法の２％〜３％に相当する。
動線につく容量を低減できるので、その分配線幅を低減
できる。その量は、従来例にくらべて第１図に示す実施
例で80μｍ、第３図に示す実施例160μｍとなる。これ
は、チツプ寸法の２％〜３％に相当する。
また、共通駆動線および給電線の幅の合計を同じにし
たならセンスアンプ動作速度は20％〜30％程度速くな
る。
たならセンスアンプ動作速度は20％〜30％程度速くな
る。
なお、本発明によれば前述のようにデータ線の分割数
をふやす程、また同時に活性化されるセンサアンプ数を
減らす程センサアンプ駆動線および給電線の幅を小さく
できるので上記効果はさらに大きくなる。
をふやす程、また同時に活性化されるセンサアンプ数を
減らす程センサアンプ駆動線および給電線の幅を小さく
できるので上記効果はさらに大きくなる。
第１図および第３図は本発明の実施例、第２図は従来例
のそれぞれ回路図、第４図は本発明の効果を示す放電特
性図である。 MC……メモリセル、MCA1,MCA2……メモリセルアレー、P
S……Ｐチヤネルトランジスタセンスアンプ、NS……Ｎ
チヤネルトランジスタセンスアンプ、PC……プリチヤー
ジ回路、SAD1,SAD2,SAD3……センスアンプ駆動回路、XD
……ロウデコーダ、YD……カラムデコーダ、φPD1,φ
PD2……Ｐチヤネルトランジスタセンスアンプ駆動信
号、φND1,φND2……Ｎチヤネルトランジスタセンスア
ンプ駆動信号、D,……データ線、Ｗ……ワード線、DL
1,DL2,DL3,DL4,DL11,DL12,DL21,DL22,DL31,DL32,DL41,D
L42……センスアンプ共通駆動線、LVC,LVS……センスア
ンプ駆動回路給電線。
のそれぞれ回路図、第４図は本発明の効果を示す放電特
性図である。 MC……メモリセル、MCA1,MCA2……メモリセルアレー、P
S……Ｐチヤネルトランジスタセンスアンプ、NS……Ｎ
チヤネルトランジスタセンスアンプ、PC……プリチヤー
ジ回路、SAD1,SAD2,SAD3……センスアンプ駆動回路、XD
……ロウデコーダ、YD……カラムデコーダ、φPD1,φ
PD2……Ｐチヤネルトランジスタセンスアンプ駆動信
号、φND1,φND2……Ｎチヤネルトランジスタセンスア
ンプ駆動信号、D,……データ線、Ｗ……ワード線、DL
1,DL2,DL3,DL4,DL11,DL12,DL21,DL22,DL31,DL32,DL41,D
L42……センスアンプ共通駆動線、LVC,LVS……センスア
ンプ駆動回路給電線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−246092（ＪＰ，Ａ) 特開 昭59−2365（ＪＰ，Ａ) 特開 昭61−241964（ＪＰ，Ａ) 特開 昭58−142544（ＪＰ，Ａ)
Claims (10)
- 【請求項１】チップの上端部に配置され第１の電位に接
続される第１のパッドと、上記チップの下端部に配置さ
れ第２の電位に接続される第２のパッドと、上記第１の
パッドと上記第２のパッドとの間に設けられそれぞれが
メモリセルアレーと該メモリセルアレーに接続されたセ
ンスアンプ群とを有する第１、第２、第３及び第４のブ
ロックとを有し、上記第１及び第２のブロックが上記チ
ップの上端に配置され上記第３図及び第４図のブロック
が上記チップの下端に配置された半導体メモリにおい
て、上記第１のパッドと上記第１及び第２のブロックと
の間の第１の領域に配置され上記第１及び第２のブロッ
クの上記センスアンプ群を駆動する第１の駆動回路と、
上記第１及び第２のブロックと上記第３及び第４のブロ
ックとの間の第２の領域に配置され上記第１、第２、第
３及び第４のブロックの上記センスアンプ群を駆動する
第２の駆動回路と、上記第２のパッドと上記第３及び第
４のブロックとの間の第３の領域に配置され上記第３及
び第４のブロックの上記センスアンプ群を駆動する第３
の駆動回路と、上記第１の領域に設けられ上記第１のパ
ッドと上記第１の駆動回路との間を接続する第１の配線
と、上記第３の領域に設けられ上記第２のパッドと上記
第３の駆動回路とを接続する第２の配線と、上記第１の
ブロックと上記第２のブロックとの間に設けられ上記第
１のパッドと上記第２の駆動回路とを接続する第３の配
線と、上記第３のブロックと上記第４のブロックとの間
に設けられ上記第２のパッドと上記第２の駆動回路とを
接続する第４の配線とを有することを特徴とする半導体
メモリ。 - 【請求項２】上記第１及び第２のブロックの上記センス
アンプ群と上記第３及び第４のブロックの上記センスア
ンプ群のうち同時に活性化するセンスアンプの数をそれ
ぞれ半分以下とすることを特徴とする特許請求の範囲第
１項に記載の半導体メモリ。 - 【請求項３】上記第３の配線と上記第４の配線とを上記
第２の領域で交差しないように設けることを特徴とする
特許請求の範囲第１項又は第２項の何れかに記載の半導
体メモリ。 - 【請求項４】上記第１、第２、第３及び第４のブロック
の上記センスアンプ群の各センスアンプはＰチャンネル
MOSトランジスタからなる第１のセンスアンプとＮチャ
ンネルMOSトランジスタからなる第２のセンスアンプと
を有し、上記第１の駆動回路は上記第１の配線に接続さ
れ上記第１の及び第２の上記センスアンプ群の上記第１
のセンスアンプを駆動する第１の回路を有し、上記第２
の駆動回路は上記第３の配線に接続され上記第３及び第
４のブロックの上記センスアンプ群の上記第１のセンス
アンプを駆動する第２の回路と上記第４の配線に接続さ
れ上記第１及び第２の上記センスアンプ群の上記第２の
センスアンプを駆動する第３の回路とを有し、上記第３
の駆動回路は上記第２の配線に接続され上記第３及び第
４の上記センスアンプ群の上記第２のセンスアンプを駆
動する第４の回路を有することを特徴とする特許請求の
範囲第１項乃至第３項の何れかに記載の半導体メモリ。 - 【請求項５】上記第１の回路は上記第１の配線と上記第
１及び第２のブロックの上記第１のセンスアンプとの間
にそのソース・ドレイン経路が設けられたＰチャンネル
MOSトランジスタを有することを特徴とする特許請求の
範囲第４項に記載の半導体メモリ。 - 【請求項６】上記第２の回路は上記第３の配線と上記第
３及び第４のブロックの上記第１のセンスアンプとの間
にソース・ドレイン経路が設けられたＰチャンネルMOS
トランジスタを有することを特徴とする特許請求の範囲
第４項又は第５項の何れかに記載の半導体メモリ。 - 【請求項７】上記第３の回路は上記第４の配線と上記第
１及び第２のブロックの上記第２のセンスアンプとの間
にそのソース・ドレイン経路が設けられたＮチャンネル
MOSトランジスタを有することを特徴とする特許請求の
範囲第４項乃至第６項の何れかに記載の半導体メモリ。 - 【請求項８】上記第４の回路は上記第２の配線と上記第
３及び第４のブロックの上記第２のセンスアンプとの間
にそのソース・ドレイン経路が設けられたＮチャンネル
MOSトランジスタを有することを特徴とする特許請求の
範囲第４項乃至第７項の何れかに記載の半導体メモリ。 - 【請求項９】その一端が上記第１の回路に接続されその
他端が上記第３の回路に接続され上記第１及び第２のブ
ロックのセンスアンプ群を駆動するセンスアンプ駆動線
を有し、該センスアンプ駆動線に上記第１のセンスアン
プと上記第２のセンスアンプとを接続することを特徴と
する特許請求の範囲第４項乃至第８項の何れかに記載の
半導体メモリ。 - 【請求項１０】その一端が上記第２の回路に接続されそ
の他端が上記第４の回路に接続され上記第３及び第４の
ブロックのセンスアンプ群を駆動するセンスアンプ駆動
線を有し、該センスアンプ駆動線に上記第１のセンスア
ンプと上記第２のセンスアンプとを接続することを特徴
とする特許請求の範囲第４項乃至第９項の何れかに記載
の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012532A JP2641471B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012532A JP2641471B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01191397A JPH01191397A (ja) | 1989-08-01 |
| JP2641471B2 true JP2641471B2 (ja) | 1997-08-13 |
Family
ID=11807937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012532A Expired - Lifetime JP2641471B2 (ja) | 1988-01-25 | 1988-01-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641471B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758504B2 (ja) * | 1990-07-06 | 1998-05-28 | 松下電器産業株式会社 | 半導体記憶装置 |
-
1988
- 1988-01-25 JP JP63012532A patent/JP2641471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01191397A (ja) | 1989-08-01 |
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