JPH0252357B2 - - Google Patents
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- JPH0252357B2 JPH0252357B2 JP61191112A JP19111286A JPH0252357B2 JP H0252357 B2 JPH0252357 B2 JP H0252357B2 JP 61191112 A JP61191112 A JP 61191112A JP 19111286 A JP19111286 A JP 19111286A JP H0252357 B2 JPH0252357 B2 JP H0252357B2
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Description
【発明の詳細な説明】
本発明は、大容量のダイナミツク型半導体記憶
装置に関し、センスアンプ出力を選択する列デコ
ーダの配設法を工夫してチツプ面積の有効利用等
を図ろうとするものである。
装置に関し、センスアンプ出力を選択する列デコ
ーダの配設法を工夫してチツプ面積の有効利用等
を図ろうとするものである。
１トランジスタ１キヤパシタ型のメモリセルを
マトリクス状に配列してなるMOSダイナミツク
RAMは、それが4Kビツト、16Kビツト程度の容
量であるうちは、第１図のようにチツプ（半導体
基板）中央近傍にセンスアンプSA1〜SAnを一列
に配設し、その両側に全てのセルをCG1，CG2の
２群に分割して配列することが可能である。同図
に示す例はｎ×ｍビツトの容量を持つメモリの例
でセル群CG1，CG2はｎ×ｍ／２個のセルを有す
る。セル群CG1には行デコーダRDによつて選択
されるｍ／２本の行アドレス線（ワード線又はロ
ー線）RLが横方向に走り、またセンスアンプ
SA1〜SAnの一対の入出力端の一方に接続される
ｎ本のデジツトラインDGが縦方向に走る。そし
てこれらの各交点にメモリセルMCが設けられ
る。第２セル群CG2も同様であるが、センスアン
プSA1〜SAnに一対の入出力端の他方から縦方向
に引出されるｎ本のデジツトラインはこゝでは
DGなる符号を付している。セル群CG1，CG2に
は各１本のダミーワードラインDRLが設けられ、
これと各デジツトラインDG，との交点には
ダミーセルDCが設けられる。第１図はこれらの
セルMC，DCの１つのみを代表して描いたもの
であるが、例えば第１セル群CG1でリアルセル
MCが選択されるとき第２セル群CG2では該セル
のデジツトラインDGと対をなすデジツトライン
DGに接続されたダミーセルが選択されるので、
第１図のMC，DCはこれらの同時読出しされる
リアル、ダミー両セルを示している。図示しない
がセンスアンプ列の両側にはデータバスが配設さ
れ該バスを通してセンスアンプ出力が取出される
が、該バスとデジツトラインDG，との接続、
従つてセンスアンプSAi（ｉは１、２…ｎの１つ）
の選択は列デコーダでなされる。この列デコーダ
はセンスアンプ回路の対称性保持のため、第１図
のようにラインDG側の1/2列デコーダとライン
DG側の1/2例デコーダに分割して配設される。
マトリクス状に配列してなるMOSダイナミツク
RAMは、それが4Kビツト、16Kビツト程度の容
量であるうちは、第１図のようにチツプ（半導体
基板）中央近傍にセンスアンプSA1〜SAnを一列
に配設し、その両側に全てのセルをCG1，CG2の
２群に分割して配列することが可能である。同図
に示す例はｎ×ｍビツトの容量を持つメモリの例
でセル群CG1，CG2はｎ×ｍ／２個のセルを有す
る。セル群CG1には行デコーダRDによつて選択
されるｍ／２本の行アドレス線（ワード線又はロ
ー線）RLが横方向に走り、またセンスアンプ
SA1〜SAnの一対の入出力端の一方に接続される
ｎ本のデジツトラインDGが縦方向に走る。そし
てこれらの各交点にメモリセルMCが設けられ
る。第２セル群CG2も同様であるが、センスアン
プSA1〜SAnに一対の入出力端の他方から縦方向
に引出されるｎ本のデジツトラインはこゝでは
DGなる符号を付している。セル群CG1，CG2に
は各１本のダミーワードラインDRLが設けられ、
これと各デジツトラインDG，との交点には
ダミーセルDCが設けられる。第１図はこれらの
セルMC，DCの１つのみを代表して描いたもの
であるが、例えば第１セル群CG1でリアルセル
MCが選択されるとき第２セル群CG2では該セル
のデジツトラインDGと対をなすデジツトライン
DGに接続されたダミーセルが選択されるので、
第１図のMC，DCはこれらの同時読出しされる
リアル、ダミー両セルを示している。図示しない
がセンスアンプ列の両側にはデータバスが配設さ
れ該バスを通してセンスアンプ出力が取出される
が、該バスとデジツトラインDG，との接続、
従つてセンスアンプSAi（ｉは１、２…ｎの１つ）
の選択は列デコーダでなされる。この列デコーダ
はセンスアンプ回路の対称性保持のため、第１図
のようにラインDG側の1/2列デコーダとライン
DG側の1/2例デコーダに分割して配設される。
第２図は第１図の要部を具体的に示すもので、
メモリセルMCはワードラインRLが選択されて
ＨレベルになるときオンとなるMOSトランジス
タQ1とそのソース側に設けられた容量Csからな
る。ダミーセルDCはダミーワード線DRLが選択
されてＨレベルになるときオンになるトランジス
タQ1′と、容量Csに対して約1/2の容量値の容量
Cs′と、読出し操作の前に容量Cs′の電荷を放電し
てリセツトを行なうトランジスタQ4（リセツト信
号RSTでオンとなる）を有する。セルMCからの
情報の読出しは周知の通りで、先ずデジツトライ
ンDG，をプリチヤージすることから始まる。
そして行デコーダでワードラインRL，DRLを選
択するとセルMC，DCのトランジスタQ1，Q1′は
いずれもオンになり、容量Cs，Cs′がデジツト線
DG，DG′へ接続される。ダミーセルDCの容量
Cs′は予め放電されているのでこの接続でデジツ
トラインの電位は若干低下する。これに対し
リアルセルMC側では容量Csが充電されていなけ
れば（“０”書込み）デジツトラインDGの電位
はのそれより大きく低下し（Cs＞Cs′である
から）、充電されている場合（“１”書込み）には
デジツトラインDGの電位は不変である（DGの
プリチヤージ電圧とCsの電圧は同じ）。センスア
ンプSAはこのDG，の微少電位差を検出して
増幅するもので、増幅後の出力は同じデジツトラ
インDG，に現われるが電位差は増大してい
る。次いで列デコーダCDによつてトランジスタ
Q2，Q3をオンにするとデジツトラインDG，
はデータバスラインBUS，に接続され、該
バスのレルはDG，のそれになる。入出力ア
ンプIOAはバスBUS，のレベルを更に増幅
してセルMCの読出し出力Doutを生じる。DINは
書込み時の入力データであり、DINのＨ、Ｌによ
りバスBUS，BUSのレベルをＨ、Ｌまたはこの
逆にし、デジツトラインDG，のレベルも同
様にし、トランジスタQ2，Q3さらにはQ1をオン
することでセルMCの容量Csへの充電つまり書込
みを行なう。
メモリセルMCはワードラインRLが選択されて
ＨレベルになるときオンとなるMOSトランジス
タQ1とそのソース側に設けられた容量Csからな
る。ダミーセルDCはダミーワード線DRLが選択
されてＨレベルになるときオンになるトランジス
タQ1′と、容量Csに対して約1/2の容量値の容量
Cs′と、読出し操作の前に容量Cs′の電荷を放電し
てリセツトを行なうトランジスタQ4（リセツト信
号RSTでオンとなる）を有する。セルMCからの
情報の読出しは周知の通りで、先ずデジツトライ
ンDG，をプリチヤージすることから始まる。
そして行デコーダでワードラインRL，DRLを選
択するとセルMC，DCのトランジスタQ1，Q1′は
いずれもオンになり、容量Cs，Cs′がデジツト線
DG，DG′へ接続される。ダミーセルDCの容量
Cs′は予め放電されているのでこの接続でデジツ
トラインの電位は若干低下する。これに対し
リアルセルMC側では容量Csが充電されていなけ
れば（“０”書込み）デジツトラインDGの電位
はのそれより大きく低下し（Cs＞Cs′である
から）、充電されている場合（“１”書込み）には
デジツトラインDGの電位は不変である（DGの
プリチヤージ電圧とCsの電圧は同じ）。センスア
ンプSAはこのDG，の微少電位差を検出して
増幅するもので、増幅後の出力は同じデジツトラ
インDG，に現われるが電位差は増大してい
る。次いで列デコーダCDによつてトランジスタ
Q2，Q3をオンにするとデジツトラインDG，
はデータバスラインBUS，に接続され、該
バスのレルはDG，のそれになる。入出力ア
ンプIOAはバスBUS，のレベルを更に増幅
してセルMCの読出し出力Doutを生じる。DINは
書込み時の入力データであり、DINのＨ、Ｌによ
りバスBUS，BUSのレベルをＨ、Ｌまたはこの
逆にし、デジツトラインDG，のレベルも同
様にし、トランジスタQ2，Q3さらにはQ1をオン
することでセルMCの容量Csへの充電つまり書込
みを行なう。
第２図に示す列デコーダCDは各センスアンプ
SAに対応するもので、第１図の様にｎ個のセン
スアンプSA1〜SAnが設けられる場合には同数の
列デコーダCDがセンスアンプ列に沿つて配列さ
れる。例えば16KビツトRAMでｍ＝ｎ＝128とす
ればセンスアンプSAの個数は128となるから、そ
れと同数の128個の列デコーダCDが設けられる。
ところで第１図のようにｍ×ｎビツトのメモリセ
ルをセンスアンプの両側に２分割するだけでは、
各センスアンプSAの片側にはｍ／２個のセルが
接続されるので、ｍの増大に伴ないデジツトライ
ンDG，が長くなり、その浮遊容量CDGが増加
する。ダイナミツクメモリではセル情報の読出し
は前述のようにして行なうのでCDGが大になると
DG，のレベル変化が小になり、読出しが困
難になる。即ちデジツトラインDGのプリチヤー
ジ電圧をVdとし、メモリセルMCは非充電であ
つたとすると、Q1はオンによるデジツト線のレ
ベル変化ΔVSIGは、 ΔVSIG＝Cs／Cs＋CDGVd ………(1) である。CsとCDGの比CDG／Csは一般にＣレシオ
（γ）と呼ばれるもので、これを用いると(1)式は ΔVSIG＝１／１＋γVd ………(2) となる。センスアンプSAの差動入力はラインDG
側のΔVSIGとライン側のΔSIGであるから、ダ
ミーセルの容量をリアルセルの容量の1/2に設定
すれば ΔVSIG−ΔSIG＝１／２・１／１＋γ・Vd ………(3) となる。一般にVd＝3V、γ＝10〜15程度である
から、例えばγ＋１＝10とすれば(3)式よりセンス
アンプ入力は150ｍＶとなる。通常のセンスアン
プでは入力レベルの下限が100ｍＶ程度なので、
γ＝10〜15であれば充分検出可能である。しかし
これはｍ≦128で満たされる条件であり、16Kビ
ツトRAM、ｍ＝ｎ＝128の場合には格別不都合
はないが、RAMが大容量化し、例えば256Kビツ
トになると第１図のかつ正方形の構成ではｍ＝ｎ
＝512、従つてｍ／２＝256となるのでCDGが増加
し、γ≒40〜60程度になる。このため(3)式の値が
数10ｍＶになることが予想されるので、センスア
ンプSAで検出不能という事態に陥る。
SAに対応するもので、第１図の様にｎ個のセン
スアンプSA1〜SAnが設けられる場合には同数の
列デコーダCDがセンスアンプ列に沿つて配列さ
れる。例えば16KビツトRAMでｍ＝ｎ＝128とす
ればセンスアンプSAの個数は128となるから、そ
れと同数の128個の列デコーダCDが設けられる。
ところで第１図のようにｍ×ｎビツトのメモリセ
ルをセンスアンプの両側に２分割するだけでは、
各センスアンプSAの片側にはｍ／２個のセルが
接続されるので、ｍの増大に伴ないデジツトライ
ンDG，が長くなり、その浮遊容量CDGが増加
する。ダイナミツクメモリではセル情報の読出し
は前述のようにして行なうのでCDGが大になると
DG，のレベル変化が小になり、読出しが困
難になる。即ちデジツトラインDGのプリチヤー
ジ電圧をVdとし、メモリセルMCは非充電であ
つたとすると、Q1はオンによるデジツト線のレ
ベル変化ΔVSIGは、 ΔVSIG＝Cs／Cs＋CDGVd ………(1) である。CsとCDGの比CDG／Csは一般にＣレシオ
（γ）と呼ばれるもので、これを用いると(1)式は ΔVSIG＝１／１＋γVd ………(2) となる。センスアンプSAの差動入力はラインDG
側のΔVSIGとライン側のΔSIGであるから、ダ
ミーセルの容量をリアルセルの容量の1/2に設定
すれば ΔVSIG−ΔSIG＝１／２・１／１＋γ・Vd ………(3) となる。一般にVd＝3V、γ＝10〜15程度である
から、例えばγ＋１＝10とすれば(3)式よりセンス
アンプ入力は150ｍＶとなる。通常のセンスアン
プでは入力レベルの下限が100ｍＶ程度なので、
γ＝10〜15であれば充分検出可能である。しかし
これはｍ≦128で満たされる条件であり、16Kビ
ツトRAM、ｍ＝ｎ＝128の場合には格別不都合
はないが、RAMが大容量化し、例えば256Kビツ
トになると第１図のかつ正方形の構成ではｍ＝ｎ
＝512、従つてｍ／２＝256となるのでCDGが増加
し、γ≒40〜60程度になる。このため(3)式の値が
数10ｍＶになることが予想されるので、センスア
ンプSAで検出不能という事態に陥る。
そこでｍ＝ｎという正方形マトリクスをやめ、
行アドレス線RLを長くして該線に沿つて配列さ
れるセル数を増大し、デジツトラインに沿つて配
列されるセル数を減少させる、つまりｎ＞ｍとす
れば、256Kビツトまたはそれ以上のRAMを構成
することは可能である。例えば256Kビツトに対
してはｎ＝1024、ｍ＝256またはｎ＝2048、ｍ＝
128とすれば上記の問題は回避できる。しかしな
がらこのようにするとRAMの平面パターン従つ
てチツプが長方形状となり、正方形状を予定する
通常のパツケージには搭載上難があり、また長手
方向で２分しやすいなど機械的強度の問題もあ
る。
行アドレス線RLを長くして該線に沿つて配列さ
れるセル数を増大し、デジツトラインに沿つて配
列されるセル数を減少させる、つまりｎ＞ｍとす
れば、256Kビツトまたはそれ以上のRAMを構成
することは可能である。例えば256Kビツトに対
してはｎ＝1024、ｍ＝256またはｎ＝2048、ｍ＝
128とすれば上記の問題は回避できる。しかしな
がらこのようにするとRAMの平面パターン従つ
てチツプが長方形状となり、正方形状を予定する
通常のパツケージには搭載上難があり、また長手
方向で２分しやすいなど機械的強度の問題もあ
る。
第３図或いは第４図のメモリ構成はこれを解決
しようとするもので、デジツトラインに沿つて配
設されるメモリセル数を少数に抑えながら、ほゞ
正方形状のメモリ領域を可能にする。即ち第３図
ではｎ×ｍビツトのセルを各ｎ×ｍ／４ビツトの
セル群CG1〜CG4に４分割し、また第４図ではこ
れを各ｎ×ｍ／８ビツトのセル群CG1〜CG8に８
分割し、各群の間にセンスアンプおよび列デコー
ダ群を配設する。このようにすれば256Kビツト
RAMでも第３図の場合にｍ／４＝128、また第
４図の場合にはｍ／８＝64となるのでＣレシオγ
を10〜15に抑えることができ、このため第１およ
び第２セル群CG1，CG2の間、第３および第４セ
ル群CG3，CG4の間…にそれぞれ設けられるセン
スアンプ群SAG1，SAG2，…の入力限界が100ｍ
Ｖ程度であつても、充分セル情報をセンス可能で
ある。しかしながらこれを第１図と同様の考えに
従い、センスアンプ列SAG1，SAG2，…の両側
にそれぞれ列デコーダ群CDG1，CDG2，…を設
けると種々の面で不都合が生じる。
しようとするもので、デジツトラインに沿つて配
設されるメモリセル数を少数に抑えながら、ほゞ
正方形状のメモリ領域を可能にする。即ち第３図
ではｎ×ｍビツトのセルを各ｎ×ｍ／４ビツトの
セル群CG1〜CG4に４分割し、また第４図ではこ
れを各ｎ×ｍ／８ビツトのセル群CG1〜CG8に８
分割し、各群の間にセンスアンプおよび列デコー
ダ群を配設する。このようにすれば256Kビツト
RAMでも第３図の場合にｍ／４＝128、また第
４図の場合にはｍ／８＝64となるのでＣレシオγ
を10〜15に抑えることができ、このため第１およ
び第２セル群CG1，CG2の間、第３および第４セ
ル群CG3，CG4の間…にそれぞれ設けられるセン
スアンプ群SAG1，SAG2，…の入力限界が100ｍ
Ｖ程度であつても、充分セル情報をセンス可能で
ある。しかしながらこれを第１図と同様の考えに
従い、センスアンプ列SAG1，SAG2，…の両側
にそれぞれ列デコーダ群CDG1，CDG2，…を設
けると種々の面で不都合が生じる。
これを第５図を参照して説明する。同図は第３
図の要部を具体的に示すもので、第１セル群CG1
（他も同様）にはｍ／２本のローアドレスライン
RL1〜RLm／２（１本はダミー）が図示せぬ行デ
コーダから横方向に引出される。そして第１セン
スアンプ群SAG1のセンスアンプSA1，SA2の各
一端から引出されたデジツトライン1，2，
…がラインRL1〜RLm／２と交叉し、その交叉
部にｎ×ｍ／２ビツトのセルMC（ダミーを含む）
が設けられる。第１センスアンプ群SAG1の他端
側にも同一構成の第２セル群CG2が設けられ、セ
ル群CC1，CG2から選択された１ビツトのセル情
報がバスラインBUS1，1上に取り出される。
第３セル群CG3、第２センスアンプ群SAG2、第
４セル群CG4からなる下半部も上半部と同様の構
成を有し、セル群CG3，CG4から選択された１ビ
ツトのセル情報がバスラインBUS2，2上に
取り出される。前述したようにセンスアンプ
SA1，SA2，…からなる第１センスアンプ群
SAG1に対しては、列デコーダCD1，CD2，…か
らなる第１列デコーダ群CDG1が設けられ、また
センスアンプSA1′，SA2′，…からなる第２セン
スアンプ群SAG2に対しては列デコーダCD1′，
CD2′，…からなる第２列デコーダ群CDG2が設け
られる。ところで、列デコーダCD1が選択するセ
ンスアンプSA1と列デコーダCD1′が選択するセン
スアンプSA1′、従つてデジツトライン1，
DG1，1′，DG1′はｍ×ｎマトリクス上では同
一コラムに属する。従つて第１列デコーダ群
CDG1と第２列デコーダ群CDG2は全く同一機能
を有しているものであるが、レイアウト設計上の
問題で複数の列デコーダを配列する必要があつ
た。このためチツプ面積をメモリセルに有効に利
用できず、その大きな部分をセンスアンプおよび
デコーダが占めてしまうことになる。例えば第１
図の形式のメモリではチツプ面積の50％程度をメ
モリセル群に割振ることが可能であるが、第３図
または第４図の形式ではこれが40％あるいは30％
にも下つてしまう。また列アドレスバツフアが駆
動する列デコーダ数が多いことから負荷容量増大
に伴なう速度低下が問題となる等の欠点もある。
図の要部を具体的に示すもので、第１セル群CG1
（他も同様）にはｍ／２本のローアドレスライン
RL1〜RLm／２（１本はダミー）が図示せぬ行デ
コーダから横方向に引出される。そして第１セン
スアンプ群SAG1のセンスアンプSA1，SA2の各
一端から引出されたデジツトライン1，2，
…がラインRL1〜RLm／２と交叉し、その交叉
部にｎ×ｍ／２ビツトのセルMC（ダミーを含む）
が設けられる。第１センスアンプ群SAG1の他端
側にも同一構成の第２セル群CG2が設けられ、セ
ル群CC1，CG2から選択された１ビツトのセル情
報がバスラインBUS1，1上に取り出される。
第３セル群CG3、第２センスアンプ群SAG2、第
４セル群CG4からなる下半部も上半部と同様の構
成を有し、セル群CG3，CG4から選択された１ビ
ツトのセル情報がバスラインBUS2，2上に
取り出される。前述したようにセンスアンプ
SA1，SA2，…からなる第１センスアンプ群
SAG1に対しては、列デコーダCD1，CD2，…か
らなる第１列デコーダ群CDG1が設けられ、また
センスアンプSA1′，SA2′，…からなる第２セン
スアンプ群SAG2に対しては列デコーダCD1′，
CD2′，…からなる第２列デコーダ群CDG2が設け
られる。ところで、列デコーダCD1が選択するセ
ンスアンプSA1と列デコーダCD1′が選択するセン
スアンプSA1′、従つてデジツトライン1，
DG1，1′，DG1′はｍ×ｎマトリクス上では同
一コラムに属する。従つて第１列デコーダ群
CDG1と第２列デコーダ群CDG2は全く同一機能
を有しているものであるが、レイアウト設計上の
問題で複数の列デコーダを配列する必要があつ
た。このためチツプ面積をメモリセルに有効に利
用できず、その大きな部分をセンスアンプおよび
デコーダが占めてしまうことになる。例えば第１
図の形式のメモリではチツプ面積の50％程度をメ
モリセル群に割振ることが可能であるが、第３図
または第４図の形式ではこれが40％あるいは30％
にも下つてしまう。また列アドレスバツフアが駆
動する列デコーダ数が多いことから負荷容量増大
に伴なう速度低下が問題となる等の欠点もある。
本発明は、これらの点の改善を目的としたもの
で、複数のワード線と、センスアンプ列と、該セ
ンスアンプにそれぞれ接続される１対のデイジツ
ト線と、該ワード線とデイジツト線の交差部に配
置された１トランジスタ１キヤパシタ型のメモリ
セルを有し、１本のワード線に接続されたメモリ
セルの数が１対のデイジツト線に接続されたメモ
リセルの数より大であるダイナミツク型メモリセ
ル群と、該センスアンプの相補出力が選択的に出
力されるデータバス線対とを有するブロツクを複
数個並設し、該複数のブロツク対応に行デコーダ
を設けた半導体記憶装置において、該各ブロツク
のセンスアンプの相補出力を選択的に該データバ
ス線対に出力させる列デコーダを前記複数のブロ
ツクに対して共通に且つ複数のブロツク領域の側
縁にまとめて配置し、該列デコーダよりの列アド
レス線を前記メモリセル群の配設領域の上属部を
通して各ブロツクのセンスアンプに共通に導い
て、該列デコーダにより選択される該列アドレス
線により同一列に属する各ブロツクのセンスアン
プを該データバス線対に同時に接続し、行アドレ
スの一部のビツトにより動作するバスデコーダに
より、複数の前記データバス線対に同時に現われ
た情報を選択して出力することを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
で、複数のワード線と、センスアンプ列と、該セ
ンスアンプにそれぞれ接続される１対のデイジツ
ト線と、該ワード線とデイジツト線の交差部に配
置された１トランジスタ１キヤパシタ型のメモリ
セルを有し、１本のワード線に接続されたメモリ
セルの数が１対のデイジツト線に接続されたメモ
リセルの数より大であるダイナミツク型メモリセ
ル群と、該センスアンプの相補出力が選択的に出
力されるデータバス線対とを有するブロツクを複
数個並設し、該複数のブロツク対応に行デコーダ
を設けた半導体記憶装置において、該各ブロツク
のセンスアンプの相補出力を選択的に該データバ
ス線対に出力させる列デコーダを前記複数のブロ
ツクに対して共通に且つ複数のブロツク領域の側
縁にまとめて配置し、該列デコーダよりの列アド
レス線を前記メモリセル群の配設領域の上属部を
通して各ブロツクのセンスアンプに共通に導い
て、該列デコーダにより選択される該列アドレス
線により同一列に属する各ブロツクのセンスアン
プを該データバス線対に同時に接続し、行アドレ
スの一部のビツトにより動作するバスデコーダに
より、複数の前記データバス線対に同時に現われ
た情報を選択して出力することを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説
明する。
第６図は本発明の一実施例を示す概略図で、第
７図にその具体例を示す。本例は第３図、第５図
と同様にｎ×ｍビツト（特にｎ＝ｍを規定する）
のセルを４分割したもので、同一部分には同一符
号が付してある。本が第３図、第５図と異なる点
は、各センスアンプ群SAG1，SAG2毎に列デコ
ーダ群を設けることを止め、これらに共通に単一
の列デコーダ群CDGを、センスアンプ群および
メモリセル群の領域の外側に前記センスアンプ群
と平行に設ける点、および列デコーダ群CDG内
の各列デコーダCD1，CD2，…からコラムセレク
トライン（列アドレス線）CL1，CL2，…を引出
して前記領域に通し、センスアンプ群SAG1，
SAG2の同一コラムに属するセンスアンプ（例え
ばSA1，SA1′）を同時に選択するようにした点で
ある。素子構造上ラインCL1，CL2，…は多重配
線としてセル形成領域の上属部を通過させ、そし
て同一コラムの各トランジスタQ2，Q3のゲート
に接続する。
７図にその具体例を示す。本例は第３図、第５図
と同様にｎ×ｍビツト（特にｎ＝ｍを規定する）
のセルを４分割したもので、同一部分には同一符
号が付してある。本が第３図、第５図と異なる点
は、各センスアンプ群SAG1，SAG2毎に列デコ
ーダ群を設けることを止め、これらに共通に単一
の列デコーダ群CDGを、センスアンプ群および
メモリセル群の領域の外側に前記センスアンプ群
と平行に設ける点、および列デコーダ群CDG内
の各列デコーダCD1，CD2，…からコラムセレク
トライン（列アドレス線）CL1，CL2，…を引出
して前記領域に通し、センスアンプ群SAG1，
SAG2の同一コラムに属するセンスアンプ（例え
ばSA1，SA1′）を同時に選択するようにした点で
ある。素子構造上ラインCL1，CL2，…は多重配
線としてセル形成領域の上属部を通過させ、そし
て同一コラムの各トランジスタQ2，Q3のゲート
に接続する。
このようにすればセンスアンプ群の増大、従つ
てセルの分割数の増大に伴なつて列デコーダ群が
増大するようなことはなくなるのでチツプ面積を
第３図、第４図に比し有効に利用し、または必要
面積を縮少できる。またチツプ面積を一定として
おけば各メモリセルの大きさを増大できるので、
容量Csの増加によつて論理振幅を増大させるこ
とができ、センスアンプの設計が容易になる。さ
らにアドレスバツフアから見た負荷は一つの列デ
コーダ群であるから負荷容量が減少して高速動作
が期待される。尚、本発明では同一コラムのセン
スアンプ例えばSA1，SA1′が同時に選択されるの
で、バスラインBUS1，1とBUS2，2に
同時に出力が現われるが、これはその後段具体的
には行デコーダ部にバスデコーダを設けること等
で容易に分離できる。例えば第６図の４分割の場
合は（Ｎ−１）ビツトのローアドレスで行デコー
ダを動作させ、残りの１ビツトでバスデコーダを
動作させる（2N＝ｍ＝ｎの場合、コラムアドレス
はＮビツトで列デコーダを動作させる）。なお実
施例では４分割する場合を例としたが、第４図と
同様８分割する及びその他の場合にも本発明は適
用できることは明らかである。
てセルの分割数の増大に伴なつて列デコーダ群が
増大するようなことはなくなるのでチツプ面積を
第３図、第４図に比し有効に利用し、または必要
面積を縮少できる。またチツプ面積を一定として
おけば各メモリセルの大きさを増大できるので、
容量Csの増加によつて論理振幅を増大させるこ
とができ、センスアンプの設計が容易になる。さ
らにアドレスバツフアから見た負荷は一つの列デ
コーダ群であるから負荷容量が減少して高速動作
が期待される。尚、本発明では同一コラムのセン
スアンプ例えばSA1，SA1′が同時に選択されるの
で、バスラインBUS1，1とBUS2，2に
同時に出力が現われるが、これはその後段具体的
には行デコーダ部にバスデコーダを設けること等
で容易に分離できる。例えば第６図の４分割の場
合は（Ｎ−１）ビツトのローアドレスで行デコー
ダを動作させ、残りの１ビツトでバスデコーダを
動作させる（2N＝ｍ＝ｎの場合、コラムアドレス
はＮビツトで列デコーダを動作させる）。なお実
施例では４分割する場合を例としたが、第４図と
同様８分割する及びその他の場合にも本発明は適
用できることは明らかである。
以上述べたように本発明によれば、MOSダイ
ナミツクRAMの多数のセルを４以上のセル群に
分割して選択するに際し、列デコーダ群は１つで
済むので、特にRAMが大容量化されるにつれそ
の効果が顕著となる。また列アドレス線CL1，
CL2，…は多層配線としてメモリセル群の領域の
上層部を通すので、拡散層でこれを形成する場合
のようにセル領域を貫通するのが大変という難点
がない。
ナミツクRAMの多数のセルを４以上のセル群に
分割して選択するに際し、列デコーダ群は１つで
済むので、特にRAMが大容量化されるにつれそ
の効果が顕著となる。また列アドレス線CL1，
CL2，…は多層配線としてメモリセル群の領域の
上層部を通すので、拡散層でこれを形成する場合
のようにセル領域を貫通するのが大変という難点
がない。
第１図は一般的なMOSダイナミツクRAMの概
略構成図、第２図は第１図の要部回路図、第３図
および第４図は多数のセルを４以上のセル群に分
割する従来のMOSダイナミツクRAMの概略構成
図、第５図は第３図の要部回路図、第６図は本発
明の一実施例を示す概略構成図、第７図は第６図
の要部回路図である。 図中、MCはダイナミツク型メモリセル、CG1
〜CG4は第１〜第４セル群、SAG1，SAG2はセン
スアンプ群、CD1，CD2，…は列デコーダ、CL1，
CL2，…はコラムセレクトライン（列アドレス
線）である。
略構成図、第２図は第１図の要部回路図、第３図
および第４図は多数のセルを４以上のセル群に分
割する従来のMOSダイナミツクRAMの概略構成
図、第５図は第３図の要部回路図、第６図は本発
明の一実施例を示す概略構成図、第７図は第６図
の要部回路図である。 図中、MCはダイナミツク型メモリセル、CG1
〜CG4は第１〜第４セル群、SAG1，SAG2はセン
スアンプ群、CD1，CD2，…は列デコーダ、CL1，
CL2，…はコラムセレクトライン（列アドレス
線）である。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、 センスアンプ列と、 該センスアンプにそれぞれ接続される１対のデ
イジツト線と、 該ワード線とデイジツト線の交差部に配置され
た１トランジスタ１キヤパシタ型のメモリセルを
有し、１本のワード線に接続されたメモリセルの
数が１対のデイジツト線に接続されたメモリセル
の数より大であるダイナミツク型メモリセル群
と、 該センスアンプの相補出力が選択的に出力され
るデータバス線対とを有するブロツクを複数個並
設し、 該複数のブロツク対応に行デコーダを設けた半
導体記憶装置において、 該各ブロツクのセンスアンプの相補出力を選択
的に該データバス線対に出力させる列デコーダを
前記複数のブロツクに対して共通に且つ複数のブ
ロツク領域の側縁にまとめて配置し、 該列デコーダよりの列アドレス線を前記メモリ
セル群の配設領域の上属部を通して各ブロツクの
センスアンプに共通に導いて、該列デコーダによ
り選択される該列アドレス線により同一列に属す
る各ブロツクのセンスアンプを該データバス線対
に同時に接続し、 行アドレスの一部のビツトにより動作するバス
デコーダにより、複数の前記データバス線対に同
時に現われた情報を選択して出力することを 特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191112A JPS6242395A (ja) | 1986-08-14 | 1986-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191112A JPS6242395A (ja) | 1986-08-14 | 1986-08-14 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55039892A Division JPS5951074B2 (ja) | 1980-03-28 | 1980-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242395A JPS6242395A (ja) | 1987-02-24 |
| JPH0252357B2 true JPH0252357B2 (ja) | 1990-11-13 |
Family
ID=16269057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191112A Granted JPS6242395A (ja) | 1986-08-14 | 1986-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242395A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2860403B2 (ja) * | 1988-12-22 | 1999-02-24 | リチャード・チャールズ・フォス | ダイナミック型半導体記憶装置 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137586A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Semiconductor storage device |
-
1986
- 1986-08-14 JP JP61191112A patent/JPS6242395A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137586A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242395A (ja) | 1987-02-24 |
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