TW421742B - Semiconductor memory apparatus - Google Patents

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421742 ^ 經清部中央標隼局貝工消费合作社印繁 A 7 _B7 __五、發明説明（1 ) (產業上之利用領域） 本發明係有關於一種半導體記憶裝置’特別是有關於 —種不會增加消耗電力，即能夠縮短存取時間之動態型記 憶體》 (習知技術） 習知之半導體記憶裝置之芯部（core)周邊電路則表 示在圖10(a)。而被連接在連接有未圖示之動態型記 憶單元之位元線B L B L的感測放大器則是由分別將N_ 逋道M0S電晶體Q 1 ，Q2之電極，汲極互相連接’而 將源極共同連接到感測放大器信號線/s AN而構成。列 選擇電路係由N通道M0S電晶體Q3 ’ Q4所構成’而 MO S電晶體Q 3被連接到位元線B L與資料線D Q之間 ，MO S電晶體Q 4則被連接到位元線組B L與資料線 D Q之間，而2個列選擇電晶體的閘極則共同被連接到列 選擇線C S L。 接著，則說明圖10 (a)所示之電路的動作。當未 圖示之字元線成爲致能狀態’而選擇記憶單元時’則在位 元線組B L，ΤΤΓ會出現微小的電位差。接著，感測放大 器驅動線//SAN則會有l/2Vc c (相當於內部電 源電壓之大約一半的電壓）下降到v s s (接地電位）° 於是，藉由M0S電晶體Q3，Q4的動作’微小的電位 差會被放大，而B L或是¥1之其中一者會被拉到V s s 側。該被放大的電位差則經由列選擇電晶體Q 3 ’ Q 4被 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家標準（CNS ) A4規格（210 X 297公釐） 經濟部中央標隼局員工消費合作社印製 A7 ______B7_ 五、發明説明（2 ) 轉送到資料線D Q，01 *而藉由未圖示之資料線放大電 路等被轉換成邏輯振幅，當作輸出資料被讀取到晶片外部 0 但是，在圖1 0 ( a )所示的電路中，很難充分地縮 短存取時間。其理由如下。在圖1 0 ( a )中，爲了要簡 單起見，位元線只表示一對，而實際上，數百對的位元線 係藉由同.一個感測放大器驅動線/ S AN而被驅動。因此 ，即使是以驅動能力高的MO S電晶體，也很難髙速地驅 動感測放大器驅動線/S AN。而此則成爲以往動態型記 億體無法高速化的一個原因β 爲了要解決以上的問題，乃開發出圖10 (b)所示 之芯部周邊電路》而此，是在圖10 (a)的電路之外， 在感測放大器之共同源極端子與接地電位之間連接其閘極 可藉由列選擇線C S L而被驅動之MO S電晶體Q 5，更 者，則在共同源極端子與感測放大器驅動線/S AN之間 連接其閘極被連接到Vc c (內部電源電壓）而作爲電阻 元件的Μ 0 S電晶體Q 6 · 接著說明圖10 (b)所示之電路的動作。當未圖示 之字元線成爲致能狀態，而選擇記億單元時，則在位元線 組B L，¥1會出現微小的電位差。接著，感測放大器驅 動線/SAN則會自l/2Vcc (相當於內部電源電壓 之大約一半的電壓）下降到Vss (接地電位）。但是由 於上述的理由，/SAN無法高速地下降。接著，列選擇 線CSL會自Vs s上升到Vc c而進行列的選擇》同時 本紙張尺度通用中國國家揉準（CNS) A4規格{ 210X297公釐） ----------袁--- (請先閱讀背面之注意事項再填寫本頁) 訂 -5 - 經濟部中央標率局—工消费合作社印製 4 2 17 4-^ A7 _B7_五、發明説明（3 ) ，：MO S電晶體Q 5會被驅動|而感測放大器會高速地被 驅動。結果，藉由MOS電晶體Q3 ，Q4的動作，微小 的電位差會被高速地放大，而B L或是11Γ的其中一者會 高速地被拉到V s s側。該被放大的電位差則經由列選擇 電晶體03 ，Q3被轉送到資料線組DQ，，藉由未 圖示的資料線放大電路等被轉換成邏輯振幅，而當作輸出 資料被讀取到晶片外部。此外，連接到由列選擇線C S L 所選擇之位元線以外的感測放大器，由於與圖1 0 ( a ) 同樣地，只藉由感測放大器驅動線/SAN而被驅動，因 此，與所選擇之位元線組相比較，會低速地被驅動。如上 所述，根據圖1 0 ( b )所示的電路，可以在不增加消耗 電力的狀態下達成高速化，而是爲了使只有相當於所選擇 之列的感測放大器會更高速地成爲致能狀態使然。 但是，很難將圖10 (b)所示之電路應用在圖3所 示之動態型記億體。如圓3所示，將多個記憶單元陣列 C e 1 1配置在行方向，當藉由共同的列解碼電路C/D .，經由共同的列選擇線C S L而進行列選時，則成爲致能 狀態之感測放大器會加入靥於被選擇記億單元所存在之記 憶單元陣列Ce11的所有的感測放大器，而使連接在同 一個列選擇線C S L之所有的感測放大器成爲致能狀態。 亦即，排列成十字狀之感測放大.器群會同時成爲致能狀態 。因此，當利用圖1 0 ( b )之芯部周邊電路時’則必須 針對各記億單元陣列Ce 1 1配置列解碼電路C/D。而 此會導致晶片面積增大。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾率（CNS ) A4規格（210 X 297公釐） -6 - 42 1 ίάΖ 經濟部中央標準局員工消費合作社印裝 Α7 _Β7_五、發明説明（4 ) (本發明所要解決的問題） 如上所述，在習知之半導體記億裝置中，當要不增加 消耗電力而達成高速化’而利用圖1〇(b)的電路構成 時，則必須要獨立地驅動列選擇線C S L ’不可能藉由列 解碼電路驅動共同的c S L。在此，爲了要對分割在各記 億單元陣:列之各列選擇線C S L獨立地進行驅動，則必須 要設置獨立的驅動電路乃至於獨立的列解碼電路。結果’ 會導致晶片面積的增加。 本發明爲了要解決上述缺點，其目的在於提供一種不 增加晶片面積，不增加消耗電力，即能夠達成高速化的半 導體記憶裝置^ (解決問題的手段） 爲了要解決上述問題，本發明之半導體記憶裝置，其 特徵在於備有： 由將多個記憶單元配置成行列狀，而存在於同一列的 上述記憶單元藉由同一個位元線組而連接構成之記憶單元 陣列，以及將分別連接到上述位元線組之多個列選擇電晶 體與分別連接到上述位元線組之多個感測放大電路配置成 列狀而構成之芯部周邊電路（S/A) ， （1)等多個交 互配置而構成之記憶單元區塊： 跨越上述多個記憶單元陣列而延伸存在，而與上述位 元線組呈平行配列，對存在於同一列之多個上述列選擇電 本紙浪尺度適用中國國家標準（CNS ) A4規格{ 210X297公釐) 1裝 II 訂r (請先閲讀背面之注意事項再填寫本頁) -7 - 421742 經濟部中央樣準局員工消费合作社印製 A7 _B7_五、發明説明（5 ) 晶體進行選擇驅動之多個列選擇線； 根據自外部所輸入之第1位址信號而選擇上述列選擇 線，且加以驅動之列選擇線選擇電路； 沿著上述芯部周邊電路而配設之多個第1以及第2感 測放大器驅動線· 根據自外部被輸入之第2位址信號而選擇上述第1以 及第2感測放大器驅動線'且加以驅動之感測放大器驅動 線選擇電路： 分別被配置在上述多個感測放大電路與上述第1感測 放大器驅動線之間的多個電阻元件’及； 分別被連接到上述多個感測放大電路與上述第2感測 放大器驅動線之間’而藉由上述列選擇線被驅動之多個感 測放大至動電晶體。 (作用） 當利用本發明所提供之手段時’由於特別選擇線跨越 多個記億單元陣列而延伸配置’因此可由多個記憶單元陣 * 列共同列選擇線選擇電路’對於減少晶片面積有所貢獻。 又，針對各感測放大器，被連接在感測放大器之驅動 端子與第2感測放大器驅動線之間的感測放大主動電晶體 ，由於是由列選擇線所驅動’而只將位在選擇記憶單元所 屬之記憶單元陣列的第2感測放大器驅動線選擇性地設定 在感測放大驅動時的位準’藉此可以特別只將行以及列之 特定被選擇之記憶單元所屬的感測放大器高速地使之成爲 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家標準·（ CNS ) A4規格（210X297公釐） 421742 A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明（6 ) 致能狀態。同時，第1感測放大器驅動線藉著只將易於被 選擇記憶單元所屬之記億單元陣列者選擇性地設定在感測 放大驅動時之位準，對於位在被選擇記億單元所饜之記億 ’單元陣列中的感測放大器’除了被高速致能化者以外，其 他則是以通常的速度成爲致能狀態。 第1感測放大器驅動線，由於必須要使1個行單位之 感測放大器同時成爲致能（enable)狀態’因此寄生電容 比較大•但是第2感測放大器驅動線’由於只是使用列選 擇線所選擇之感測放大器成爲致能狀態’因此寄生電容比 較小。感測放大器驅動線選擇電路乃將感測放大器驅動線 分成第1以及第2獨立地加以驅動1由於電阻元件，在各 感測放大器乃分別被連接在第1感測放大器驅動線與感測 放大器之驅動端子之間，因此第2感測放大器驅動線的電 容較第1感測放大器驅動線爲小，因而可以高速地驅動第 2感測放大器驅動線。 (實施例） 以下請參照圖面來說明本發明之半導體記億裝置。本 發明當然可以應用在各種的半導體裝置（S R ， EPROM，MROM等），但是如後述般，爲了要適用 在D R A Μ，以下乃以D R A Μ爲例加以說明。 圖1係表只取出本發明之主要部分的電路圖。本發明 係由芯部周邊電路1 ，列選擇電路2，資料線放大電路3 ，/SAN驅動電路4，/DSSA驅動電路5等所構成 ----------裝— (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用t國國家標準（CNS ) A4規格ί 210X297公釐） 9 42 174 2 A7 A7 B7 經濟部中央榇準局員工消费合作社印裝 五、發明説明（7 ) 。芯部固邊電路1 ’其中被連接到連接有未圖示之動態型 記憶單元之位元線組BL ’ 的感測放大器’則是由將 Ν通道型MO S電晶體Q 1，Q 2的閘極’汲極互相連接 ，而將源極共同連接到感測放大器驅動端子6而構成。列 選擇電路係由Ν通道MOS電晶體Q3 ’ Q4所構成’ MO S電晶體Q 3被連接到位元線B L與資料線D Q之間 ，而Μ 0 . S電晶體Q 4則被連接到位元線"FIT與資料線 之間，2個列選擇電晶體的閘極則被共同連接到列選 擇線C S L。感測放大器驅動端子6，則是藉由其閘極被 連接到V c c之Ν通道型MO S電晶體Q 6而被連接到第： 1感測放大器糎動線/SAN ’同時’藉由其閘極被連接 到列選擇線C S L之Ν通道型MO S電晶體Q 5而被連接 到第2感測放大器驅動線/DSSA °M0S電晶體Q6 則當作電阻元件來使用。列選擇電路2則是根據自外部所 輸入之列位址信號C，A d d而選擇性地驅動列選擇線 CSL »資料線放大電路3則將資料線DQ，之微小 的電位差放大到邏輯振幅爲止。而由/S A N驅動電路4 與/D S S A驅動電路5 —起構成感測放大器驅動線選擇 電路，根據自外部所輸入之行位址R，A d d同時但是獨 立地驅動/SAN’/DSSA。 接著則說明圖1所示之電路的歎4。當未圖示之字元 線成爲致能狀態而選擇記憶單元時’則在位元線組B L · 11Γ會出現微小的電位差。接著’第1 ，第2感測放#器 驅動線/SAN以及/DSSA會自l/2Vcc (相當 .裝— (請先W讀背面之注_項再填寫本頁) 訂 本纸張尺度通用t國國家榡準（CNS ) Α4規格（210 X297公釐〉 經濟部中央標準局負工消費合作社印製 4 2 17 42 A7 _B7_五、發明説明（8 ) 於內部電源電壓之大約一半的電壓）下降到V s s (接地 電位）。於是，藉由MOS電晶體Q3’Q4的動作，微 小的電位差會被放大，而B L或是之其中一者會被拉 到V s s側。在此，當所選擇之列選擇線C S L上升到 Η*位準時，則MO S電晶體Q 5會導通，只有連接到該 C S L之感測放大器會選擇性地高速地被成爲致能狀態。 該被放大之電位差，則經由列選擇電晶體<3 3 ’ Q4被轉 送到資料線組D Q，πι，而藉由資料線放大電路3等被 轉換成邏輯振幅，而當作輸出資料被讀取到晶片外部。 此外，由/S AN驅動電路4與/D S S Α驅動電路 5構成感測放大器驅動線選擇電路，根據自外部所輸入之 行位址R。Add，可同時但是獨立地驅動/SAN，/ D S S A，但是由於/SAN必須要使1個行單位之感測 放大器同時成爲致能狀態，因此其寄生電容比較大，而 /D S SA，由於只需要使由C S L所選擇之感測放大器 成爲致能狀態，因此寄生電容比較小。感測放大器驅動線 選擇電路4，5，乃將感測放大器驅動線分成第1以及第 2來獨立地驅動，但是由於作爲電阻元件之MO S電晶體 Q6 *係針對各感測放大器分別被連接在/S AN與感測 放大器之驅動端子6之間1因此，/D S S A之電容較/ SAN爲小，而能夠高速地驅動/DSSA » 接著則參照圖2 —圖9來說明適用在本發明之6 4M 位元DRAM的實施例。 圖2係表本發明之DRAM的概略構造圖。總記億容 本紙張尺度適用尹國國家楯準（CNS ) A4規格ΰϊόχ 297公釐) " (請先Ε讀背面之注意事項再填寫本頁) 裝· 訂 J p 1 7 /! '件1·第私113359號專利申請案 '^ 中文說明書修正頁 A7 B7

民國89 P

經濟部智慧財1局員工消費合作社印製 五、發明説明（9 ) 量假設爲6 4M位元DRAM。在半導體晶片9則配置有 由4個1 6M位元的記憶單元與附隨在此之感測放大器， 解碼器等之芯部周邊電路所構成之芯區塊（core block) CB〇，CB1，CB2，CB3* 在 CB〇 與 CB1 之 間以及C B 2與C B 3之間則分別配置有用於產生字元線 之昇壓電位Vpp的Vpp產生電’路Vpp pump· 在各芯區塊C B之資料輸出部則分別配置資料多工電路 MOX以及資料緩衝電路D I B »又，在各芯區塊的附近 則分別配置有用於儲存列冗餘電路（redundant circuit )之置換資料的保護陣列CFUSE。在CB0與CB1 之間則配置有用於產生l/2Vc c等之中間電位之參照 電位的參照電位產生電路VREF，而在CB2與CB3 之間則配置有在切入電源時，產生使晶片內部進行初始化 處理之初始化信號之電源切入重置（ power on reset)電 φ 路PWRON »在CB0與CB2之間則依序配置基板電 位產生電路SSB，資料输出入緩衝器I/O buffer以 及對應於資料輸入寬度選擇P a d的I 0資料多工電路 XIMUX，在CB1與CB3之間則依序配置有自我更 新控制電路Self refresh*位址緩衝器Address buffer ，行方向控制電路RAS series，資料控制電路D C »又， 在晶片9的中心部則分別配置有列部分解碼電路C P D， 位址遷移檢測電路ATD，行部分解碼電路RPD，以及 列位址切換電路ASD。 接著，圖3則表示1 6M芯區塊C B的構成。將3 2 -----—L ' : .s »nl ----- I UK ::- - - - m ^^^1 ^^^1 ^^^1 (請先聞請背面之注意事項再填f本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -12 - 經濟部中央標準局員工消費合作社印裂 42174 2 - A7 B7 _五、發明説明（10) 個記憶單元陣列Ce11與33個芯部周邊電路5/#等 多個交互地配置而構成記億單元區塊’在其一端則配置列 解碼電路C/D，而多條列選擇線CSL·則被配列在列方 向，藉由列解碼電路C/D被選擇驅動。列選擇線C S L 則將選擇信號供給到屬於同—行之各行的芯部周邊電路S /A。更詳細地說，列選擇線係被應用在驅動感測放大電 路以及列.閘（column gate)電路上。記憶單兀區塊則成爲 上下組而構成10M芯區塊CB ’在兩者之間則分別配置 有對應於各記億單元陣列之行解碼電路（藉由內部行位址 信號選擇性地驅動字元線WL) R/D ’行解碼電路之驅 動信號供給電路WD R V以及用於儲存行冗餘電路置換資 料的RFUSE，此外則分別配置資料線放大電路DQB ，區塊控制電路B C <又，在芯區塊C B的周邊部則分別 配置有對應於各芯部周邊電路之P通道型感測放大器驅動 電路P S A D。 係表由2個芯部周邊電路S/A所挾著之記憶單 元陣列C e 1 1的構成。各感測放大電路1 〇則形成爲分 別連接有2對之位元線組BLL ’ B L L'以及B L· R ’ B L R之共用（shared)感測放大器構造°如圖4所示’ 藉著每2個感測放大器爲一組，而配列成鋸齒狀而構成記 憶單元陣列》在各位元線則連接有由電晶體以及電容器所 構成之動態型記憶單元MC。在記億單元MC中’屬於同 一列者會被連接到同一位元線組，而麕於同一行者則被連 接到同一個字元線WL。字元線WL則如上所述，係藉由 本紙張尺度適用中國國家標牟（CNS ) A4说格（210X297公釐） ---------- ^------ΪΤ------〆， (請先閲讀背面之注意事項再填寫本頁) -13 - 經濟部中央標準局員工消費合作杜印製 4 2 17 4-2 A7 _B7___五、發明説明（U) 行解碼電路R/D所選擇驅動°行解碼電路至少包含可藉 由P通道型電晶體將字元線充電到'Η 〃位準的字元線驅 1 動電路，而其驅動源則使用驅動信號供給電路WDRV， 電源則使用能夠產生昇壓電位V Ρ Ρ的V ρ ρ產生電路 V p p p a m ρ。 撞著，圖5則表示圖4之感測放大電路1 〇的詳細內 容》位元線組B L，ΠΓ則分別經由藉由信號線T L被驅 動之Ν通道MOS電晶體Q9，Q10被連接到左側位元 線組B L L，B L L，經由藉由信號線TR被驅動之Ν通 道MO S電晶髖Q 1 1 ，Q 1 8分別被連接到右側位元線 組B R，B R L。在位元線組B L，ΠΓ則連接有由Ν通 道MOS電晶體Ql ，Q2所構成的Ν通道型感測放大器 以及由Ρ通道MOS電晶體Q7，Q8所構成之Ρ通道型 感測放大器。Ν通道型感測放大器之驅動端子6則是藉由 由列選擇線C S L所驅動之MO S電晶體Q 5被連接到 /DSSA，更者，則藉由閘極被連接到Vc c而當作電 阻元件使用之MOS電晶體Q6而被連接到/SAN ^ P 通道型感測放大器之驅動端子11則被連接到p通道型感 測放大器驅動信號號SAP。更者’位元線BL ’ B L則 經由藉由列選擇線CSL所驅動之MOS電晶體Q3 ’ Q4分別連接到資料線DQ，ϋΐ，資料線D Q ’ D Q上 之微小的電位差，則藉由上述資料線放大電路D Q Β被放 大到邏輯振幅爲止。在左側位元線B L L ’ B L L則連接 有由藉由EQL信號線所驅動之MOS電晶體Q1 3 ’ 冢紙張尺度適用令國國家標準（CNS ) A4規格（2丨Ο X 297公釐） —---------^— <請先M讀背面之注意事項再填寫本頁) 訂 -14 - 4 2 1 (ΑΊ 經濟部中央標隼局員工消費合作社印策 A7 _B7__五 '發明説明（12 ) Q 1 4，Q 1 5所構成之等化（equalize)電路，而在等 化期間內，將被供給有1/2V c c之VB L線與左側位 元線組予以連接。又，在右側位元線組B L R，BLR則 連接有由藉由E Q R信號線而被驅動之MO S電晶體 Q16 *Q17，Q18所構成的等化電路，在等化期間 內，則將被供給有l/2Vc c之VBL線與右側位元線 組予以連.接。 接著則說明圖3—圓5所示之感測放大電路10的動 作。被選擇記億單元則假設被連接到左側位元線組。T L 成爲位準，M〇S電晶體Q9 ’ Q1 0則導通’而 使左側位元線組與位元線組達成連接11 TR成爲位 準，則MOS電晶體Q1 1 ，Q1 2成爲不導通狀態，而 將右側位元線組與位元線組切離*又'EQL·則自'Η' 位準下降到位準而解除等化動作。接著，當字元線 WL成爲致能狀態，而選擇動態型記憶單元MC時，則在 位元線組B L * ΐ~ΙΓ會出現微小的電位差。接著’第1 ’ 第2感測放大器驅動線/SAN以及/D S SA則會自1 /2 V c c (相當於內部電源電壓之大約一半的電壓）下 降到Vss (接地電位）。於是，藉由MOS電晶體Q3 ，Q4的動作，微小的電位差會被放大，BL或是之 其中一者會被拉到V s s側》在此，當所選擇之列選擇線 CSL成爲位準時，則MOS電晶體Q5會導通， 而只有連接在該c S L的感測放大器會選擇性高速地成爲 致能狀態。該被放大的電位差，則經由列選擇電晶體Q 3 本紙張尺度適用中國國家標準（CNS ) Α4说格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局貝工消費合作社印裝 42174.2 A7 _B7_____五、發明説明（U ) ，Q4被轉送到資料線組DQ，’藉由資料線放大電 路3等被轉換成邏輯振幅，而當作輸出資料被讀取到晶片 外部》又，藉著與Ν通道型感測放大器的動作平行’使Ρ 通道型感測放大器SAP自l/2Vcc上升到Vcc ’ -而將位元線組之微小的電位差予以放大*而B L·或是B L 之其中一者會被拉到V c c »結果，當經過一定的時間後 ，左側位元線組，位元線組均被放大到V c c/V s s之 邏輯振幅爲止。此外，雖然/SAN，/D S SA同將但 是獨立地被驅動，但是由於/SAN必須使1個行單位之 感測放大器同時成爲致能狀態，因此其寄生電容比較大， 而/D S SA ·由於只需要使由C S L所選擇之感測放大 器成爲致能狀態，因此寄生電容比較小。後述的感測放大 器驅動線選擇電路，乃將感測放大器驅動線分成第1以及 第2獨立地加以驅動，但是由於作爲電阻元件之MO S電 晶體Q 6，會在各感測放大器，分別被連接在/S AN與 感測放大器之驅動端子6之間·因此，/DS SA的電容 較/SAN爲小，而能夠高速地驅動/DSSA · 以上雖然是只表示在左側位元線組連接被選擇記億單 元的情形，但是在右側位元線組連接被選擇記億單元的情 形也幾乎相同，因此省略其說明。 圖6係表示感測放大器驅動線選擇電路的詳細內容。 爲了要高速地驅動感測放大器，驅動用電晶體必須要儘可 能地提高驅動能力，且爲了要在晶片上實現，則必須要有 寬廣的領域。圖6所示之感測放大器驅動線選擇電路是一 本紙張尺度逋用中國國家標準"TcNS ) A4说格（210X297公釐^ ^1T (請先閲讀背面之注意事項再填寫本頁) -16 - 4 21 7 4 2 經濟部中央標隼局員工消费合作社印裝 A7 B7五、發明説明（14) 分散配置驅動用電晶體而構成者。驅動電路1 3被分割爲 多個，而分別包括一對可將/SAN，/D S SA驅動成 接地位準之N通道MO S電晶體。各驅動用MO S電晶體 ，則根據同一個控制信號線S E L驅動其閘極。/ S A N ，/DSSA則分別藉由MOS電晶體Q1 9 ，Q20被 連接到成爲l/2Vc c之位準的端子。控制信號SEL 則是藉由反相電路1 5使根據行位址R · A d d而產生選 擇信號之解碼電路1 6發生反轉而產生者》MO S電晶體 <31 9，Q20則藉由SEL與反轉的信號而被驅動》列 解碼電路C/D則根據列位址C · Ad d來驅動列選擇線 C S L。1 4係用於輔助驅動電容經常變大的/S AN的 輔助電晶體。19係表將這些整合表示的驅動控制電路。 如此般，藉著分散地配置驅動用電晶體，可以達成與設置 實質上驅動能力大之MO S電晶體同樣的效果，而只增加 些微的晶片面積，即能夠高速地驅動感測放大器驅動線。 接著，請參照圖7來說明設置驅動用電晶體領域1 3 的位置《圖7係表由2個芯部周邊電路S/A所挟持之記 憶單元陣列Ce 1 1的圖案配置。記億單元陣列Ce 1 1 則在列方向被區分成16個記憶單元領域，而在各記憶單 元領域MCA之間則挾著TAP領域TA。字元線WL雖 然是跨越全部的記憶單元領域而延伸存在，但是則平行地 配設有用於構成記億單元之電晶體之閘極的多矽配線1 8 與用於補償高電阻之低電阻的金靥配線1 7，且在TAP 領域中將兩者加以連接。ΤΑ P領域也被稱爲分流（ 本紙張尺度適用中國國家標牟（CNS ) Α4規格（210X2^7公釐） ~ — •參IT (請先閲讀背面之注意事項再填寫本頁) -17 - 2 4 經濟部智慧財產局員工消費合作社印製 U4 2 、 A7 ，何-- --£z_Π_，:充五、發明説明（15 ) shunt )領域*感測放大電路1 〇則被配置在位在記憶單 元領域MCA之左右兩側的感測放大領域SA。在感測放 大器之間的領域則分別配置驅動用電晶體1 3。如此般， 藉著在鄰接於T A P領域之感測放大器間領域分散地配置 驅動用電晶體，除了可以將晶片面稂的增加抑制到最小限 度外•也能夠高速地驅動感測放大器驅動線。 在圖8以及圖9則表示圖7之領域21之圖案的詳細 內容•表示2個位元線組之N通道型感測放大器與鼷動用 MOS電晶體Q21 ，Q22。圖中，31係表1層多砂 ，3 2係表2層多矽，3 3係表金羼配線層*如圖所示* MOS電晶體Q1與Q4，Q2與Q3分別被連接（源極 ，汲極之其中一者被共通化）。又，MOS電晶體Q1與 Q 2，其中行源極領域當作驅動端子6被共通化》當如此 配置時|藉著連接列選擇電晶體與構成感測放大器之電晶 體而加以配置，可以跨越多個位元線組而連績地配置·結 果能夠大幅地縮小感測放大領域的面積。 又，在申請專利範圍之各構成要件中所記載之圖面參 考符號，只是爲了要容易了解本發明而已，並非是要將本 發明之技術範圍限定在圖面所示的實施例。 圖面之簡單說明： 圖1係表本發明之主要部分的電路圓。 圖2係表本發明之實施例之半導體記憶裝置的平面圖 (請先閲讀背面之注意事項再填哀本買) 本紙張尺度適用中國國家標率{ CNS ) A4规格（210X297公釐） -18 - A7 B7

經濟部智慧財產局員工消費合作社印製 五、發明説明（1〇 圖 3 係 詳 細 地 表 示 圖 2 之 主 要 部 分 的 平 面 圖 〇 圖 4 係 更 詳 細 地 表 示 圖 3 之 主 要 部 分 的 電 路 構 成 圖。 圖 5 係 更 詳 細 地 表 示 圖 4 之 主 要 部 分 的 電 路 圖 〇 圖 6 係 詳 細 細 地 表 示 圖 3 之 主 要 部 分 的 電 路 圊 〇 圓 7 係 表 圖 6 之 圖 案 配 置 的 平 面 圖 〇 圖 8 係 詳 細 地 表 示 圖 7 之 主 要 部 分 的 平 面 圖 〇 圖 9 係 更 詳 細 地 表 示 圖 7 之 主 要 部 分 的 平 面 圖 〇 圖 1 0 係 表 習 知 半 導 體 記 億 裝 置 之 心 部 周 邊 電 路 的電 路 圖 0 1 芯 部 周 邊 電 路 2 列 解碼 電 路 3 資 料 線 放 大 電 路 4 / S A N 驅 動 電 路 5 / D S S A 驅 動 電 路 6 檢 測放 大 驅 動 端 子 Q Μ 0 S 電 晶 體 R • A d d 行 位 址 C • A d d 列 位 址 9 半 導 體 晶 片 1 0 感 測放 大 電 路 1 1 驅 動 端 子 1 3 驅 動 電 路 1 5 反 相 電 路 1 6 解 碼 電 路 1 7 金 靥 配 線 1 8 多 矽 配 線 1 4 / S A N 輔 助 電 晶 體 3 1 1 層 多 矽 3 2 2 層 多 矽 3 3 金 屬 配 線 層 III ^ ^I —1τ— 11 111^ . · (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） -19 -

Claims (1)

1. Cvl 經濟部智慧財產局員工湞費合作社印製 4

   、申請專利範圍 第84 1 1 3359專利申請案 中文申請專利範圈修正本 民國89年3月修正 1. 一種半導體記憶裝置’其特徵在於備有： 由將多個記億單元配置成行列狀，而存在於同一列的 上述記憶單元藉由同一個位元線組而連接構成之記億單元 陣列，以及將分別連接到上述位元線組之多個列選擇電晶 體與分別連接到上述位元線組之多個感測放大電路配置成 列狀而構成之芯部周邊電路（S/A) ，（1)等多個交 互配置而構成之記憶單元區塊； 跨越上述多個記憶單元陣列而延伸存在，而與上述位 元線組呈平行配列，對存在於同一列之多個上述列選擇電 晶體進行選擇驅動之多個列選擇線（CSL); 根據自外部所输入之第1位址信號而選擇上述列選擇 線，且加以驅動之列選擇線選擇電路（2); 沿著上述芯部周邊電路而配設之多個第1以及第2感 測放大器驅動線（/SAN) ，( / D S S A )； 根據自外部被輸入之第2位址信號而選擇上述第1以 及第2感測放大器驅動線，且加以驅動之感測放大器驅動 線選擇電路（4，5); 分別被配置在上述多個感測放大電路與上述第1感測 放大器糎動線之間的多個電阻元件（Q 6 )及： 分別被連接到上述多個感測放大電路與上述第2感測 放大器驅動線之間，而藉由上述列選擇線被驅動之多個感 {請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2 A8B8C8D8 六、申請_範圍 測放大電晶體（Q 5 )。 約！ 2丨.:.¾]申請專利範圍第1項之半導體記憶裝置，上述 ;戀1 電阻元係一在閘極外加一定之電位的MO S電晶體。 3. 如申請專利範圍第1項之半導體記憶裝置，上述 芯部周邊電路係由鄰接的2個記憶單元陣列所共用》 4. 如申請專利範圍第1項之半導體記憶裝置’上述 感測放大器驅動線選擇電路乃將多個驅動用MO S電晶體 予以分散配置。 5 .如申請專利範圍第1項之半導體記億裝置，上述 感測放大器驅動線選擇電路之驅動能力，其中第1感測放 大器驅動線的驅動能力較第2感測放大器驅動線爲高β — illl — ΙΙΊ. I - H - I ! - - - - - - - - - I - - -I 一6Jilllllj^ ' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -2 -