KR100197764B1 - 반도체 기억장치 - Google Patents

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니시무로 타이죠
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Abstract

본 발명의 반도체 기억장치는 메모리셀 어레이와, 열선택 트랜지스터 및 센스앰프회로를 열형태로 배치하여 구성한 코어부 주변회로를 복수개 교대로 배치하여 구성한 메모리셀 블록, 복수의 메모리셀 어레이에 걸쳐 연장한 복수의 열선택선(CSL), 열선택선 선택회로(2), 코어부 주변회로에 걸쳐 배열설치된 제1 및 제2센스앰프 구동선(/SAN, /DSSA), 이를 구동하는 센스엠프 구동선 선택회로(4, 5), 저항소자(Q6) 및, 센스앰프회로와 제2센스앰프 구동선(/DSSA)의 사이에 접속되고 열선택선(CSL)에 의해 구동되는 센스앰프 활성화 트랜지스터(Q5)를 구비한다.
본 발명을 이용함으로써 칩 면적을 증대시키지 않고, 소비전력을 증대시키지 않으면서 고속화를 달성한 반도체 기억장치를 제공할 수 있다.

Description

반도체 기억장치
제1도는 본 발명의 주요부를 나타낸 회로도.
제2도는 본 발명의 실시예의 반도체 기억장치를 나타낸 평면도.
제3도는 제2도의 주요부를 상세히 나타낸 평면도.
제4도는 제3도의 주요부를 더욱 상세히 나타낸 회로도.
제5도는 제4도의 주요부를 더욱 상세히 나타낸 회로도.
제6도는 제3도의 주요부를 상세히 나타낸 회로도.
제7도는 제6도의 패턴배치를 나타낸 평면도.
제8도는 제7도의 주요부를 상세히 나타낸 평면도.
제9도는 제7도의 주요부를 더욱 상세히 나타낸 평면도.
제10도는 종래의 반도체 기억장치의 코어부 주변회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 코어부 주변회로 2 : 열디코더회로
3 : 데이터선 증폭회로 4 : /SAN 구동회로
5 : /DSSA 구동회로 6 : 센스엠프 구동단자
Q : MOS트랜지스터 R.Add : 행어드레스
C.Add : 열어드레스
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로, 특히 소비전력을 증대시키지 않고서 억세스 타임을 단축한 다이나믹형 메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 반도체 기억장치의 코어부 주변회로를 제10도(a)에 나타냈다. 도시하지 않은 다이나믹형 메모리셀이 접속된 비트선쌍(BL, /BL)에 접속된 센스 앰프는 N채널 MOS트랜지스터(Q1, Q2)의 게이트, 드레인을 각각 상호 접속하고, 소스를 센스앰프 구동신호선(/SAN)에 공통 접속하여 이루어진다. 열선택회로는 N채널 MOS트랜지스터(Q3, Q4)로부터 구성되어 MOS트랜지스터(Q3)는 비트선(BL)과 데이터선(DQ)의 사이에, MOS트랜지스터(Q4)는 비트선(/BL)과 데이터선(/DQ)의 사이에 각각 접속되고, 양 열선택 트랜지스터의 게이트는 열선택선(CSL)에 공통 접속되어 있다.
이어서, 제10도(a)에 나타낸 회로의 동작을 설명한다. 도시하지 않은 워드선이 활성화 되어 메모리셀이 선택되면, 비트선쌍(BL, /BL)에는 미소한 전위차가 나타난다. 이어서, 센스앰프 구동선(/SAN)은 1/2Vcc(내부 전원전압의 약 1/2의 전압에 상당한다)에서 Vss(접지전압)로 하락한다. 그러면, MOS트랜지스터(Q3, Q4)의 동작에 의해 미소한 전위차가 증폭되어 BL 또는 /BL의 한쪽이 보다 Vss 측으로 끌린다. 이 증폭된 전위차가 열선택 트랜지스터(Q3, Q4)를 매개로 데이터선쌍(DQ,, /DQ)으로 전송되고, 도시하지 않은 데이터선 증폭회로 등에 의해 논리진폭으로 변환되어 출력데이터로서 칩외부로 독출된다.
그러나, 제10도(a)에 나타낸 회로에 의해서는 충분히 억세스타임을 단축하는 것이 곤란하다. 그 이유를 이하에 기술한다. 제10도(a)에 있어서는 간단하게 하기 위하여 비트선쌍을 일부분만 나타냈지만, 실제로는 수백쌍의 비트선쌍이 동일의 센스엠프 구동선(/SAN)에 의해 구동된다. 이 때문에, 구동능력이 높은 MOS트랜지스터를 더해도 센스엠프 구동선(/SAN)을 고속으로 구동하는 것은 곤란 했었다. 이것이 종래의 다이나믹형 메모리에서 고속화를 막는 하나의 요인으로 되었었다.
이상의 문제를 해결하기 위하여 제10도(b)에 나타낸 코어부 주변회로가 개발되었다. 이는 제10도(a)의 회로에 더하여 센스앰프의 공통 소스단자와 접지전위의 사이에 게이트가 열선택선(CSL)에 의해 구동되는 MOS트랜지스터(Q5)를 접속하고, 더욱이 공통 소스단자와 센스앰프 구동선(/SAN)의 사이에 게이트가 Vcc(내부 전원전위)로 접속된 저항소자로서의 MOS트랜지스터(Q6)를 접속한 것이다.
이어서, 제10도(b)에 나타낸 회로의 동작을 설명한다. 도시하지 않은 워드선이 활성화 되어 메모리셀이 선택되면, 비트선쌍(BL, /BL)에는 미소한 전위차가 나타난다. 이어서, 센스앰프 구동선(/SAN)은 1/2Vcc(내부 전원전압의 약 1/2의 전압에 상당한다)에서 Vss(접지전위)로 하락한다. 그러나, 상기한 이유 때문에 고속으로는 /SAN을 하락하지 않는다. 이어서, 열선택선(CSL)이 Vss에서 Vcc로 상승열의 선택이 행해진다. 동시에, MOS트랜지스터(Q5)가 구동되어 센스앰프가 고속으로 구동된다. 이 결과, MOS트랜지스터(Q3, Q4)의 동작에 의해 미소한 전위차가 고속으로 증폭되어 BL 또는 /BL의 한쪽이 보다 Vss 측에 고속으로 끌린다. 이 증폭된 전위차가 열선택 트랜지스터(Q3, Q4)를 매개로 데이터선쌍(DQ, /DQ)에 전송되고, 도시하지 않은 데이터선 증폭회로 등에 의해 논리진폭으로 변환되어 출력 데이터로써 칩 외부로 독출된다. 더욱이, 열선택선(CSL)에 의해 선택된 비트선쌍 이외에 접속된 센스앰프는 제10도(a)와 마찬가지로 센스앰프 구동선(/SAN)에 의해서만 구동되기 때문에 선택된 비트선쌍과 비교하여 저속으로 구동된다. 이상 설명한 바와 같이, 제10도(b)에 나타낸 회로에 의하면, 소비전력을 증가시키지 않고 고속화를 달성하는 것이 가능하게 된다. 이는, 선택된 열에 상당하는 센스앰프만을 보다 고속으로 활성화 하기 위해서이다.
그렇지만, 제10도(b)에 나타낸 회로를 제3도에 나타낸 바와 같은 다이나믹형 메모리에 이용하는 것은 곤란하다. 제3도에 나타낸 바와 같이, 복수의 메모리셀 어레이(Cell)를 행방향으로 배치하고, 공통의 열디코더회로(C/D)에 의해 공통의 열선택선(CSL)을 매개로 열선택을 행하는 경우, 활성화되는 센스앰프는 피선택 메모리셀이 존재하는 메모리셀 어레이(Cell)에 속하는 센스앰프 모두에 더하여 동일열선택선(CSL)에 접속된 모든 센스앰프가 활성화 되 버린다. 즉, 십자형태로 늘어선 센스앰프군이 동시에 활성화 되 버리는 것이다. 따라서, 제10도(b)의 코어부 주변 회로를 이용하는 경우에는 각 메모리셀 어레이(Cell)마다 열디코더회로(C/D)를 배치할 필요가 있다. 이는, 칩 면적의 증대로 이어진다.
이상 설명한 바와 같이, 종래의 반도체 기억장치에 있어서 소비전력을 증대시키지 않고 고속화를 달성하려고 제10도(b)의 회로구성을 이용하면, 열선택선(CSL)을 독립하여 구동할 필요가 생기고, 열디코더회로에 의해 공통의 C니을 구동하는 것은 불가능하다. 여기서, 각 메모리셀 어레이마다 분할한 각 열선택선(CSL)을 독립하여 구동하기 위해서는 독립의 구동회로 내지 독립의 열디코더회로(C/D)가 필요로 된다. 이 결과, 칩 면적의 증대로 이어진다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 칩 면적을 증대시키지 않고, 소비전력을 증대시키지 않으면서 고속화를 달성한 반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 복수의 메모리셀을 행렬 형태로 배치하여 동일열에 존재하는 메모리셀을 동일의 비트선쌍에서 접속하여 구성한 메모리셀 어레이와, 비트선쌍에 각각 접속된 복수의 열선택 트랜지스터 및 비트선쌍에 각각 접속된 복수의 센스앰프회로를 열형태로 배치하여 구성한 코어부 주변회로를 복수개 교대로 배치하여 구성한 메모리셀 블록, 복수의 메모리셀 어레이에 걸쳐 연장하여 상기 비트선쌍과 평행하게 배열설치되어 동일열에 존재하는 복수의 상기 열선택 트랜지스터를 선택 구동하는 복수의 열선택선, 열선택선을 외부로부터 입력된 제1어드레스 신호에 기초하여 열선택선을 선택하여 이를 구동하는 열선택선 선택회로, 코어부 주변회로에 걸쳐 배열설치된 각각 복수의 제1 및 제2센스앰프 구동선, 외부로부터 입력된 제2어드레스 신호에 기초하여 제1 및 제2센스앰프 구동선을 선택하여 이를 구동하는 센스앰프 구동선 선택회로, 복수의 센스앰프회로와 제1센스앰프 구동선의 사이에 각각 배치된 복수의 저항소자 및, 복수의 센스앰프회로와 제2센스앰프 구동선의 사이에 각각 접속되어 열선택선에 의해 구동되는 복수의 센스앰프 활성화 트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치를 제공한다.
[작용]
본 발명에서 제공하는 수단을 이용하면, 열선택선을 복수의 메모리셀 어레이에 걸쳐 연장하여 배치했기 때문에 열선택선 선택회로를 복수의 메모리셀 어레이에서 공용하는 것이 가능하게 되어 칩 면적의 삭감에 기여한다.
또한, 각 센스앰프마다 설치되어 센스앰프의 구동단자와 제2센스앰프 구동선의 사이에 접속된 센스앰프 활성화 트랜지스터는 열선택선에 의해 구동되기 때문에 피선택 메모리셀의 속하는 메모리셀 어레이에 있는 제2센스앰프 구동선만을 센스앰프 구동시의 레벨로 선택적으로 설정함으로써 형 및 열의 특정한 피선택 메모리셀의 속하는 센스앰프만을 특히 고속으로 활성화 시킬 수 있다. 동시에, 제1센스앰프 구동선은 피선택 메모리셀의 속하는 메로리셀 어레이에 속하는 것 만 센스앰프 구동시의 레벨로 선택적으로 설정함으로써 피선택 메모리셀의 속하는 메모리셀 어레이 중의 센스앰프에 있어서 고속으로 활성화 되는 것 이외는 통상의 속도에서 활성화 하는 것으로 된다. 이 결과, 소비전력을 증대시키는 것 없이 고속화를 달성하는 것이 가능하게 된다.
제1센스앰프 구동선은 1행분의 센스앰프를 동시에 활성화 시킬 필요가 있기 때문에 비교적 기생용량이 크다. 그렇지만, 제2센스앰프 구동선은 열선택선에 의해 선택된 센스앰프만을 활성화 시키기 때문에 비교적 기생용량이 작다. 센스앰프 구동선 선택회로는 센스앰프 구동선을 제1 및 제2로 나누어 독립하여 구동하지만, 저항소자가 각 센스앰프 마다 제1센스앰프 구동선과 센스앰프의 구동단자의 사이에 각각 접속되어 있기 때문에 제2센스앰프 구동선으로부터는 제1센스앰프 구동선이 비교적 큰 용량이 보여지지 않는다. 따라서, 제2센스앰프 구동선을 고속으로 구동시키는 것이 가능하다.
[실시예]
이하, 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
본 발명은 각종의 반도체 기억장치(SRAM, EPROM, MROM등)에 이용할 수 있는 것은 말할 것도 없지만, 후술한 바와 같이 DRAM에 최적의 구성을 위하여 이하, DRAM을 예를 들어 설명을 행한다.
제1도에 본 발명의 주요부만을 취출한 회로도를 나타냈다. 본 발명은 코어부 주변회로(1), 열선택회로(2), 데이터선 증폭회로93), /SAN 구동회로(4)와 /DSSA 구동회로(5) 등으로 구성된다. 코어부 주변회로(1)에서 도시하지 않은 다이나믹형 메모리셀이 접속된 비트선쌍(BL, /BL)에 접속된 센스앰프는 N채널 MOS트랜지스터(Q1, Q2)의 게이트, 드레인을 각각 상호 접속하고, 소스를 센스앰프 구동단자(6)에 공통 접속하여 이루어진다. 열선택회로는 N채널 MOS트랜지스터(Q3, Q4)로부터 구성되어 MOS트랜지스터(Q3)는 비트선(BL)가 데이터선(DQ)의 사이에 MOS트랜지스터(Q4)는 비트선(/BL)과 데이터선(/DQ)의 사이에 각각 접속되고, 양 열선택 트랜지스터의 게이트는 열선택선(CSL)에 공통 접속되어 있다. 센스앰프 구동단자(6)는 게이트가 Vcc에 접속된 N채널 MOS트랜지스터(Q6)에 의해 제1센스앰프 구동선인 /SAN에 접속되어 동시에 게이트가 열선택선(CSL)에 접속된 N채널 MOS트랜지스터(Q5)에 의해 제2센스앰프 구동선인 /DSSA에 접속되어 있다. MOS트린지스터(Q6)는 저항소자로서 작용한다. 열선택회로(2)는 외부로부터 입력되는 열어드레스 신호(C.Add)에 기초하여 열선택선(CSL)을 선택적으로 구동한다. 데이터선 증폭회로(3)는 데이터선(DQ, /DQ)의 미소한 전위차를 논리진폭까지 증폭한다. /SAN 구동회로(4)와 /DSSA 구동회로(5)는 나란히 센스앰프 구동선 선택회로를 구성하고, 외부로부터 입력된 행어드레스(R.Add)에 기초하여 /SAN, /DSSA를 동시에 그러나 독립으로 구동한다.
이어서, 제1도에 나타낸 회로의 동작을 설명한다. 도시하지 않은 워드선이 활성화 되어 메모리셀이 선택되면, 비트선쌍(BL, /BL)에는 미소한 전위차가 나타난다. 이어서, 제1, 제2센스앰프 구동선(/SAN, /DSSA)은 1/2Vcc(내부 전원전압의 약 1/2의 전압에 상당한다)에서 Vss(접지전압)로 하락한다. 그러면, MOS트랜지스터(Q3, Q4)의 동작에 의해 미소한 전위차가 증폭되고, BL 또는 /BL의 한쪽이 보다 Vss 측으로 끌린다. 여기서, 선택된 열선택선(CSL)이 H 레벨로 상승하면 MOS트랜지스터(Q5)가 도통하고, 해당 CSL에 접속된 센스앰프만이 선택적으로 보다 고속으로 활성화 된다. 이 증폭된 전위차가 열선택 트랜지스터(Q3, Q4)를 매개로 데이터선쌍(DQ, /DQ)에 전송되어 데이터선 증폭회로(3) 등에 의해 논리진폭으로 변환되어 출력데이터로서 칩 외부로 독출된다.
더욱이, /SAN 구동회로(4)와 /DSSA 구동회로(5)는 나란히 센스앰프 구동선 선택회로를 구성하고, 외부로부터 입력된 행어드레스(R.Add)에 기초하여 /SAN, /DSSA를 동시에 그러나 독립으로 구동하지만, /SAN은 1행분의 센스앰프를 동시에 활성화 시킬 필요가 있기 때문에 비교적 기생용량이 크며, /DSSA는 CSL에 의해 선택된 센스앰프만을 활성화 시키기 때문에 비교적 기생용량이 작다. 센스앰프 구동선 선택회로(4, 5)는 센스앰프 구동선을 제1 및 제2로 나누어 독립하여 구동하지만, 저항소자인 MOS트랜지스터(Q6)가 각 센스앰프마다 /SAN과 센스앰프의 구동단자(6)의 사이에 각각 접속되어 있기 때문에 /DSSA로부터는 /SAN의 비교적 큰 용량이 보여지지 않는다. 따라서, /DSSA를 고속으로 구동시키는 것이 가능하게 된다.
이어서, 본 발명의 64M비트 DRAM에 적용한 최적인 실시예를 제2도~제9도를 참조하여 설명한다.
제2도에 본 발명의 DRAM의 개략 구성도를 나타냈다. 총기억용량은 64M비트 DRAM을 판정하고 있다. 반도체 칩(9)에는 4개의 16M비트의 메모리셀과 이에 부수하는 센스앰프, 디코더 드의 코어부 주변회로로부터 구성되는 코러블럭(CB0, CB1, CB2, CB3)이 배치되어 있다. CB0와 CB1의 사이 및 CB2와 CB3의 사이에는 워드선의 승압전위(Vpp)를 발생시키는 Vpp 발생회로(VPP) Pump가 각각 배치되어 있다. 각 코어블럭(CB)의 데이터 출력부에는 데이터 멀티플렉서회로(MUX) 및 데이터 버퍼회로(DIB)가 각각 배치되어 있다. 또한, 각 코어블럭의 근방에는 열용장회로의 치환 데이터를 보호유지하는 퓨즈어레이(CFUSE)가 각각 배치되어 CB0와 CB1의 사이에는 1/2Vcc 등의 중간전위의 참조전위를 발생시키는 참조전위 발생회로(VREF)가 CB2와 CB3의 사이에는 전원투입시의 칩 내부의 초기화를 행하는 경우와 초기화 신호를 발생시키는 파워온 리세트회로(PWRON)가 각각 배치되어 있다. CB0와 CB2의 사이에는 기관전위 발생회로(SSB), 데이터 입출력 버퍼(I/O buffer) 및 Pad 데이터 출력폭에 따라 Pad를 선택하는 IO데이터 멀티플랙서회로(X1MUX)를 차례로 배치하고, CB1과 CB3의 사이에는 셀프리프레쉬 제어회로(Self refresh), 어드레스 버퍼(Adress buffer), 행계 제어회로(RAS series), 데이터 콘트롤회로(DC)가 차례로 배치되어 있다. 또한, 칩(9)의 중심부에는 열파셜 디코더히로(CPD), 어드레스 천이검출회로(ATD), 행파셜 디코더회로(RPD), 열어드레스 스위치회로(ASD)가 각각 배치되어 있다.
이어서, 제3도에 16M 코어블럭(CB)의 구성을 나타냈다. 32개의 메모리셀 어레이(Cell)와 33개의 코어부 주변회로(S/A)가 복수개 교대로 배치되어 메모리셀 블록을 구성하고, 그 일단에 열디코더회로(C/D)가 배치되어 있다. 열선택선(CSL)은 열방향으로 복수개 배열되어 열디코더회로(C/D)에 의해 선택 구동된다. 열선택선(CSL)은 동일열에 속하는 각 행의 코어부 주변회로(S/A)에 선택신호를 공급한다. 보다 상세하게는, 열선택선은 센스앰프회로의 부분활성 및 열게이트 회로의 구동에 이용된다. 메모리셀 블록은 상하 조로 되어 16M 코어블럭(CB)을 구성하고, 양자의 사이에는 각 메모리셀 어레이에 대응하는 행디코더회로(R/D: 내부 행어드레스 신호에 의해 선택적으로 워드선(WL)을 구동시킨다), 행디코더회로의 구동신호 공급회로(WDRV) 및 행용장회로 치환 데이터를 보호유지하는 RFUSE가 각각 배치되고, 또한 데이터선 증폭회로(DQB), 블록 제어회로(BC) 등이 각각 배치되어 있다. 또한, 코어블럭(CB)의 주변부에는 각 코어부 주변회로에 대응한 P채널형 센스앰프 구동회로(PSAD)가 각각 배치되어 있다.
제4도에 2개의 코어부 주변회로(S/A)에 끼워진 메모리셀 어레이(Cell)의 구성을 나타냈다. 각 센스앰프회로(10)에는 2쌍의 비트선쌍(BLL, /BLL, BLR, /BLR)이 각각 접속되어 있는 공용 센스앰프 구조를 하고 있으며, 제4도에 나타낸 바와 같이 2센스앰프마다 묶은 위에 교차시키는 형태로 배열함으로써 메모리셀 어레이를 구성하고 있다. 각 비트선에는 트랜지스터 및 캐패시터로 이루어진 다이나믹형 메모리셀(MC)이 접속되어 있다. 메모리셀(MC) 중 동일열에 속하는 것은 동일의 비트선쌍에, 동일행에 속하는 것은 동일의 워드선(WL)에 접속되어 있다. 워드선(WL)은 상술한 바와 같이 행디코더회로(R/D)에 의해 선택 구동된다. 행디코더회로는 적어도 P채널형 트랜지스터에 의해 H레벨로 워드선을 충전하는 워드선 구동회로를 포함하며, 그 구동원으로써 구동신호 공급회로(WDRV)가 이용되고, 그 전원으로써 승압전위(Vpp)를 발생시키는 Vpp 발생회로(VPP Pump)가 이용된다.
이어서, 제5도에 제4도에 있어서의 센스앰프회로(10)를 상세히 나타냈다. 비트선쌍(BL, /BL)은 신호선(TL)에 의해 구동되는 N채널 MOS트랜지스터(Q9, Q10)를 매개로 좌측 비트선쌍(BLL, /BLL)에 각각 접속되어 있으며, 신호선(TR)에 의해 구동되는 N채널 MOS트랜지스터(Q11, Q18)를 매개로 우측 비트선쌍(BLR, /BLR)에 각각 접속되어 있다. 비트선쌍(BL, /BL)에는 N채널 MOS트랜지스터(Q1, Q2)로부터 구성되는 N채널 센스앰프와 P채널 MOS트랜지스터(Q7, Q8)로부터 구성되는 P채널 센스앰프가 접속되어 있으며, N채널 센스앰프의 구동단자(6)는 열선택선(CSL)에 의해 구동되는 MOS트랜지스터(Q5)에 의해 /DSSA에 더욱이 게이트가 Vcc에 접속되어 저항소자로써 기능하는 MOS트랜지스터(Q6)D P의해 /SAN에 접속되어 있다. P채널 센스앰프의 구동단자(11)는 P채널 센스앰프 구동신호선(SAP)에 접속되어 있다. SAP는 상술한 P채널형 센스앰프 구동회로(PSAD)에 의해 구동된다. 더욱이, 비트선(BL, /BL)은 열선택선(CSL)에 의해 구동되는 MOS트랜지스터(Q3, A4)를 매개로 데이터선(DQ, /DQ)에 각각 접속되고, 데이터선(DQ, /DQ) 상의 미소한 전위차는 상술한 데이터선 증폭회로(DQB)에 의해 논리진폭까지 증폭된다. 좌측 비트선쌍(BLL, /BLL)에는 EQL 신호선에 의해 구동되는 MOS트랜지스터(Q13, Q14, Q15)로 이루어진 이퀄라이즈 회로가 접속되어 있으며, 1/2Vcc가 공급되는 VBL 선과 좌측 비트선쌍을 이퀄라이즈 기간중에 접속한다. 또한, 우측 비트선쌍(BLR, /BLR)에는 EQR 신호선에 의해 구동되는 MOS트랜지스터(Q16, Q17, Q18)로 이루어진 이퀄라이즈 회로가 접속되어 있으며, 1/2Vcc가 공급되는 VBL 선과 우측 비트선쌍으 이퀄라이즈 기간중에 접속한다.
이어서, 제3도~제5도에 나타낸 센스앰프회로(10)의 동작으 설명한다. 피선택 메모리셀이 좌측 비트선쌍에 접속되어 있는 것으로 판정한다. TL은 H레벨로 되고, MOS트랜지스터(Q9, Q10)는 도통하여 좌측 비트선쌍과 비트선쌍은 접속된다. TR은 L레벨로 되고, MOS트랜지스터(Q11, Q12)는 피도통으로 되어 우측 비트선쌍과 비트선쌍은 분리된다. 또한, EQL은 H레벨로부터 L레벨로 하락하는 이퀄라이즈 동작은 해제된다. 이어서 워드선(WL)이 활성화 되어 다이나믹형 메모리셀(MC)이 선택되면, 비트선쌍(BL, /BL)에는 미소한 전위차가 나타난다. 이어서, 제1, 제2센스앰프 구동선(/SAN, /DSSA)은 1/2Vcc(내부 전원전압의 약 1/2의 전압에 상당한다)에서 Vss(접지전위)로 하락한다. 그러면, MOS트랜지스터(Q3, Q4)의 동작에 의해 미소한 전위차가 증폭되고, BL 또는 /BL의 한쪽이 보다 Vss 측으로 끌린다. 여기서, 선택된 열선택선(CSL)이 H레벨로 상승하면 MOS트랜지스터(Q5)가 도통하고, 해당 CSL 접속된 센스앰프만이 선택적으로 보다 고속으로 활성화 된다. 이 증폭된 전위차가 열선택 트랜지스터(Q3, Q4)를 매개로 데이터선쌍(DQ, /DQ)에 전송되고, 데이터선 증폭회로(3)등에 의해 논리진폭으로 변환되어 출력 데이터로써 칩 외부로 독출된다. 또한, N채널 센스앰프의 동작과 평행하여 P채널 센스앰프도 SAP가 1/2Vcc로부터 Vcc로 상승함으로써 비트선쌍의 미소한 전위차가 증폭되어 BL 또는 /BL의 한쪽이 보다 Vcc측으로 끌린다. 이 결과, 소정 시간이 경과하면 좌측 비트선쌍, 비트선쌍은 어느것도 Vcc/Vss의 논리진폭까지 증폭된다. 더욱이, /SAN, /DSSA는 동시에 그러나 독립으로 구동되지만, /SAN은 1행분의 센스앰프를 동시에 활성화 시킬 필요가 있기 때문에 비교적 기생용량이 크며, /DSSA는 CSLDP 의해 선택된 센스앰프만을 활성화 시키기 때문에 비교적 기생용량이 작다. 후술한 센스앰프 구동선 선택회로는 센스앰프 구동선을 제1 및 제2로 나누어 독립하여 구동하지만, 저항소자인 MOS트랜지스터(Q6)가 각 센스앰프마다 /SAN과 센스앰프의 구동단자(6)의 사이에 각각 접속되어 있기 때문에 /DSSA로부터는 /SAN의 비교적 큰 용량이 보여지지 않는다. 따라서, /DSSA를 고속으로 구동시키는 것이 가능하게 된다.
이상 좌측 비트선쌍에 피선택 메모리셀이 접속되어 있는 경우를 나타냈지만, 우측 비트선쌍에 피선택 메모리셀이 접속되어 있는 경우도 거의 마찬가지이므로 설명은 생략한다.
제6도에 센스앰프 구동선 선택회로를 상세하게 도시했다. 센스앰프를 고속으로 구동하기 위해서는 구동용 트랜지스터는 할수 있는 한 구동능력을 높일 필요가 있고, 이를 칩 상에서 실현하기 위해서는 넓은 영역을 필요로 한다. 제6도에 나타낸 센스앰프 구동선 선택회로는 구동용 트랜지스터를 분산하여 배치한 것이다. 구동회로(13)는 복수개로 분할되어 /SAN, /DSSA를 접지레벨로 구동하는 N채널 MOS트랜지스터를 각각 한쌍 포함한다. 각 구동용 MOS트랜지스터는 동일의 제어신호선(SEL)에 의해 게이트가 구동된다. /SAN, /DSSA는 각각 MOS트랜지스터(Q19, Q20)에서 1/2Vcc의 레벨로 된 단자에 접속한다. 제어신호(SEL)는 행어드레스(R.Add)에 기초하여 선택신호를 발생시키는 디코더회로(16)를 인버터회로(15)에 의해 반전하여 생성한다. MOS트랜지스터(Q19, Q20)는 SEL과 반전한 신호에서 구동된다. 열디코더회로(C/D)는 열어드레스(C.Add)에 기초로 열선택선(CSL)을 구동한다. 14는 용량이 크게 되기 쉬운 /SAN을 보조적으로 구동하기 위한 보조트랜지스터이다. 19는 이들을 모아서 나타낸 구동 제어회로이다. 이와 같이, 구동용 트랜지스터를 분산하여 배치함으로써 실질적으로 구동능력이 높고 큰 MOS트랜지스터를 설치하는 것과 마친가지의 효과르 달성할 수 있으며, 미소한 칩 면적의 증가에서 고속인 센스앰프 구동선의 구동을 행할 수 있다.
이어서, 구동용 트랜지스터 영역(13)을 설치하는 위치를 제7도를 참조하여 설명한다. 제7도에 2개의 코어부 주변회로(S/A)에 끼워진 메모리셀 어레이(Cell)의 패턴 레이아웃을 나타냈다. 메로미셀 어레이(Cell)는 16개의 메모리셀 영역(MCA)에 열방향으로 구분되고, 각 메모리셀 영역(MCA) 사이에는 TAP 영역(TAP)을 끼우고 있다. 워드선(WL)은 모두 메모리셀 영역에 걸쳐 연장되지만, 메모리셀의 트랜지스터의 게이트를 구성하는 폴리실리콘 배선(18)과 고저항을 보상하기 위하여 저저항의 금속배선(17)을 평행하게 배열설치하고, TAP 영역에서 양자를 접속한다. TAP 영역은 션트영역으로도 부른다. 센스앰프회로(10)는 메모리셀 영역(MCA)의 좌우 양측의 센스앰프 영역(SA)에 배치된다. 센스앰프간 영역(20)에는 구동용 트랜지스터(13)를 각각 배치한다. 이와 같이, TAP 영역에 인접한 센스앰프간 영역에 구동용 트랜지스터를 분산하여 배치함으로써 칩 면적의 증가를 최소한으로 억제하는 것이 가능하게 됨과 더불어 고속인 센스앰프 구동선의 구동을 행하는 것이 가능하게 된다.
제8도 및 제9도에 제7도의 영역(21)의 패턴을 상세하게 나타냈다. 2비트선쌍분의 N채널 센스앰프와 구동용 MOS트랜지스터(Q21, Q22)를 나타내고 있다. 도면중 31은 1층 폴리실리콘, 32는 2층 폴리실리콘, 33은 금속배선이다. 도면에 나타낸 바와 같이, MOS트랜지스터(Q1과 Q4, Q2와 Q3)가 각각 접속되어 있다(소스·드레인의 어느것인가가 공통화 되어 있다). 또한, MOS트랜지스터(Q1, Q2)가 소스영역이 구동단자(6)로써 공통화 되어 있다. 이와 같이 배치한 경우, 열선택 트랜지스터와 센스앰프를 구성하는 트랜지스터를 연결하여 배치함으로써 복수의 비트선쌍에 걸쳐 연속하여 배치할 수 있다. 이 결과, 센스앰프 영역의 면적을 큰폭으로 축소하는 것이 가능하게 된다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 칩 면적을 증대시키지 않고, 소비전력을 증대시키지 않으면서 고속화를 달성한 반도체 기억장치를 제공할 수 있다.

Claims (5)

  1. 복수의 메모리셀을 행렬형태로 배치하여 동일열에 존재하는 상기 메모리셀을 동일의 비트선쌍에서 접속하여 구성한 메모리셀 어레이(Cell)와, 상기 비트선쌍에 각각 접속된 복수의 열선택 트랜지스터 및 상기 비트선쌍에 각각 접속된 복수의 센스앰프회로를 열형태로 배치하여 구성한 코어부 주변회로(S/A, 1)를 복수개 교대로 배치하여 구성한 메모리셀 블록, 상기 복수의 메모리셀 어레이에 걸쳐 연장하여 상기 비트선쌍과 평행하게 배열설치되어 동일열에 존재하는 복수의 상기 열선택 트랜지스터를 선택 구동하는 복수의 열선택선(CSL), 이 열선택선(CSL)을 외부로부터 입력된 제1어드레스 신호에 기초하여 상기 열선택선(CSL)을 선택하고 이를 NR동하는 열선택선 선택회로(2), 상기 코어부 주변회로에 걸쳐 배열설치된 각각 복수의 제1 및 제2센스앰프 구동선(/SAN, /DSSA), 외부로부터 입력된 제2어드레스 신호에 기초하여 상기 제1 및 제2센스앰프 구동선(/SAN, /DSSA)을 선택하고 이를 구동하는 센스앰프 구동선 선택회로(4, 5), 상기 복수의 센스앰프회로와 상기 제1센스앰프 구동선(/SAN)의 사이에 각각 배치된 복수의 저항소자(Q6) 및, 상기 복수의 센스앰프회로와 상기 제2센스앰프 구동선(/DSSA)의 사이에 각각 접속되고, 상기 열선택선(CSL)에 의해 구도오디는 복수의 센스앰프 활성화 트랜지스터(Q5)를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 저항소자는 게이트에 소정 전위가 인가된 MOS트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 코어부 주변회로는 인접하는 2개의 메모리셀 어레이에 의해 공용되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 센스앰프 구동선 선택회로는 복수의 구동용 MOS트랜지스터를 분산하여 배치한 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 센스앰프 구동선 선택회로(4, 5)의 구동능력은 제2센스앰프 구동선(/DSSA)보다도 제1센스앰프 구동선(/SAN) 쪽이 구동능력이 높은 것을 특징으로 하는 반도체 기억장치.
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