KR20190100632A - 스킵 연산 모드를 지원하는 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

메모리 장치는, 메모리 셀 어레이 및 연산 회로를 포함한다. 상기 메모리 셀 어레이는 반도체 다이에 형성되고 데이터를 저장하는 복수의 메모리 셀들을 포함한다. 상기 연산 회로는 상기 반도체 다이에 형성되고 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행한다. 상기 연산 회로는 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행한다. 상기 인덱스 데이터에 기초한 스킵 연산 모드를 통하여 무효 데이터에 대한 독출 및 연산을 생략함으로써 전력 소모를 감소할 수 있다.

Description

스킵 연산 모드를 지원하는 메모리 장치 및 그 동작 방법{Memory device supporting skip calculation mode and method of operating the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 스킵 연산 모드를 지원하는 메모리 장치 및 상기 메모리 장치의 동작 방법에 관한 것이다.
메모리 대역폭과 지연시간(latency or delay time)은 많은 프로세스 시스템들에서 중요한 성능 병목(performance bottleneck)의 원인이 된다. 메모리 용량을 늘리기 위해 메모리 칩의 패키지 내부에 적층된 반도체 다이들(semiconductor dies)은 실리콘 관통 전극 또는 기판 관통 전극(TSV, through-silicon via 또는 through-substrate via)을 통해 전기적으로 연결된다. 이러한 적층 기술을 통해 메모리 장치의 용량을 증가하면서도 대역폭과 지연시간의 패널티를 억제할 수 있다. 외부 장치의 적층형 메모리 장치에 대한 각각의 액세스(access)는 적층된 반도체 다이들 사이에서의 데이터 교신을 요구하며, 외부 장치와 적층형 메모리 장치 사이의 디바이스간(inter-device) 대역폭과 지연시간의 페널티가 각 액세스 당 두 번 발생한다. 따라서 외부 장치가 수행하는 데이터 프로세스가 적층형 메모리 장치로의 다중 액세스를 요구할 때 이러한 대역폭과 지연시간은 시스템의 프로세스 효율과 전력 소모량에 현저한 영향을 미친다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 프로세싱-인-메모리(PIM, processing in memory)를 수행할 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 프로세싱-인-메모리를 수행할 수 있는 적층형 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 프로세싱-인-메모리를 수행할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 메모리 셀 어레이 및 연산 회로를 포함한다. 상기 메모리 셀 어레이는 반도체 다이에 형성되고 데이터를 저장하는 복수의 메모리 셀들을 포함한다. 상기 연산 회로는 상기 반도체 다이에 형성되고 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행한다. 상기 연산 회로는 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 장치는, 수직 방향으로 적층되는 복수의 메모리 반도체 다이들, 상기 메모리 반도체 다이들을 전기적으로 연결하는 실리콘 관통 전극들, 상기 메모리 반도체 다이들에 각각 형성되고 데이터를 저장하는 복수의 메모리 집적 회로들 및 연산 회로를 포함한다. 상기 연산 회로는 상기 메모리 반도체 다이들 중 하나 이상의 연산 반도체 다이들에 형성되고 상기 실리콘 관통 전극들을 통하여 상기 연산 반도체 다이들에 공통으로 제공되는 브로드캐스트 데이터 및 상기 연산 반도체 다이들의 상기 메모리 집적 회로들로부터 각각 독출되는 내부 데이터에 기초한 연산을 수행한다. 상기 연산회로는 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 메모리 셀 어레이와 동일한 반도체 다이에 형성된 연산 회로를 이용하여 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행하는 단계, 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터를 제공하는 단계 및 상기 스킵 연산 모드에서 상기 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은, 인덱스 데이터에 기초한 스킵 연산 모드를 통하여 무효 데이터에 대한 독출 및 연산을 생략함으로써 전력 소모를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 메모리 장치의 인덱스 데이터 발생기에 포함되는 발생 유닛의 일 실시예를 나타내는 도면이다.
도 6a 및 6b는 도 5의 발생 유닛에 포함되는 인덱스 저장부의 실시예들을 나타내는 도면들이다.
도 7a 및 7b는 본 발명의 실시예들에 따른 인덱스 데이터를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 기입 동작의 일 예를 나타내는 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 10은 도 9의 메모리 장치의 연산 블록에 포함되는 연산 유닛의 일 실시예를 나타내는 도면이다.
도 11은 도 10의 연산 유닛에 포함되는 연산부의 배치의 일 실시예를 나타내는 도면이다.
도 12는 도 10의 연산 유닛에 포함되는 연산부의 일 실시예를 나타내는 도면이다.
도 13a 및 13b는 본 발명의 실시예들에 따른 메모리 장치의 스킵 연산 동작의 일 예를 나타내는 타이밍도들이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치의 노말 연산 동작의 일 예를 나타내는 타이밍도이다.
도 15는 연산 결과 데이터의 출력 방법의 일 실시예를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 연산 회로를 이용한 매트릭스 연산을 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 시스템을 나타내는 분리 사시도이다.
도 18은 본 발명의 실시예들에 따른 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치의 패키징 구조를 나타내는 도면들이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 메모리 셀 어레이와 동일한 반도체 다이에 형성된 연산 회로를 이용하여 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행한다(S100). 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터를 제공한다(S200). 상기 스킵 연산 모드에서 상기 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행한다(S300).
본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 인덱스 데이터에 기초한 스킵 연산 모드를 통하여 무효 데이터에 대한 독출 및 연산을 생략함으로써 전력 소모를 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20) 및 적어도 하나의 반도체 메모리 장치(30)를 포함할 수 있다.
메모리 콘트롤러(Memory Controller)(20)는 메모리 시스템(Memory System)(10)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(30) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 콘트롤러(20)는 호스트의 요청에 따라 반도체 메모리 장치(30)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 콘트롤러(20)는 반도체 메모리 장치(10)를 제어하기 위한 동작 코맨드(command)들을 인가하여, 반도체 메모리 장치(30)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(30)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM일 수 있다.
메모리 콘트롤러(20)는 반도체 메모리 장치(30)에 클록 신호(CLK), 코맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(30)와 데이터(DQ)를 주고받을 수 있다. 또한, 메모리 콘트롤러(20)는 후술하는 스킵 연산 모드 또는 노말 연산 모드를 나타내는 모드 신호(MD)를 반도체 메모리 장치(30)에 제공할 수 있다. 모드 신호(MD)는 별개의 제어 신호로서 반도체 메모리 장치(30)에 제공될 수도 있고, 반도체 메모리 장치(30)의 모드 레지스터의 값을 설정하기 위한 모드 레지스터 기입 코맨드를 통하여 반도체 메모리 장치(30)에 제공될 수도 있다.
반도체 메모리 장치(30)는 메모리 셀 어레이(MC)(40), 연산 회로(CAL)(100) 및 인덱스 데이터 발생기(IDG)(200)를 포함할 수 있다.
메모리 셀 어레이(40)는 데이터(DQ)가 저장되는 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 복수의 메모리 뱅크들로 그룹화될 수 있고, 상기 각각의 메모리 뱅크는 복수의 데이터 블록들을 포함할 수 있다.
연산 회로(100)는 메모리 셀 어레이(40)와 함께 반도체 다이에 형성되고, 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 메모리 셀 어레이(40)로부터 독출되는 내부 데이터에 기초한 연산을 수행한다. 연산 회로(100)는 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터(ID)에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행할 수 있다. 연산 회로(100)의 실시예들은 도 9 내지 16을 참조하여 후술한다.
인덱스 데이터 발생기(200)는 메모리 셀 어레이(40)에 저장되는 기입 데이터에 기초하여 인덱스 데이터(ID)를 발생한다. 인덱스 데이터 발생기(200)의 실시예들은 도 4 내지 6b를 참조하여 후술한다.
일 실시예에서, 도 2에 도시된 바와 같이 인덱스 데이터 발생기(200)에서 발생되는 인덱스 데이터(ID)는 기입 동작시 기입 데이터와 함께 메모리 셀 어레이(40)에 저장될 수 있다. 메모리 셀 어레이(40)에 저장된 인덱스 데이터(ID)는 상기 스킵 연산 모드에서 메모리 셀 어레이(40)로부터 독출되어 연산 회로(100)에 제공될 수 있다.
도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타내는 도면이다.
도 3을 참조하여, 메모리 장치의 일 예로서 디램(DRAM)에 대해 설명하지만, 본 발명의 실시예들에 따른 메모리 장치는, 디램(DRAM), 티램(TRAM) 및 에스램(SRAM)과 같은 휘발성 메모리 아키텍쳐들, 또는 롬(ROM), 플래시 메모리, 에프램(FRAM), 엠램(MRAM), 피램(PRAM) 등과 같은 비-휘발성 메모리 아키텍쳐들을 포함하는 다양한 메모리 아키텍쳐로 구현될 수 있다. 도 3을 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 연산 회로(100), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495), 리프레쉬 카운터(445) 및 인덱스 데이터 발생기(200)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함할 수 있다. 연산 회로(100)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 연산 블록들(CB)(300a~300h)을 포함할 수 있다. 도 3에는 편의상 입출력 게이팅 회로(490)와 메모리 셀 어레이(480) 사이에 연산 회로(100)가 배치된 것으로 도시되어 있으나, 연산 회로(100)와 메모리 셀 어레이(480) 사이에 입출력 게이팅 회로(490)가 배치될 수도 있다.
연산 블록들(100a~100h)의 각각은 브로드캐스트 데이터를 공통으로 수신하고 뱅크 어레이들(480a~480h)로부터 각 내부 데이터를 수신하는 복수의 연산 유닛들(미도시)을 포함할 수 있다. 인덱스 데이터 발생기(200)는 메모리 셀 어레이(480)에 저장되는 기입 데이터에 기초하여 인덱스 데이터(ID)를 발생한다.
어드레스 레지스터(420)는 메모리 콘롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 콘트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 콘트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 콘트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다. 제어 로직(410)은 모드 신호(MD)에 응답하여 메모리 장치(400)가 스킵 연산 모드 또는 노말 연산 모드를 선택적으로 수행하도록 제어할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 기입 동작의 일 실시예를 설명하기 위한 것으로서, 도 4에는 기입 동작의 설명에 필요한 구성 요소들만이 도시되어 있고 나머지 구성 요소들은 생략되어 있다. 도 4에는 도시의 편의상 하나의 메모리 뱅크에 상응하는 구조가 도시되어 있다.
도 4를 참조하면, 메모리 장치(50)는 복수의 데이터 블록들(DB1~DBn), 입출력 게이팅 회로(52) 및 인덱스 데이터 발생기(200)를 포함할 수 있다. 도 4에는 예시적으로 제1 데이터 블록(DBK1)의 구조가 도시되어 있다. 각 데이터 블록은 복수의 서브 메모리 셀 어레이들(SARR)을 포함하고 서브 메모리 셀 어레이들(DBK1~DBKn)의 각각은 복수의 메모리 셀들을 포함한다. 기입 동작시 외부에서 제공되는 기입 데이터(WRD1~WRDn)는 각각 글로벌 입출력 라인들(GIO) 및 로컬 입출력 라인들(LIO)을 순차적으로 거쳐 데이터 블록들(DB1~DBn)의 메모리 셀들에 저장될 수 있다. 이러한 데이터 블록의 계층적 구조는 다양하게 변경될 수 있을 것이다.
입출력 게이팅 회로(52)는 열 선택 신호(CSL)에 기초하여 기입 데이터(WRD1~WRDn)가 저장될 열 어드레스에 상응하는 로컬 입출력 라인들(LIO)을 선택할 수 있다. 열 선택 신호(CSL)는 도 3을 참조하여 설명한 컬럼 디코더(470)로부터 제공될 수 있다. 입출력 게이팅 회로(52)는 데이터 블록들(DB1~DBn)에 각각 상응하는 복수의 스위치 회로들(MUX1~MUXn)을 포함할 수 있다.
인덱스 데이터 발생기(200)는 데이터 블록들(DB1~DBn)에 각각 저장되는 기입 데이터(WRD1~WRDn)에 기초하여 인덱스 데이터(ID1~IDn)를 각각 발생한다. 인덱스 데이터(ID1~IDn)는 기입 데이터(WRD1~WRDn)에 따라서 데이터 블록들(DB1~DBn)마다 서로 다른 값을 가질 수 있다.
인덱스 데이터 발생기(200)는 복수의 데이터 블록들(DB1~DBn)의 각각에 상응하는 복수의 발생 유닛들(GU1~Gun)을 포함한다. 복수의 발생 유닛들(GU1~Gun)의 각각은 복수의 데이터 블록들(DB1~DBn) 중에서 상응하는 데이터 블록에 저장되는 각각의 기입 데이터에 기초하여 각각의 인덱스 데이터를 발생한다. 다시 말해, 제1 발생 유닛(GU1)은 제1 데이터 블록(DB1)에 저장되는 제1 기입 데이터(WRD1)에 기초하여 제1 인덱스 데이터(ID1)를 발생하고, 제2 발생 유닛(GU2)은 제2 데이터 블록(DB2)에 저장되는 제2 기입 데이터(WRD2)에 기초하여 제2 인덱스 데이터(ID2)를 발생하고, 마찬가지로 제n 발생 유닛(GUn)은 제n 데이터 블록(DBn)에 저장되는 제n 기입 데이터(WRDn)에 기초하여 제n 인덱스 데이터(IDn)를 발생한다. 기입 동작시 제1 내지 제n 인덱스 데이터(ID1~IDn)는 각각 기입 데이터(WRD1~WRDn)와 함께 메모리 셀 어레이의 데이터 블록들(DB1~DBn)에 저장될 수 있다.
도 5는 도 4의 메모리 장치의 인덱스 데이터 발생기에 포함되는 발생 유닛의 일 실시예를 나타내는 도면이다.
도 5를 참조하면, 각각의 발생 유닛(210)은 로직 게이트(LG)(220) 및 인덱스 저장부(IREG)(230)를 포함할 수 있다. 로직 게이트(220)는 각각의 기입 데이터(WRDi)(i=1~n)에 대한 로직 연산을 수행하고, 인덱스 저장부(230)는 로직 게이트(220)의 출력 신호(LO)에 기초하여 각각의 인덱스 데이터(IDi)를 저장한다.
각각의 기입 데이터(WRDi)는 N개의 데이터 비트들(B0~BN-1)을 포함할 수 있고, 로직 게이트(220)는 각각의 기입 데이터(WRDi)의 비트들(B0~BN-1)에 대한 로직 연산을 수행하여 출력 신호(LO)를 발생할 수 있다. 일 실시예에서, 로직 게이트(220)는 논리합(OR) 게이트로 구현될 수 있다. 이 경우, 기입 데이터(WRDi)의 비트들(B0~BN-1)이 모두 0일 때 출력 신호(LO)는 각각의 기입 데이터(WRDi)가 무효 데이터임을 나타내는 제1 값, 즉 0의 값을 갖고, 기입 데이터(WRDi)의 비트들(B0~BN-1) 중 적어도 하나의 비트가 1일 때 출력 신호(LO)는 각각의 기입 데이터(WRDi)가 유효 데이터임을 나타내는 제2 값, 즉 1의 값을 가질 수 있다.
로직 게이트(220)는 각각의 열 어드레스에 저장되는 기입 데이터에 대한 로직 연산을 복수의 열 어드레스들에 대하여 순차적으로 수행하고, 인덱스 저장부(230)는 로직 게이트(220)의 출력 신호(LO)에 기초하여 상기 복수의 열 어드레스들에 각각 상응하는 인덱스 데이터(IDi)의 복수의 인덱스 비트들을 순차적으로 저장할 수 있다.
도 6a 및 6b는 도 5의 발생 유닛에 포함되는 인덱스 저장부의 실시예들을 나타내는 도면들이다.
도 5 및 6a를 참조하면, 인덱스 저장부(231)는 포인터 신호(PT)에 기초하여 로직 게이트(220)의 출력 신호(LO)의 값을 인덱스 데이터(IDi)의 복수의 인덱스 비트들(I0~I7)로서 순차적으로 저장할 수 있다. 복수의 인덱스 비트들(I0~I7)은 복수의 열 어드레스들에 각각 상응한다. 인덱스 비트들(I0~I7)의 각각은 상기 복수의 열 어드레스들 중에서 상응하는 열 어드레스에 저장되는 기입 데이터가 유효 데이터 또는 무효 데이터인지를 나타낸다. 한편 인덱스 저장부(231)는 출력 인에이블 신호(OEN)에 응답하여 저장된 인덱스 비트들(I0~I7)을 병렬 신호의 형태의 인덱스 데이터(IDi)로서 출력할 수 있다.
도 5 및 6b를 참조하면, 인덱스 저장부(232)는 클록 신호(CLK)에 동기하여 쉬프팅 동작을 수행하여 로직 게이트(220)의 출력 신호(LO)의 값을 인덱스 비트들(I0~I7)로서 순차적으로 저장하는 쉬프트 레지스터로 구현될 수 있다. 한편, 인덱스 저장부(232)는 클록 신호(CLK)에 동기한 쉬프팅 동작을 통하여 저장된 인덱스 비트들(I0~I7)을 직렬 신호의 형태의 인덱스 데이터(IDi)로서 제공될 수 있다. 또한, 도 6a를 참조하여 설명한 바와 같이, 인덱스 저장부(231)는 출력 인에이블 신호(OEN)에 응답하여 저장된 인덱스 비트들(I0~I7)을 병렬 신호의 형태의 인덱스 데이터(IDi)로서 출력할 수도 있다.
도 7a 및 7b는 본 발명의 실시예들에 따른 인덱스 데이터를 설명하기 위한 도면들이다.
도 7a에는 제1 데이터 블록(DB1)에 저장되는 제1 기입 데이터(WRD1) 및 이에 상응하는 제1 인덱스 데이터(ID1)의 예가 도시되어 있고, 도 7b에는 제2 데이터 블록(DB2)에 저장되는 제2 기입 데이터(WRD2) 및 이에 상응하는 제2 인덱스 데이터(ID2)의 예가 도시되어 있다.
도 7a를 참조하면, 제1 기입 데이터(WRD1)는 제1 내지 제8 열 어드레스들(CA0~CA7)에 각각 저장되는 제1 내지 제8 컬럼 데이터(D0~D7)를 포함할 수 있다. 컬럼 데이터(D0~D7)의 각각은 제1 내지 제8 비트들(B0~B7)을 포함할 수 있다.
제1 기입 데이터(WRD1)의 경우에는 제1 및 제5 컬럼 데이터(D0, D4)가 1의 값을 갖는 적어도 하나의 비트를 포함하고, 나머지 컬럼 데이터(D1, D2, D3, D5, D6, D7)의 각각의 비트들은 모두 0의 값을 갖는다.
따라서, 도 5를 참조하여 설명한 바와 같은 로직 게이트(220) 및 인덱스 저장부(230)를 이용하여, 도 7a에 도시된 바와 같은 제1 인덱스 데이터(ID1)를 발생할 수 있다. 제1 인덱스 데이터(ID1)는 제1 및 제5 컬럼 데이터(D0, D4)에 상응하는 제1 및 제5 인덱스 비트들(I0, I4)만이 1의 값을 갖고 나머지 인덱스 비트들(I1, I2, I3, I5, I6, I7)은 0의 값을 갖는다.
제1 기입 데이터(WRD1)의 컬럼 데이터(D0~D7)는 제1 데이터 블록(DB1)의 열 어드레스들(CA0~CA7)에 각각 저장되고, 제1 인덱스 데이터(ID1)는 제1 데이터 블록(DB1)의 베이스 열 어드레스(CAb)에 저장될 수 있다.
도 7b를 참조하면, 제2 기입 데이터(WRD2)는 제1 내지 제8 열 어드레스들(CA0~CA7)에 각각 저장되는 제1 내지 제8 컬럼 데이터(D0~D7)를 포함할 수 있다. 컬럼 데이터(D0~D7)의 각각은 제1 내지 제8 비트들(B0~B7)을 포함할 수 있다.
제2 기입 데이터(WRD2)의 경우에는 제2, 제4 및 제7 컬럼 데이터(D1, D3, D6)가 1의 값을 갖는 적어도 하나의 비트를 포함하고, 나머지 컬럼 데이터(D0, D2, D4, D5, D7)의 각각의 비트들은 모두 0의 값을 갖는다.
따라서, 도 5를 참조하여 설명한 바와 같은 로직 게이트(220) 및 인덱스 저장부(230)를 이용하여, 도 7b에 도시된 바와 같은 제2 인덱스 데이터(ID2)를 발생할 수 있다. 제2 인덱스 데이터(ID1)는 제2, 제4 및 제7 컬럼 데이터(D1, D3, D6)에 상응하는 제2, 제4 및 제7 인덱스 비트들(I1, I3, I6)만이 1의 값을 갖고 나머지 인덱스 비트들(I0, I2, I4, I5, I7)은 0의 값을 갖는다.
제2 기입 데이터(WRD2)의 컬럼 데이터(D0~D7)는 제2 데이터 블록(DB2)의 열 어드레스들(CA0~CA7)에 각각 저장되고, 제2 인덱스 데이터(ID2)는 제2 데이터 블록(DB2)의 베이스 열 어드레스(CAb)에 저장될 수 있다.
도 6a 내지 도 7b를 참조하여 각각의 기입 데이터가 8개의 열 어드레스들에 상응하는 8개의 컬럼 데이터를 포함하고, 각각의 컬럼 데이터가 8개의 비트들을 포함하는 실시예를 설명하였으나, 각각의 기입 데이터에 포함되는 컬럼 데이터의 개수 및 각각의 컬럼 데이터에 포함되는 비트들의 개수는 다양하게 결정될 수 있다.
열 어드레스들(CA0~CA7)과 이에 상응하는 베이스 열 어드레스(CAb)의 매핑 관계는 다양한 방법으로 결정될 수 있다. 예를 들어, 베이스 열 어드레스(Cab)가 k의 값을 갖는 경우, 제1 내지 제8 열 어드레스들(CA0~CA7)은 순차적으로 증가하여 k+1 내지 k+8의 값을 가질 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 장치의 기입 동작의 일 예를 나타내는 타이밍도이다.
도 8에는 편의상 시점들(t1~t10)이 클록 신호(CLK)의 상승 에지들에 상응하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 8을 참조하면, 열 어드레스 신호(COL_ADDR)는 순차적으로 제1 내지 제8 열 어드레스들(CA0~CA8)을 나타낼 수 있고, 따라서 제1 내지 제8 시구간들(TP1~TP8) 동안에 각각의 기입 데이터(WRDi)에 포함되는 제1 내지 제8 컬럼 데이터(D0~D8)가 상응하는 데이터 블록의 제1 내지 제8 열 어드레스들(CA0~CA8)에 순차적으로 저장될 수 있다. 각각의 기입 데이터(WRDi)가 저장된 후의 제9 시구간(TP9) 동안에 열 어드레스 신호(COL_ADDR)는 베이스 열 어드레스(CAb)를 나타낼 수 있고, 각각의 인덱스 데이터(IDi)는 상응하는 데이터 블록의 베이스 열 어드레스(CAb)에 저장될 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 9는 연산 동작의 일 실시예를 설명하기 위한 것으로서, 도 9에는 연산 동작의 설명에 필요한 구성 요소들만이 도시되어 있고 나머지 구성 요소들은 생략되어 있다. 도 9에는 도시의 편의상 하나의 메모리 뱅크에 상응하는 구조가 도시되어 있다.
도 9를 참조하면, 메모리 장치(60)는 복수의 데이터 블록들(DB1~DBn), 입출력 게이팅 회로(62) 및 연산 블록(300)을 포함할 수 있다. 도 9에는 예시적으로 제1 데이터 블록(DBK1)의 구조가 도시되어 있다. 각 데이터 블록은 복수의 서브 메모리 셀 어레이들(SARR)을 포함하고 서브 메모리 셀 어레이들(DBK1~DBKn)의 각각은 복수의 메모리 셀들을 포함한다. 연산 동작시 데이터 블록들(DB1~DBn)으로부터 독출되는 내부 데이터(DW1~DWn)는 각각 및 로컬 입출력 라인들(LIO) 및 글로벌 입출력 라인들(GIO)을 순차적으로 거쳐 연산 블록(300)에 제공될 수 있다.
입출력 게이팅 회로(62)는 열 선택 신호(CSL)에 기초하여 기입 데이터(WRD1~WRDn)가 저장될 열 어드레스에 상응하는 로컬 입출력 라인들(LIO)을 선택할 수 있다. 열 선택 신호(CSL)는 도 3을 참조하여 설명한 컬럼 디코더(470)로부터 제공될 수 있다. 입출력 게이팅 회로(62)는 데이터 블록들(DB1~DBn)에 각각 상응하는 복수의 스위치 회로들(MUX1~MUXn)을 포함할 수 있다.
연산 블록(300)은 데이터 블록들(DB1~DBn)에 각각 상응하는 복수의 연산 유닛들(CU1~CUn)을 포함할 수 있다. 도 9에는 데이터 블록 1개마다 연산 유닛이 1개씩 배치되는 예를 도시하였으나 복수의 데이터 블록마다 1개의 연산 유닛이 배치될 수도 있다. 연산 유닛들(CU1~CUn)의 각각은 공통적으로 제공되는 브로드캐스트 데이터(DA) 및 데이터 블록들(DB1~DBn)로부터 독출되는 내부 데이터(DW1~DWn)의 각각을 수신하고 이들에 기초한 연산을 수행하여 연산 결과 데이터들(DR1~DRn)의 각각을 제공한다.
후술하는 바와 같이, 연산 유닛들(CU1~CUn)은 각각의 인덱스 데이터들(ID1~IDn)에 기초하여 스킵 인에이블 신호들(SEN1~SENn)을 독립적으로 각각 발생할 수 있다. 스킵 인에이블 신호들(SEN1~SENn)은 입출력 게이팅 회로(490)의 상응하는 스위치 회로들(MUX1~MUXn)에 각각 제공될 수 있다. 스위치 회로들(MUX1~MUXn)은 각각의 스킵 인에이블 신호가 활성화된 경우 각각의 스킵 인에이블 신호에 상응하는 데이터 블록으로부터 유효 데이터를 출력하고, 상기 각각의 스킵 인에이블 신호가 비활성화된 경우 상응하는 데이터 블록으로부터 무효 데이터를 출력하지 않는다.
도 10은 도 9의 메모리 장치의 연산 블록에 포함되는 연산 유닛의 일 실시예를 나타내는 도면이다.
도 10을 참조하면, 각각의 연산 유닛(310)은 스킵 제어기(SKC)((320) 및 연산부(MAC)((330)를 포함할 수 있다.
스킵 제어기(320)는 스킵 연산 모드에서, 각각의 내부 데이터(DWi)에 상응하는 각각의 인덱스 데이터(IDi)에 기초하여 각각의 스킵 인에이블 신호(SENi)를 발생한다. 스킵 제어기(320)는 도 13a 및 13b를 참조하여 후술하는 바와 같이, 인덱스 인에이블 신호(IEN)의 활성화에 응답하여 인덱스 데이터(IDi)를 수신할 수 있다.
연산부(330)는 브로드캐스트 데이터(DA) 및 각각의 내부 데이터(DWi)에 기초한 연산을 수행하고, 상기 스킵 연산 모드에서, 각각의 스킵 인에이블 신호(SENi)에 기초하여 각각의 내부 데이터(DWi) 중에서 무효 데이터에 대한 연산을 생략한다.
도 13a 및 13b를 참조하여 후술하는 바와 같이, 스킵 제어기(320)는. 상기 스킵 연산 모드에서, 각각의 인덱스 데이터(IDi)에 기초하여 상기 유효 데이터에 상응하는 열 어드레스에 대한 독출시 각각의 스킵 인에이블 신호(SENi)를 활성화하고, 상기 무효 데이터에 상응하는 열 어드레스에 대한 독출시 각각의 스킵 인에이블 신호(SENi)를 비활성화할 수 있다. 연산부(330)는, 각각의 스킵 인에이블 신호(SENi)가 활성화된 경우 브로드캐스트 데이터(DA) 및 상기 유효 데이터에 대한 연산을 수행하도록 인에이블되고, 각각의 스킵 인에이블 신호(SENi)가 비활성화된 경우 디스에이블될 수 있다.
한편, 도 14를 참조하여 후술하는 바와 같이, 스킵 제어기(310)는, 노말 연산 모드에서, 각각의 인덱스 데이터(IDi)에 관계 없이 각각의 스킵 인에이블 신호(SENi)를 항상 활성화할 수 있다.
도 11은 도 10의 연산 유닛에 포함되는 연산부의 배치의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 연산부(MAC)의 내부 데이터(DWi[N-1:0])를 수신하는 제1 입력 단자들은 제1 노드들(N1)에 연결되고 연산부(MAC)의 브로드캐스트 데이터(DA[N-1:0])를 수신하는 제2 입력 단자들은 제2 노드들(N2)에 연결될 수 있다. 제1 노드들(N1)은 글로벌 입출력 라인들(GIO, GIOB)의 신호들을 증폭하여 출력하는 입출력 센스 앰프(IOSA)의 출력 단자들에 해당한다. 제2 노드들(N2)은 글로벌 입출력 라인들(GIO, GIOB)을 구동하는 입출력 드라이버(IODRV)의 입력 단자들에 해당한다.
통상의 독출 동작시에는 연산부(MAC)는 디스에이블되고 입출력 센스 앰프(IOSA)는 글로벌 입출력 라인들(GIO, GIOB)을 통해 전달되는 독출 데이터를 증폭하여 외부로 제공하며, 통상의 기입 동작시에는 연산부(MAC)는 디스에이블되고 입출력 드라이버(IODRV)는 외부로부터 제공된 기입 데이터에 기초하여 글로벌 입출력 라인들(GIO, GIOB)을 구동한다. 한편, 연산 동작시에는 연산부(MAC)가 인에이블되어 브로드캐스트 데이터(DA[N-1:0]) 및 내부 데이터(DWi[N-1:0])를 수신한다. 이 때, 입출력 센스 앰프(IOSA)는 인에이블되어 내부 데이터(DW[N-1:0])를 출력하고 입출력 드라이버(IODRV)는 디스에이블되어 브로드캐스트 데이터(DA[N-1:0])가 내부의 메모리 셀들로 제공되는 것을 차단한다.
일 실시예에서, 도 11에 도시된 바와 같이, 연산부(MAC)의 상기 연산 결과 데이터를 제공하는 출력 단자들은 입출력 센스 앰프의 출력 단자들, 즉 제1 노드들(N1)에 연결될 수 있고, 따라서 통상의 독출 경로를 이용하여 연산 결과 데이터(DRi)가 제공될 수 있다. 연산부(MAC)가 연산 결과 데이터(DRi)를 제공하는 동안 입출력 센스 앰프(IOSA)는 디스에이블될 수 있다. 다른 실시예에서, 연산부(MAC)의 출력 단자들은 제1 노드들(N1)에 연결되지 않고 통상의 독출 경로와 구별되는 별개의 경로를 통해 제공될 수도 있다. 또 다른 실시예에서, 연산부(MAC)의 출력 단자들은 제2 노드들(N2)에 연결되고 통상의 기입 경로를 통하여 내부의 메모리 셀들에 저장될 수도 있다.
도 11에는 도시의 편의상 1비트에 해당하는 1개의 차동 글로벌 라인 쌍(GIO, GIOB)을 도시하였으나, 하나의 연산부(MAC)는 N개의 글로벌 라인 쌍들에 연결되어 N 비트의 브로드캐스트 데이터(DA[N-1:0]) 및 N 비트의 내부 데이터(DW[N-1:0])를 수신할 수 있다. 예를 들어, 메모리 장치의 동작 모드에 따라서, N은 8, 16 또는 32일 수 있다.
도 12는 도 10의 연산 유닛에 포함되는 연산부의 일 실시예를 나타내는 도면이다.
도 12를 참조하면, 각 연산부(500)는 곱셈부(520) 및 누적부(540)를 포함할 수 있다. 곱셈부(523)는 버퍼들(521, 522)과 곱셈기(523)을 포함하고 브로드캐스트 데이터(DA[N-1:0]) 및 내부 데이터(DWi[N-1:0])를 곱하여 출력한다. 누적부(540)는 덧셈기(541)와 버퍼(542)를 포함하고, 곱셈부(520)의 출력을 누적하여 연산 결과 데이터(DRi)를 제공한다. 누적부(540)는 리셋 신호(RST)에 응답하여 초기화될 수 있고, 출력 제어 신호(OUTEN)에 응답하여 연산 결과 데이터(DRi)를 출력할 수 있다. 이러한 연산 유닛들(500)을 이용하여 도 16을 참조하여 후술하는 매트릭스 연산을 효율적으로 수행할 수 있다.
연산부(500)는 각각의 스킵 인에이블 신호(SENi)에 응답하여 선택적으로 인에이블될 수 있다. 연산부(500)는 각각의 스킵 인에이블 신호(SENi)가 활성화된 경우 브로드캐스트 데이터(DA) 및 유효 데이터에 상응한 내부 데이터(DWi[N-1:0])에 대한 연산을 수행하도록 인에이블되고, 각각의 스킵 인에이블 신호(SENi)가 비활성화된 경우 디스에이블될 수 있다.
도 13a 및 13b는 본 발명의 실시예들에 따른 메모리 장치의 스킵 연산 동작의 일 예를 나타내는 타이밍도들이고, 도 14는 본 발명의 실시예들에 따른 메모리 장치의 노말 연산 동작의 일 예를 나타내는 타이밍도이다.
도 13a, 13b 및 14에는 편의상 시점들(t1~t10)이 클록 신호(CLK)의 상승 에지들에 상응하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 모드 신호(MD)의 로직 하이 레벨(H)은 스킵 연산 모드를 나타내고, 로직 로우 레벨(L)은 노말 연산 모드를 나타낼 수 있다.
도 13a는 도 7a에 도시된 제1 기입 데이터(WDR1)와 동일한 제1 내부 데이터를 글로벌 입출력 라인들(GIO)을 통하여 수신하는 제1 데이터 블록(DB1)의 스킵 연산 동작을 나타내고, 도 13b는 도 7b에 도시된 제2 기입 데이터(WDR2)와 동일한 제2 내부 데이터를 글로벌 입출력 라인들(GIO)을 통하여 수신하는 제2 데이터 블록(DB2)의 스킵 연산 동작을 나타낸다. 도 14는 각 데이터 블록(DBi)의 노말 연산 동작을 나타낸다.
도 13a를 참조하면, 열 어드레스 신호(COL_ADDR)는 순차적으로 베이스 열 어드레스(CAb) 및 제1 내지 제8 열 어드레스들(CA0~CA8)을 나타낼 수 있다. 제1 시구간(TP1) 동안 인덱스 인에이블 신호(IEN)가 활성화되면, 도 10의 스킵 제어기(320)는 인덱스 인에이블 신호(IEN)의 활성화에 응답하여 인덱스 데이터(IDi)를 수신할 수 있다. 스킵 제어기(320)는 도 7a의 제1 인덱스 데이터(ID1)에 기초하여 제2 및 제6 시구간들(TP2, TP6)에서 활성화되는 제1 스킵 인에이블 신호(SEN1)를 발생할 수 있다. 이러한 제1 스킵 인에이블 신호(SEN1)에 기초하여, 글로벌 입출력 라인들(GIO)을 통하여 제1 데이터 블록(DB1)으로부터 제1 및 제5 컬럼 데이터(D0, D4)만이 출력되고, 나머지 컬럼 데이터(D1, D2, D3, D5, D6, D7)는 출력 되지 않는다. 또한, 도 10의 연산부(330)는 제1 및 제5 컬럼 데이터(D0, D4)에 대한 연산만을 수행하기 때문에, 제1 연산 결과 데이터(DR1)는 도 13a에 도시된 바와 같이 일부 시점들(t2, t6)에서만 갱신되는 값들(VL0, VL11, VL12)을 갖는다.
도 13b를 참조하면, 열 어드레스 신호(COL_ADDR)는 순차적으로 베이스 열 어드레스(CAb) 및 제1 내지 제8 열 어드레스들(CA0~CA8)을 나타낼 수 있다. 제1 시구간(TP1) 동안 인덱스 인에이블 신호(IEN)가 활성화되면, 도 10의 스킵 제어기(320)는 인덱스 인에이블 신호(IEN)의 활성화에 응답하여 인덱스 데이터(IDi)를 수신할 수 있다. 스킵 제어기(320)는 도 7b의 제2 인덱스 데이터(ID2)에 기초하여 제3, 제5 및 제8 시구간들(TP3, TP5, TP8)에서 활성화되는 제2 스킵 인에이블 신호(SEN2)를 발생할 수 있다. 이러한 제2 스킵 인에이블 신호(SEN2)에 기초하여, 글로벌 입출력 라인들(GIO)을 통하여 제2 데이터 블록(DB2)으로부터 제2, 제4 및 제7 컬럼 데이터(D1, D3, D6)만이 출력되고, 나머지 컬럼 데이터(D0, D2, D4, D5, D7)는 출력 되지 않는다. 또한, 도 10의 연산부(330)는 제2, 제4 및 제7 컬럼 데이터(D1, D3, D6)에 대한 연산만을 수행하기 때문에, 제2 연산 결과 데이터(DR2)는 도 13b에 도시된 바와 같이 일부 시점들(t3, t5, t8)에서만 갱신되는 값들(VL0, VL21, VL22, VL23)을 갖는다.
도 14를 참조하면, 열 어드레스 신호(COL_ADDR)는 순차적으로 제1 내지 제8 열 어드레스들(CA0~CA8)을 나타낼 수 있다. 인덱스 인에이블 신호(IEN)는 항상 로직 로우 레벨(L)로 비활성화되고 각각의 스킵 인에이블 신호(SENi)는 항상 로직 하이 레벨(H)로 활성화될 수 있다. 이러한 항상 활성화되는 각각의 스킵 인에이블 신호(SENi)에 기초하여, 글로벌 입출력 라인들(GIO)을 통하여 각각의 데이터 블록(DBi)으로부터 제1 내지 제8 컬럼 데이터(D0~D7)들이 모두 순차적으로 출력될 수 있다. 도 10의 연산부(330)는 시점들(t1~T8)마다 연산을 수행하므로 각각의 연산 결과 데이터(DRi)는 도 14에 도시된 바와 같이 시점들(t1~T8)마다 갱신되는 값들(VL0~VL7)을 갖는다.
도 15는 연산 결과 데이터의 출력 방법의 일 실시예를 나타내는 도면이다.
도 15에는 하나의 채널(CHANNEL-0)에 상응하는 연산 결과 데이터의 출력 방법의 일 실시예가 도시되어 있다. 하나의 채널(CHANNEL-0)은 복수의 메모리 뱅크들(BANK0~BANK15)을 포함하고, 메모리 뱅크들(BANK0~BANK15)의 각각은 복수의 연산 유닛들(CU0~CU15)을 포함할 수 있다. 메모리 뱅크들(BANK0~BANK15)은 HBM 표준에 규정된 바와 같이 두 개의 슈도 채널들(PSE-0, PSE-1)로 구분될 수 있다.
연산 유닛들이 형성되는 연산 반도체 다이들의 각각은 도 15에 도시된 바와 같은 뱅크 합산기들(610a~610p)들을 더 포함할 수 있다. 뱅크 합산기들(610a~610p)은 메모리 뱅크들(BANK0~BANK15)의 각각에 해당하는 연산 유닛들의 출력들을 합산하여 각각의 뱅크 결과 신호들(BR0~BR15)을 발생한다. 각각의 연산 반도체 다이에서 발생되는 뱅크 결과 신호들(BR0~BR15)은 각각의 연산 반도체 다이에 상응하는 데이터 버스(DBUS)를 통하여 동시에 출력될 수 있다. 예를 들어, 하나의 채널(CHANNEL-0)에 상응하는 데이터 버스(DBUS)가 128 비트에 상응하고 하나의 채널(CHANNEL-0)이 16개의 메모리 뱅크들(BANK0~BANK15)을 포함하는 경우, 하나의 뱅크 합산기의 출력은 하나의 바이트, 즉 8 비트에 상응하는 데이터 버스(DBUS)의 데이터 경로들을 통해 출력될 수 있다. 즉 제1 뱅크 합산기(610a)의 뱅크 결과 신호(BR0)는 데이터 버스(DBUS)의 제1 바이트(BY0)에 상응하는 데이터 경로들을 통해 출력되고, 제2 뱅크 합산기(610b)의 뱅크 결과 신호(BR1)는 데이터 버스(DBUS)의 제2 바이트(BY1)에 상응하는 데이터 경로들을 통해 출력되고, 이와 같은 방식으로, 제16 뱅크 합산기(610p)의 뱅크 결과 신호(BR15)는 데이터 버스(DBUS)의 제16 바이트(BY15)에 상응하는 데이터 경로들을 통해 출력될 수 있다.
도 16은 본 발명의 실시예들에 따른 연산 회로를 이용한 매트릭스 연산을 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 복수의 연산 유닛들(CU0-0 ~ CU95-15)을 이용하여 매트릭스-벡터(MV, matrix-vector) 곱셈(multiplication)을 수행하는 방법을 보여준다. 도 16에서 i번째 행의 연산 유닛들(CUi-0 ~ CUi-15)은 i번째 메모리 뱅크(BANKi)에 상응한다. 예를 들어, MV 곱셈은 32비트 모드이고 각 메모리 뱅크는 16개의 연산 유닛들(CU)을 포함할 수 있다. 예를 들어, 네 개의 메모리 반도체 다이들의 각각이 2개의 채널들을 포함하고 각 채널이 16개의 메모리 뱅크들을 포함할 수 있다. 이 경우, 하나의 반도체 다이는 전술한 입출력 반도체 다이로 이용되고 세 개의 메모리 반도체 다이들이 연산 반도체 다이들로 이용되는 경우 연산 반도체 다이들에 포함되는 메모리 뱅크들의 개수는 96개(6채널*16메모리 뱅크)일 수 있다.
제1 동작 주기(T1)에서 제1 세트의 브로드캐스트 데이터(DA0~DA15)가 제2 동작 주기(T2)에서 제2 세트의 브로드캐스트 데이터(DA16~DA31)가 순차적으로 액티베이션(activations)으로서 모든 메모리 뱅크들의 모든 연산 유닛들에 공통으로 제공된다. 이와 같은 방식으로 액티베이션이 순차적으로 브로드캐스트될 수 있다. 한편, 제1 동작 주기(T1)에서 제1 세트의 내부 데이터(DW0~DW95)가 제2 동작 주기(T2)에서 제2 세트의 내부 데이터(DW96~DW191)가 웨이트(weights)로서 순차적으로 연산 유닛들에 각각 제공된다. 내부 데이터는 각각의 메모리 뱅크로부터 독출된 데이터에 해당한다. 이와 같이, 순차적으로 제공되는 액티베이션 및 웨이트에 기초하여 연산 유닛들은 내적 연산들(dot product operations)을 수행한다. 동일한 메모리 뱅크의 연산 유닛들은 같은 출력 액티베이션의 부분 합들을 제공한다. 따라서, 내적 연산이 완료된 후에 상기 부분 합들은 도 15의 뱅크 합산기들에 의해 합산되어 최종 결과, 즉 뱅크 결과 신호들(BR0~BR95)이 제공된다.
본 발명의 실시예들에 따른 적층형 메모리 장치에서 도 16에 도시된 바와 같은 MV 곱셈은 1*1 컨벌류션(convolution) 또는 완전 연결된 레이어(fully-connected layer)에 해당한다. MLP 및 RNN의 경우에 브로드캐스트 데이터, 즉 브로드캐스팅된 액티베이션은 1차원 입력 액티베이션의 서브-어레이에 해당한다. CNN의 경우에 입력 액티베이션은 입력 액티베이션 텐서에서 1*1 서브-컬럼에 해당한다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 시스템을 나타내는 분리 사시도이다.
도 17을 참조하면, 시스템(800)은 적층형 메모리 장치(1000) 및 호스트 장치(2000)를 포함할 수 있다.
적층형 메모리 장치(1000)는 수직으로 적층된 적어도 하나의 베이스 반도체 다이(base semiconductor die) 또는 로직 반도체 다이(logic semiconductor die)(1010) 및 복수의 메모리 반도체 다이(memory semiconductor die)들(1070, 1080)을 포함할 수 있다. 도 17에는 하나의 로직 반도체 다이 및 두 개의 메모리 반도체 다이들을 도시하였으나, 두 개 이상의 로직 반도체 다이들 및 한 개 또는 세 개 이상의 메모리 반도체 다이들이 적층 구조에 포함될 수 있다. 또한 도 17에는 로직 반도체 다이(1010)가 메모리 반도체 다이들(1070, 1080)과 함께 수직으로 적층되는 실시예를 도시하였으나, 도 19를 참조하여 후술하는 바와 같이, 로직 반도체 다이(1010)를 제외한 메모리 반도체 다이들(1070, 1080)만이 함께 수직으로 적층되고, 로직 반도체 다이(1010)는 인터포저 또는 베이스 기판을 통하여 적층된 메모리 반도체 다이들(1070, 1080)과 전기적으로 연결될 수도 있다.
로직 반도체 다이(1010)는 메모리 인터페이스(MIF)(1020) 및 메모리 반도체 다이들(1070, 1080)에 형성된 메모리 집적 회로들(1071, 1081)의 접근을 가능하게 하기 위한 로직을 포함한다. 이러한 로직은 메모리 제어부(CTRL)(1030), 글로벌 버퍼(GBF)(1040) 및 데이터 트랜스폼 로직(DTL)(1050)을 포함할 수 있다.
메모리 인터페이스(1020)는 인터커넥트 장치(12)를 통하여 호스트 장치(2000)와 같은 외부 장치와의 교신을 수행한다. 메모리 제어부(1030)는 적층형 메모리 장치(1000)의 전반적인 동작을 제어한다. 데이터 트랜스폼 로직(1050)은 메모리 반도체 다이들(1070, 1080)과 교신되는 데이터 또는 메모리 인터페이스(1020)를 통해 교신되는 데이터에 대한 연산을 수행할 수 있다. 예를 들어, 데이터 트랜스폼 로직(1050)은 맥스 풀링(max pooling), ReLU (rectified linear unit), 채널 단위 덧셈(channel-wise addition) 등의 연산을 수행할 수 있다.
메모리 반도체 다이들(1070, 1080)은 메모리 집적 회로들(MEM)(1071, 1081)을 각각 포함할 수 있다. 메모리 반도체 다이들(1070, 1080) 중 적어도 하나의 메모리 반도체 다이(1080)는 연산 회로(100)를 포함하는 연산 반도체 다이에 해당할 수 있다. 후술하는 바와 같이, 연산 회로(100)는 하나 이상의 연산 블록들을 포함할 수 있고, 상기 연산 블록들의 각각은 하나 이상의 연산 유닛들을 포함할 수 있다. 상기 연산 유닛들에는 실리콘 관통 전극들(TSV)을 통하여 브로드캐스트 데이터가 공통으로 제공되고 연산 반도체 다이(1080)의 메모리 집적 회로들(1081)로부터 각각 독출되는 내부 데이터가 제공된다. 상기 연산 유닛들은 상기 공통의 브로드캐스트 데이터 및 상기 각각의 내부 데이터에 기초한 연산을 수행하여 각각의 연산 결과 데이터를 제공할 수 있다.
호스트 장치(2000)는 호스트 인터페이스(HIF)(2110) 및 프로세서 코어(processor core)들(CR1, CR2)(2120, 2130)을 포함할 수 있다. 호스트 인터페이스(2110)는 인터커넥트 장치(12)를 통하여 적층형 메모리 장치(1000)와 같은 외부 장치와의 교신을 수행한다.
도 18은 본 발명의 실시예들에 따른 고 대역폭 메모리의 구조의 일 예를 나타내는 도면이다.
도 18을 참조하면, 고 대역폭 메모리(HBM, high bandwidth memory)(1001)는 복수의 DRAM 반도체 다이들, 예를 들어, 제1 내지 제4 메모리 반도체 다이들(1100, 1200, 1300, 1400)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다. HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 3에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널들(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 예를 들어, 도 18에 도시된 바와 같이, 제4 메모리 반도체 다이(1400)는 2개의 채널들(CHANNEL0, CHANNEL1)에 상응하는 2개의 메모리 집적 회로들(1401, 1402)을 포함할 수 있다. 각각의 메모리 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다.
예를 들어, 도 18의 제4 메모리 반도체 다이(1400)는 전술한 연산 유닛들을 포함하는 연산 반도체 다이에 해당할 수 있다. 각 채널에 상응하는 메모리 집적 회로들(1401, 1402)의 각각은 복수의 메모리 뱅크들(MB)을 포함하고, 각 메모리 뱅크(MB)는 연산 블록(CB)을 포함할 수 있다. 전술한 바와 같이 각 연산 블록(CB)은 복수의 연산 유닛들(CU)을 포함할 수 있다. 이와 같이, 상기 연산 유닛들은 연산 반도체 다이(1400)에 포함되는 메모리 뱅크들(MB)의 내부에 분산하여 배치될 수 있다.
고 대역폭 메모리(1001)의 각각의 채널은 메모리 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 일반적으로, 고 대역폭 메모리는 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다. 그러나, 본 발명의 실시예들에 따른 고 대역폭 메모리(1001)는 전술한 브로드캐스트 데이터의 전송 및/또는 연산 결과 데이터의 전송을 위하여 서로 다른 메모리 반도체 다이들의 데이터에 액세스할 수 있다.
고 대역폭 메모리(1001)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 인터페이스 다이(1010)를 선택적으로 포함할 수 있다. 메모리 반도체 다이들(1100, 1200, 1300, 1400)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(1010) 또는 로직 다이에 구현될 수 있다.
도 19 및 도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치의 패키징 구조를 나타내는 도면들이다.
도 19를 참조하면, 메모리 칩(2001)은 인터포저(interposer)(ITP) 및 인터포저(ITP) 위에 실장되는 적층형 메모리 장치를 포함한다. 적층형 메모리 장치는 로직 반도체 다이(LSD) 및 복수의 메모리 반도체 다이들(MSD1~MSD4)을 포함한다.
도 20을 참조하면, 메모리 칩(2002)은 베이스 기판(base substrate)(BSUB) 및 베이스 기판(BSUB) 위에 실장되는 적층형 메모리 장치를 포함한다. 적층형 메모리 장치는 로직 반도체 다이(LSD) 및 복수의 메모리 반도체 다이들(MSD1~MSD4)을 포함한다.
도 19에는 로직 반도체 다이(LSD)를 제외한 메모리 반도체 다이들(MSD1~MSD4)만이 함께 수직으로 적층되고, 로직 반도체 다이(LSD)는 인터포저(ITP) 또는 베이스 기판(BSUB)을 통하여 적층된 메모리 반도체 다이들(MSD1~MSD4)과 전기적으로 연결되는 구조가 도시되어 있다. 반면에 도 20에는 로직 반도체 다이(LSD)는 메모리 반도체 다이들(MSD1~MSD4)과 함께 수직으로 적층되는 구조가 도시되어 있다.
메모리 반도체 다이들(MSD1~MSD4)의 하나 이상은 전술한 연산 회로들(CAL)을 포함할 수 있다. 연산 회로들(CAL)은 공통의 브로드캐스트 데이터와 각 내부 데이터에 기초한 연산을 수행하는 복수의 연산 유닛들을 포함할 수 있다.
베이스 기판(BSUB)은 인터포저(ITP)를 포함하는 것으로 간주한다. 베이스 기판(BSUB)은 인쇄 회로 기판(PCB: printed circuit board)일 수 있다. 베이스 기판(BSUB)의 하면에는 외부 연결 부재, 예컨대 도전성 범프(BMP)가 형성될 수 있고, 베이스 기판(BSUB)의 상면에도 내부 연결 부재, 예컨대 도전성 범프(BMP)가 형성될 수 있다. 도 19의 실시예에서는 로직 반도체 다이(LDS)와 메모리 반도체 다이들(MSD1~MSD4)은 인터포저(ITP)에 형성된 도전 라인 패턴을 통하여 서로 전기적으로 연결될 수도 있다. 이와 같이 적층된 반도체 다이들(LSD, MSD1~MSD4)은 밀봉 부재(RSN)를 이용하여 패키징될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
메모리 장치(1230) 및/또는 비휘발성 메모리 장치(1240)는 도 17 내지 도 20을 참조하여 전술한 바와 같은 적층형 구조로서 구현될 수 있다. 적층형 구조는 TSV들을 통하여 연결되는 적층된 복수의 메모리 반도체 다이들을 포함하고 상기 메모리 반도체 다이들의 하나 이상에는 전술한 바와 같은 연산 유닛들이 형성된다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은, 메모리 집약적(memory-intensive) 또는 데이터 집약적(data-intensive)인 데이터 프로세스를 복수의 연산 유닛들에 의해 병렬적으로 수행함으로써 메모리 장치 및 외부 장치 사이에 교신되는 데이터의 양을 감소하여 전력 소모를 감소할 수 있다. 상기 복수의 연산 유닛들을 데이터 블록마다 배치하여 매트릭스-벡터 곱셈(MV, matrix-vector multiplication)을 위한 커널 웨이트(kernel weights)의 메모리 대역폭(memory bandwidth)을 증가시키고 브로드캐스팅을 통하여 상기 매트릭스-벡터 곱셈을 위한 액티베이션(activations)의 메모리 대역폭을 증가시킴으로써 MLP(multilayer perceptron), RNN(recurrent neural network), CNN(convolutional neural network) 등의 데이터 프로세싱 시간 및 전력소모를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 장치의 동작 방법은, 인덱스 데이터에 기초한 스킵 연산 모드를 통하여 무효 데이터에 대한 독출 및 연산을 생략함으로써 전력 소모를 더욱 감소할 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 다이에 형성되고 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 반도체 다이에 형성되고, 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행하고, 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행하는 연산 회로를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 스킵 연산 모드에서, 상기 메모리 셀 어레이로부터 상기 유효 데이터만이 출력되고 상기 무효 데이터는 출력되지 않는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    노말 연산 모드에서, 상기 인덱스 데이터에 관계 없이 상기 유효 데이터 및 상기 무효 데이터에 대한 연산을 모두 수행하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서,
    상기 인덱스 데이터는 복수의 열 어드레스들에 각각 상응하는 복수의 인덱스 비트들을 포함하고,
    상기 인덱스 비트들의 각각은 상기 복수의 열 어드레스들 중에서 상응하는 열 어드레스로부터 독출되는 각각의 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 인덱스 비트들의 각각은,
    상기 상응하는 열 어드레스로부터 독출되는 내부 데이터의 비트들이 모두 0일 때 상기 내부 데이터가 상기 무효 데이터임을 나타내는 제1 값을 갖고,
    상기 상응하는 열 어드레스로부터 독출되는 내부 데이터의 비트들 중 적어도 하나의 비트가 1일 때 상기 내부 데이터가 상기 유효 데이터임을 나타내는 제2 값을 갖는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 데이터 블록들을 포함하고,
    상기 연산 회로는 상기 복수의 데이터 블록들의 각각에 상응하고, 상기 브로드캐스트 데이터를 공통으로 수신하고 상기 복수의 데이터 블록들 중에서 상응하는 데이터 블록으로부터 각각의 내부 데이터를 수신하는 복수의 연산 유닛들을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 복수의 연산 유닛들의 각각은,
    상기 스킵 연산 모드에서, 상기 각각의 내부 데이터에 상응하는 각각의 인덱스 데이터에 기초하여 각각의 스킵 인에이블 신호를 발생하는 스킵 제어기; 및
    상기 브로드캐스트 데이터 및 상기 각각의 내부 데이터에 기초한 연산을 수행하고, 상기 스킵 연산 모드에서, 상기 각각의 스킵 인에이블 신호에 기초하여 상기 각각의 내부 데이터 중에서 무효 데이터에 대한 연산을 생략하는 연산부를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 스킵 제어기는.
    상기 스킵 연산 모드에서, 상기 각각의 인덱스 데이터에 기초하여 상기 유효 데이터에 상응하는 열 어드레스에 대한 독출시 상기 각각의 스킵 인에이블 신호를 활성화하고, 상기 무효 데이터에 상응하는 열 어드레스에 대한 독출시 상기 각각의 스킵 인에이블 신호를 비활성화하는 것을 특징으로 하는 메모리 장치.
  9. 제8 항에 있어서,
    상기 연산부는,
    상기 각각의 스킵 인에이블 신호가 활성화된 경우 상기 브로드캐스트 데이터 및 상기 유효 데이터에 대한 연산을 수행하도록 인에이블되고, 상기 각각의 스킵 인에이블 신호가 비활성화된 경우 디스에이블되는 것을 특징으로 하는 메모리 장치.
  10. 제8 항에 있어서,
    상기 메모리 셀 어레이에 입출력되는 데이터를 게이팅하는 입출력 게이팅 회로를 더 포함하고,
    상기 입출력 게이팅 회로는 상기 각각의 스킵 인에이블 신호가 활성화된 경우 상기 각각의 스킵 인에이블 신호에 상응하는 데이터 블록으로부터 상기 유효 데이터를 출력하고, 상기 각각의 스킵 인에이블 신호가 비활성화된 경우 상응하는 데이터 블록으로부터 상기 무효 데이터를 출력하지 않는 것을 특징으로 하는 메모리 장치.
  11. 제7 항에 있어서,
    상기 인덱스 데이터는 상기 인덱스 데이터에 상응하는 내부 데이터가 독출되는 상기 메모리 셀 어레이의 복수의 열 어드레스들과 매핑되는 상기 메모리 셀 어레이의 베이스 열 어드레스로부터 독출되는 것을 특징으로 하는 메모리 장치.
  12. 제7 항에 있어서,
    상기 스킵 제어기는,
    노말 연산 모드에서, 상기 각각의 인덱스 데이터에 관계 없이 상기 각각의 스킵 인에이블 신호를 항상 활성화하는 것을 특징으로 하는 메모리 장치.
  13. 제7 항에 있어서,
    상기 스킵 연산 모드에서, 상기 복수의 연산 유닛들은 상기 각각의 인덱스 데이터에 기초하여 상기 복수의 연산 유닛들에 각각 상응하는 스킵 인에이블 신호들을 독립적으로 발생하는 것을 특징으로 하는 메모리 장치.
  14. 제1 항에 있어서,
    상기 메모리 셀 어레이에 저장되는 기입 데이터에 기초하여 상기 인덱스 데이터를 발생하는 인덱스 데이터 발생기를 더 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서,
    상기 메모리 셀 어레이는 복수의 데이터 블록들을 포함하고,
    상기 인덱스 데이터 발생기는 상기 복수의 데이터 블록들의 각각에 상응하고, 상기 복수의 데이터 블록들 중에서 상응하는 데이터 블록에 저장되는 각각의 기입 데이터에 기초하여 각각의 인덱스 데이터를 발생하는 복수의 발생 유닛들을 포함하는 것을 특징으로 하는 메모리 장치.
  16. 제15 항에 있어서,
    상기 발생 유닛들의 각각은,
    상기 각각의 기입 데이터에 대한 로직 연산을 수행하는 로직 게이트; 및
    상기 로직 게이트의 출력 신호에 기초하여 상기 각각의 인덱스 데이터를 저장하는 인덱스 저장부를 포함하는 것을 특징으로 하는 메모리 장치.
  17. 제16 항에 있어서,
    상기 로직 게이트는 각각의 열 어드레스에 저장되는 기입 어드레스에 대한 상기 로직 연산을 복수의 열 어드레스들에 대하여 순차적으로 수행하고,
    상기 인덱스 저장부는 상기 로직 게이트의 출력 신호에 기초하여 상기 복수의 열 어드레스들에 각각 상응하는 상기 인덱스 데이터의 복수의 인덱스 비트들을 순차적으로 저장하는 것을 특징으로 하는 메모리 장치.
  18. 제14 항에 있어서,
    상기 인덱스 데이터 발생기에 의해 발생되는 인덱스 데이터는 기입 동작시 상기 메모리 셀 어레이에 저장되는 것을 특징으로 하는 메모리 장치.
  19. 수직 방향으로 적층되는 복수의 메모리 반도체 다이들;
    상기 메모리 반도체 다이들을 전기적으로 연결하는 실리콘 관통 전극들;
    상기 메모리 반도체 다이들에 각각 형성되고 데이터를 저장하는 복수의 메모리 집적 회로들; 및
    상기 메모리 반도체 다이들 중 하나 이상의 연산 반도체 다이들에 형성되고, 상기 실리콘 관통 전극들을 통하여 상기 연산 반도체 다이들에 공통으로 제공되는 브로드캐스트 데이터 및 상기 연산 반도체 다이들의 상기 메모리 집적 회로들로부터 각각 독출되는 내부 데이터에 기초한 연산을 수행하고, 스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행하는 연산회로를 포함하는 적층형 메모리 장치.
  20. 메모리 셀 어레이와 동일한 반도체 다이에 형성된 연산 회로를 이용하여 상기 반도체 다이의 외부로부터 제공되는 브로드캐스트 데이터 및 상기 메모리 셀 어레이로부터 독출되는 내부 데이터에 기초한 연산을 수행하는 단계;
    스킵 연산 모드에서 상기 내부 데이터가 유효 데이터 또는 무효 데이터인지를 나타내는 인덱스 데이터를 제공하는 단계; 및
    상기 스킵 연산 모드에서 상기 인덱스 데이터에 기초하여 상기 무효 데이터에 대한 연산을 생략하고 상기 유효 데이터에 대한 연산을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
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