CN107783729A - 数据存储装置 - Google Patents

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Abstract

本发明涉及一种数据存储装置，其包括：非易失性存储器装置，其联接到多个通道；以及控制器，其包括处理器、缓冲器和存储器控制器，存储器控制器分别联接到通道，其中不管缓冲器的状态如何，处理器都响应于来自主机装置的第一访问请求，将第一访问命令传输至第一存储器控制器，并且其中第一存储器控制器通过响应于第一访问命令确定缓冲器的状态来控制第一非易失性存储器装置的内部操作。

Description

数据存储装置
相关申请的交叉引用
本申请要求于2016年8月25日向韩国知识产权局提交的申请号为10-2016-0108419的韩国申请的优先权，该申请的全部内容通过引用并入本文。
技术领域
各种实施例总体涉及一种数据存储装置，且更特别地，涉及一种包括非易失性存储器装置的数据存储装置。
背景技术
数据存储装置响应于写入请求存储由外部装置提供的数据。数据存储装置还可响应于读取请求将存储的数据提供给外部装置。使用数据存储装置的外部装置的示例包括计算机、数字照相机、蜂窝电话等。数据存储装置可在制造外部装置期间嵌入外部装置中，或者可单独制造，然后连接到外部装置。
发明内容
各种实施例涉及包括控制器和多个非易失性存储器装置的数据存储装置，用以最小化控制器中的处理器的开销以改进数据存储装置的操作性能。
在实施例中，数据存储装置可包括：至少一个非易失性存储器装置，其可操作地联接到多个通道中的每一个；以及控制器，其包括处理器、缓冲器和多个存储器控制器，该多个存储器控制器分别联接到通道，其中不管缓冲器的状态如何，处理器都响应于从主机装置接收的第一访问请求将第一访问命令传输至第一存储器控制器，并且其中第一存储器控制器通过响应于第一访问命令确定缓冲器的状态来控制第一非易失性存储器装置的内部操作。
在实施例中，数据存储装置可包括：非易失性存储器装置，其联接到多个通道；以及控制器，其包括缓冲器和存储器控制器，缓冲器包括第一区域并且存储器控制器分别联接到通道，其中存储器控制器中的第一存储器控制器通过响应于第一读取命令确定第一区域的状态来控制第一非易失性存储器装置的读取操作。
在实施例中，固态驱动器可包括：处理器、RAM和存储介质接口，该存储介质接口包括经由通道可操作地联接到至少一个非易失性存储器装置的至少一个存储器控制器，其中不管RAM的状态如何，处理器都响应于从主机装置接收的第一访问请求将第一访问命令传输至至少一个存储器控制器，并且其中至少一个存储器控制器通过响应于第一访问命令确定缓冲器的状态来控制至少一个非易失性存储器装置的内部操作。
附图说明
从下面参照附图对本发明的具体实施例的详细描述中，本发明的这些和其它特征与优点对于本领域技术人员将变得显而易见：
图1是示出根据本发明的实施例的数据存储装置的框图。
图2是示出在图1的数据存储装置中采用的非易失性存储器装置的框图。
图3是解释图1的数据存储装置处理从主机装置接收的写入请求的方法的图。
图4和图5是解释图1的数据存储装置处理来自主机装置的读取请求的方法的图。
图6是示出根据本发明的实施例的固态驱动器(SSD)的框图。
图7是示出应用了根据本发明的实施例的数据存储装置的数据处理系统的框图。
具体实施方式
在下文中，将通过本发明的示例性实施例并参照附图来描述根据本发明的数据存储装置及其操作方法。然而，本发明可以不同的形式实施，并不应被解释为仅限于本文所阐述的实施例。相反，提供这些实施例以足够详细地描述本发明，使得本发明所属领域的技术人员能够实施本发明的技术概念。
应当理解，本发明的实施例不限于附图中所示的细节，附图不一定按比例绘制，并且在一些情况下，可能已经夸大了比例以便更清楚地描绘本发明的某些特征。虽然使用了特定术语，但是应当理解，所使用的术语仅用于描述具体实施例，并且不旨在限制本发明的范围。
还应注意，在下面的描述中，为了有助于理解本发明而给出了具体细节，然而，可在没有这些具体细节中的一些的情况下实施本发明。此外，要注意的是，公知的结构和/或进程可仅作简要描述或者根本不作描述，以避免不必要的公知细节模糊本公开。
还应注意，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有特别说明，否则所描述的与一个实施例相关的元件(也被称为特征)可以单独使用或与另一个实施例的其它元件组合使用。
在下文中，将参照附图详细描述本发明的各种实施例。
图1示出根据本发明的实施例的数据存储装置10。
数据存储装置10可响应于来自主机装置的访问请求即写入请求和读取请求分别存储从主机装置接收的写入数据和将所存储的数据传输至主机装置。
数据存储装置10可被配置为个人计算机存储卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC及MMC-Micro)、各种安全数字卡(SD、Mini-SD及Micro-SD)、通用闪存(UFS)以及固态驱动器(SSD)等。
数据存储装置10可包括控制器100和非易失性存储器装置NVM11至NVM22。
控制器100可响应于从主机装置传输的写入请求将数据存储在非易失性存储器装置NVM11至NVM22中。控制器100还可响应于从主机装置接收的读取请求，读取存储在非易失性存储器装置NVM11至NVM22中的数据，并将读取数据输出到主机装置。
控制器100可包括主机接口110、处理器120、缓冲器130以及存储器控制器MCT1和MCT2。虽然图1示出了分别联接到通道CH1和CH2的两个存储器控制器MCT1和MCT2，但是应当注意，存储器控制器的数量不限于此。存储器控制器的数量可根据通道的数量而改变。
主机接口110可与主机装置通信。主机接口110可从主机装置接收诸如写入请求或读取请求的请求，并且可将接收到的例如从主机装置接收到的写入请求和读取请求的请求传输至处理器120。主机接口110可将从主机装置接收的写入数据传输至缓冲器130，并且还将从非易失性存储器装置NVM11到NVM22读取且存储在缓冲器130中的读取数据传输至主机装置。主机接口110可以是任何合适的接口。
处理器120可响应于从主机接口110传输的访问请求，确定非易失性存储器装置NVM11至NVM22中待被访问的非易失性存储器装置，即目标非易失性存储器装置。存储器控制器MCT1和MCT2中的联接到目标非易失性存储器装置的存储器控制器也将被称为目标存储器控制器。处理器120可响应于从主机接口110传输的访问请求，将例如写入命令或读取命令的访问命令传输至目标存储器控制器。
不管缓冲器130的状态如何，处理器120都可将访问命令传输至目标存储器控制器。缓冲器130的状态可由缓冲器管理器140确定。基于来自缓冲器管理器140的缓冲器130的状态，目标存储器控制器，即存储器控制器MCT1和MCT2中的一个可确定是否将内部操作命令传输至目标非易失性存储器装置。
缓冲器130可临时存储在主机装置与非易失性存储器装置NVM11至NVM22之间待传输的数据。虽然缓冲器130可以是诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器装置，但是应注意，实施例不限于此。
缓冲器管理器140可确定缓冲器130的状态。例如，当从主机装置接收到写入请求时，缓冲器管理器140可根据写入数据是否已经完全从主机装置传输至缓冲器130来确定缓冲器130的状态。例如，当从主机装置接收到读取请求时，缓冲器管理器140可根据缓冲器130的预定区域是否可用以及存储在缓冲器130的预定区域中的数据是否无错来确定缓冲器130的状态。
存储器控制器MCT1和MCT2可分别联接到通道CH1和CH2。存储器控制器MCT1和MCT2中的每一个可从处理器120接收用于联接到相应通道的非易失性存储器装置的访问命令，并且将接收的访问命令存储在分别对应于非易失性存储器装置的命令队列(未示出)中。存储器控制器MCT1和MCT2中的每一个可响应于访问命令根据缓冲器管理器140来确定缓冲器130的状态，并根据确定结果，将诸如写入操作命令和读取操作命令的内部操作命令传输至目标非易失性存储器装置，从而控制目标非易失性存储器装置的内部操作。
从处理器120接收写入命令的目标存储器控制器可确定写入数据是否已经完全从主机装置传输至缓冲器130，并且根据确定结果，通过写入操作命令控制目标非易失性存储器装置的写入操作。当确定写入数据已经完全传输至缓冲器130时，目标存储器控制器可将写入操作命令传输至目标非易失性存储器装置。根据一个实施例，当确定写入数据尚未完全传输至缓冲器130时，目标存储器控制器可不将写入操作命令传输至目标非易失性存储器装置，并且可连续地检查写入数据是否已经完全传输至缓冲器130。然后，当目标存储器控制器确定写入数据已经完全传输至缓冲器130时，目标存储器控制器然后可将写入操作命令传输至目标非易失性存储器装置。目标非易失性存储器装置可通过响应于从目标存储器控制器接收的写入操作命令执行写入操作来存储写入数据。
根据另一实施例，当确定写入数据尚未完全传输至缓冲器130但已经传输了预定数据大小时，目标存储器控制器可将写入操作命令传输至目标非易失性存储器装置。因此，在整个写入数据的大小非常大的情况下，只要预定大小的数据已经传输至缓冲器130，则在无需等待到整个写入数据完全传输的情况下就可以开始写入操作，因此可抑制写入操作中的延迟。可设置数据的预定大小，以便优化数据存储装置10的至少一个性能特性。例如，可根据目标非易失性存储器装置执行写入操作的单位来设置数据的预定大小。
从处理器120接收读取命令的目标存储器控制器可确定缓冲器130的预定区域是否可用，并且根据确定结果，可通过读取操作命令即感测操作命令和传输操作命令来控制目标非易失性存储器装置的读取操作。缓冲器130的预定区域可对应于来自主机装置的读取请求，并且可由主机装置或处理器120指定用于处理读取请求。当确定缓冲器130的预定区域可用时，目标存储器控制器可将感测操作命令和传输操作命令传输至目标非易失性存储器装置。目标非易失性存储器装置可分别响应于感测操作命令和传输操作命令对请求读取的目标数据执行感测操作并且对感测数据执行传输操作。因此，从目标非易失性存储器装置传输的数据可存储在缓冲器130的预定区域中，并且然后可经由主机接口110从缓冲器传输至主机装置。
同时，在缓冲器130的预定区域仍然处于被分配用于对应于先前的读取命令的数据的状态的情况下，将确定缓冲器130的预定区域不可用。当确定缓冲器130的预定区域不可用时，目标存储器控制器可确定存储在缓冲器130的预定区域中的数据是否无错，并根据确定结果控制目标非易失性存储器装置的感测操作。具体地，当确定存储在缓冲器130的预定区域中的数据不是无错时，目标存储器控制器可连续检查存储在缓冲器130的预定区域中的数据是否无错。当确定存储在缓冲器130的预定区域中的数据无错时，目标存储器控制器可将感测操作命令传输至目标非易失性存储器装置。也就是说，在存储在缓冲器130的预定区域中的数据无错的情况下，由于相应的无错数据将立即输出到主机装置，所以目标存储器控制器可控制目标非易失性存储器装置开始读取命令的感测操作。目标非易失性存储器装置可响应于感测操作命令执行感测操作以感测请求读取的目标数据。
然后，在执行目标非易失性存储器装置的感测操作之后，目标存储器控制器可确定缓冲器的预定区域是否可用，并根据确定结果控制目标非易失性存储器装置的传输操作。具体地，当确定缓冲器130的预定区域不可用时，即，当存储在预定区域中的数据尚未输出到主机装置时，目标存储器控制器可连续检查缓冲器130的预定区域是否可用。当确定缓冲器130的预定区域可用时，即，在存储在预定区域中的数据被输出到主机装置之后，目标存储器控制器可将传输操作命令传输至目标非易失性存储器装置。
根据实施例，当确定存储在缓冲器130的预定区域即第一区域中的数据不是无错时，目标存储器控制器可确定除了第一区域之外的缓冲器130的第二区域是否可用，并且根据确定结果如上所述地控制目标非易失性存储器装置的读取操作。换言之，当确定缓冲器130的第二区域可用时，目标存储器控制器可顺序地将感测操作命令和传输操作命令传输至目标非易失性存储器装置。当确定缓冲器130的第二区域不可用时，目标存储器控制器可确定存储在第二区域中的数据是否无错，并且当确定存储在第二区域中的数据无错时，目标存储器控制器可将感测操作命令传输至目标非易失性存储器装置。在执行目标非易失性存储器装置的感测操作之后，当确定缓冲器130的第二区域可用时，目标存储器控制器可将传输操作命令传输至目标非易失性存储器装置。目标存储器控制器可向处理器120报告缓冲器130的第二区域已经用于处理读取命令。因此，从目标非易失性存储器装置传输的数据存储在缓冲器130的第二区域中，并且处理器120可控制存储在缓冲器130的第二区域中的数据输出到主机装置。
根据实施例，当确定已经执行感测操作的目标非易失性存储器装置需要比当前的读取命令更早地处理另一读取命令时，处理器120可中止目标非易失性存储器装置的感测操作。例如，如上所述，当例如第一数据的预先读取并存储在缓冲器130的预定区域中的数据无错时，由于相应的数据将立即输出到主机装置，所以处理器120可将感测操作命令传输至目标非易失性存储器装置。然而，此后，当确定例如第二数据的预先从目标非易失性存储器装置读取并存储在缓冲器130的另一区域中的数据不是无错时，处理器120应当再次读取第二数据。此时，当确定应当首先处理对第二数据的读取操作时，处理器120可中止预先执行的目标非易失性存储器装置的感测操作，并且控制目标非易失性存储器装置的读取操作提前读取第二数据。
存储器控制器MCT1和MCT2中的每一个可响应于从处理器120传输的多个访问命令，根据缓冲器管理器140确定缓冲器130的状态。具体地，存储器控制器MCT1和MCT2中的每一个可独立于响应于第一访问命令确定缓冲器130的状态而响应于第二访问命令确定缓冲器130的状态，从而控制对应于第二访问命令的非易失性存储器装置的内部操作。对应于第二访问命令的非易失性存储器装置可以是对应于第一访问命令的非易失性存储器装置，或者可以是另一个非易失性存储器装置。不管接收第一访问命令和第二访问命令的顺序如何，存储器控制器MCT1和MCT2中的每一个都可根据缓冲器130的状态处理第一访问命令和第二访问命令。
此外，存储器控制器MCT1和MCT2中的每一个可独立于其它存储器控制器确定缓冲器130的状态，从而控制联接到相应通道的非易失性存储器装置。
存储器控制器MCT1和MCT2中的每一个可对存储在缓冲器130中的数据执行编码操作，并将编码数据传输至目标非易失性存储器装置，并且可对从目标非易失性存储器装置传输的数据执行解码操作，并将解码数据存储在缓冲器130中。通过执行解码操作，存储器控制器MCT1和MCT2中的每一个可通知缓冲器管理器(未示出)从目标非易失性存储器装置传输的数据是否无错。
非易失性存储器装置NVM11至NVM22可通过各自通道CH1和CH2联接到存储器控制器MCT1和MCT2。非易失性存储器装置NVM11至NVM22中的每一个可根据相应的存储器控制器的控制来执行内部操作，即写入操作和读取操作。读取操作可包括如上所述的感测操作和传输操作。尽管图1示出了两个非易失性存储器装置联接到两个通道中的每一个，但应注意的是，在本实施例中的通道和非易失性存储器装置的数量不限于此。
非易失性存储器装置NVM11至NVM22中的每一个可由诸如NAND闪存或NOR闪存的闪速存储器、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)等配置。在实施例中，非易失性存储器装置NVM11至NVM22中的每一个是闪速存储器。
图2是示出图1所示的非易失性存储器装置NVM11的示例配置的框图。由于非易失性存储器装置NVM11可具有与其余的非易失性存储器装置NVM12至NVM22中的任何一个相同或基本相同的结构，所以在图2中非易失性存储器装置NVM11作为示例进行解释。
非易失性存储器装置NVM11可包括控制逻辑210、数据缓冲器220以及存储器单元阵列230。
控制逻辑210可响应于通过通道CH1从存储器控制器MCT1接收的诸如写入操作命令和读取操作命令的内部操作命令控制存储器单元阵列230和数据缓冲器220。控制逻辑210可响应于写入操作命令，将通过通道CH1传输的写入数据存储在数据缓冲器220中，并且将来自数据缓冲器220的写入数据传输至存储器单元阵列230。
控制逻辑210可响应于读取操作命令的感测操作命令，感测存储在存储器单元阵列230中的数据，并将感测数据存储在数据缓冲器220中，并且响应于读取操作命令的传输操作命令将存储在数据缓冲器220中的数据传输至存储器控制器MCT1。
数据缓冲器220可临时存储在存储器控制器MCT1和存储器单元阵列230之间的数据。例如，在写入操作中，数据缓冲器220可临时存储经由通道CH1从存储器控制器MCT1接收的写入数据。此外，在读取操作中，在控制逻辑210能够将读取数据传输至控制器100的缓冲器130之前，数据缓冲器220可临时存储从存储器单元阵列230读取的读取数据。
存储器单元阵列230可包括用于存储数据的多个存储器单元。存储器单元阵列可以是二维(2D)或三维(3D)结构。
根据实施例，存储器控制器MCT1和MCT2可检查缓冲器130的状态，并且即使在检查缓冲器130的状态之前，即，在未检查缓冲器130的状态的情况下，当从主机装置接收访问请求时，处理器120也可立即将访问命令传输至存储器控制器MCT1和MCT2。因此，可减少处理器120的开销，并且可改进数据存储装置10的操作性能。存储器控制器MCT1和MCT2可响应于多个访问命令独立地检查缓冲器130的状态，从而进一步提高命令处理速度。
图3是解释图1的数据存储装置10处理从主机装置接收的写入请求的方法的图。为了便于说明，在图3中将省略对图1所示的主机接口110的操作的描述。在下面的描述中，进一步假定目标存储器控制器是存储器控制器MCT1，并且目标非易失性存储器装置是非易失性存储器装置NVM11。
在步骤S110中，处理器120可从主机装置接收写入请求WRQ。
在步骤S120中，缓冲器130可从主机装置接收写入数据WDT。
在步骤S130中，不管缓冲器130的状态如何，即，不管将写入数据传输至缓冲器130是否已经完成，处理器120都可响应于写入请求WRQ将写入命令WCMD传输至目标存储器控制器MCT1。
然后，在接收到写入命令WCMD之后并且响应于写入命令WCMD，目标存储器控制器MCT1可在步骤S140中确定写入数据WDT是否已经完全传输至缓冲器130。当确定写入数据WDT尚未完全传输至缓冲器130(步骤S140中为“否”)时，目标存储器控制器MCT1可连续检查写入数据WDT是否已经完全传输至缓冲器130，即重复步骤S140直到确定已完全传输(步骤S140中为“是”)。当确定写入数据WDT已经完全传输至缓冲器130(步骤S140中为“是”)时，进程可继续进行到步骤S150。
在步骤S150中，目标存储器控制器MCT1然后可从缓冲器130获得写入数据WDT。
在步骤S160中，在已经从缓冲器130获得写入数据WDT之后，目标存储器控制器MCT1然后可以将写入操作命令WOCMD与写入数据WDT一起传输至目标非易失性存储器装置NVM11。
在步骤S170中，目标非易失性存储器装置NVM11可响应于从目标存储器控制器MCT1接收的写入操作命令WOCMD，对写入数据WDT执行写入操作。
图4和图5是解释图1的数据存储装置10处理来自主机装置的读取请求的方法的图。为了便于说明，在图4和图5中将省略对图1所示的主机接口110的操作的描述。
参照图4，在步骤S210中，处理器120可从主机装置接收用于非易失性存储器装置NVM11的读取请求RRQ。
在步骤S220中，不管缓冲器130的状态如何，处理器120都可响应于读取请求RRQ将读取命令RCMD传输至目标存储器控制器MCT1。
在步骤S230中，目标存储器控制器MCT1可响应于读取命令RCMD确定缓冲器130的预定区域是否可用。缓冲器130的预定区域可由主机装置或处理器120指定。如图4所示，目标存储器控制器MCT1可确定缓冲器130的预定区域可用(步骤S230中为“是”)。
然后，在步骤S240中，目标存储器控制器MCT1可将感测操作命令SCMD传输至目标非易失性存储器装置NVM11。
在步骤S250中，目标非易失性存储器装置NVM11可响应于感测操作命令SCMD对存储在存储器单元阵列230中的数据执行感测操作，并将感测数据存储在数据缓冲器220中。
在步骤S260中，目标非易失性存储器装置NVM11可将感测完成报告SC传输至目标存储器控制器MCT1。
在步骤S270中，目标存储器控制器MCT1可将传输操作命令TCMD传输至目标非易失性存储器装置NVM11。
在步骤S280中，在接收到传输操作命令TCMD时，目标非易失性存储器装置NVM11可响应于传输操作命令TCMD，将存储在数据缓冲器220中的读取数据RDT传输至目标存储器控制器MCT1。
在步骤S290中，目标存储器控制器MCT1可将从目标非易失性存储器装置NVM11传输的数据RDT存储在缓冲器130的预定区域中。
在步骤S300中，可将存储在缓冲器130的预定区域中的数据输出到主机装置。
参照图5，步骤S310和S320可与图4中的步骤S210和S220相同。
然而，在步骤S330中，目标存储器控制器MCT1可确定缓冲器130的预定区域不可用(步骤S330中为“否”)，在这种情况下，目标存储器控制器将继续进行到步骤S340。
在步骤S340中，目标存储器控制器MCT1可确定存储在缓冲器130的预定区域中的数据是否无错。当确定存储在缓冲器130的预定区域中的数据不是无错(步骤S340中为“否”)时，目标存储器控制器MCT1可连续检查存储在缓冲器130的预定区域中的数据是否无错，即，重复步骤S340直到做出缓冲器130的预定区域无错的确定。当在后续的步骤S340的重复中，确定存储在缓冲器130的预定区域中的数据无错(步骤S340中为“是”)时，该进程然后可继续进行到步骤S350。
在步骤S350中，目标存储器控制器MCT1可将感测操作命令SCMD传输至目标非易失性存储器装置NVM11。也就是说，由于无错数据可被立即输出到主机装置，所以缓冲器130的预定区域可立即改变为可用状态。因此，目标存储器控制器MCT1可响应于感测操作命令SCMD控制目标非易失性存储器装置NVM11开始感测操作。
在步骤S360中，目标非易失性存储器装置NVM11可响应于感测操作命令SCMD对存储在存储器单元阵列230中的数据执行感测操作，并将感测数据存储在数据缓冲器220中。
在步骤S370中，目标非易失性存储器装置NVM11可将感测完成报告SC传输至目标存储器控制器MCT1。
在步骤S380中，目标存储器控制器MCT1可确定缓冲器130的预定区域是否可用。当确定缓冲器130的预定区域不可用(步骤S380中为“否”)时，目标存储器控制器MCT1可连续检查缓冲器130的预定区域是否可用，即可重复步骤S380直到做出缓冲器130的预定区域可用的确定。在存储在缓冲器130的预定区域中的数据被输出到主机装置的情况下，缓冲器130的预定区域可改变为可用状态。因此，当在后续的步骤S380的重复中确定缓冲器130的预定区域可用(步骤S380中为“是”)时，进程可继续进行到步骤S390。
在步骤S390中，目标存储器控制器MCT1可将传输操作命令TCMD传输至目标非易失性存储器装置NVM11。
在步骤S400中，目标非易失性存储器装置NVM11可响应于传输操作命令TCMD将存储在数据缓冲器220中的数据RDT传输至目标存储器控制器MCT1。
步骤S410和S420可与图4中的步骤S290和S300相同。
尽管在图5中示出了步骤S380在步骤S370之后执行，但是应当注意，步骤S380可在步骤S350之后立即执行。
图6是示出根据本发明的实施例的固态驱动器(SSD)1000的框图。
SSD 1000可包括可操作地联接到存储介质1200的控制器1100。
控制器1100可控制主机装置1500和存储介质1200之间的数据交换。控制器1100可包括通过总线1170联接的处理器1110、随机存取存储器(RAM)1120、只读存储器(ROM)1130、错误校正电路(ECC)1140、主机接口1150和存储介质接口1160。
处理器1110可响应于从主机装置1500接收的请求控制控制器1100的操作。处理器1110可响应于从主机装置1500接收的写入请求将数据存储在存储介质1200中。处理器1110可响应于来自主机装置1500的读取请求，从存储介质1200中读取存储的数据。通常，处理器可响应于从主机装置1500接收的数据处理请求来控制主机装置1500和存储介质1200之间的数据交换。为了更有效地管理存储介质1200，处理器1110可控制SSD 1000的诸如合并操作、损耗均衡操作等的内部操作。
处理器1110可以是图1中的处理器120，或者可以包括图1中的处理器120。不管RAM1120的状态如何，处理器1110都可响应于从主机装置1500传输的访问请求将访问命令传输至可以包括在存储介质接口1160中的目标存储器控制器MCT1至MCTn。
RAM 1120可存储待由处理器1110使用的程序和程序数据。RAM 1120可在将从主机接口1150传输的数据传递至存储介质1200之前临时存储这些数据，并且可在将从存储介质1200传输的数据传递至主机装置1500之前临时存储这些数据。RAM 1120可以是图1中的缓冲器130或可以包括图1中的缓冲器130。
ROM 1130可存储待由处理器1110读取的程序代码。程序代码可包括待由处理器1110处理的命令，使得处理器1110可控制控制器1100的内部单元。
ECC 1140可对待存储在存储介质1200中的数据进行编码，并且可对从存储介质1200读取的数据进行解码。ECC 1140可根据ECC算法检测并校正数据中出现的错误。
主机接口1150可与主机装置1500交换数据处理请求和数据。主机接口1150可包括图1中的主机接口110。
存储介质接口1160可将控制信号和数据传输至存储介质1200。存储介质接口1160可从存储介质1200接收数据。存储介质接口1160可通过多个通道CH0至CHn联接到存储介质1200。
存储介质接口1160可包括与图1中的存储器控制器MCT1和MCT2等同的多个存储器控制器MCT0至MCTn。在实施例中，多个存储器控制器MCT0至MCTn可对应于多个通道CH0至CHn。存储介质接口1160可响应于从处理器1110传输的访问命令来确定RAM 1120的状态，并且根据确定结果将内部操作命令传输至目标非易失性存储器装置，从而控制目标非易失性存储器装置的内部操作。
存储介质1200可包括多个非易失性存储器装置NVM0至NVMn。一个或多个非易失性存储器装置可以可操作地联接到每个通道CH0到CHn，并且经由各自的通道联接到多个存储器控制器。多个非易失性存储器装置NVM0至NVMn中的每一个可根据控制器1100的控制执行写入操作和读取操作。
图7是示出应用了根据本发明的实施例的数据存储装置的数据处理系统2000的框图。
数据处理系统2000可包括计算机、膝上型计算机、上网本、智能电话、数字电视、数字照相机、导航仪等。数据处理系统2000可包括主处理器2100、主存储器装置2200、数据存储装置2300和输入/输出装置2400。数据处理系统2000的内部单元可通过系统总线2500交换数据、控制信号等。
主处理器2100可控制数据处理系统2000的操作。主处理器2100可以是中央处理单元，例如微处理器。主处理器2100可执行主存储器2200上的诸如操作系统、应用、装置驱动程序等的软件。
主存储器装置2200可存储待由主处理器2100使用的程序及程序数据。主存储器装置2200可临时存储待传输至数据存储装置2300和输入/输出装置2400的数据。
数据存储装置2300可包括控制器2310和存储介质2320。数据存储装置2300可以与图1中的数据存储装置10相同或基本相同的方式被配置并操作。
输入/输出装置2400可包括键盘、扫描仪、触摸屏、屏幕监视器、打印机、鼠标等，这些输入/输出装置能够与用户交换数据，诸如从用户接收用于控制数据处理系统2000的命令或将处理结果提供给用户。
根据实施例，数据处理系统2000可通过诸如局域网(LAN)、广域网(WAN)、无线网络等的网络2600与至少一个服务器2700通信。数据处理系统2000可包括用于访问网络2600的网络接口(未示出)。
尽管上面已经描述了各种实施例，但是本发明所属领域的技术人员将理解，所描述的实施例仅是本发明的几个示例。因此，本文所描述的数据存储装置及其操作方法不应仅限于所描述的实施例。对于本发明所属领域的技术人员来说将显而易见的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可以做出各种其它改变和修改。

Claims (21)

1.一种数据存储装置，其包括：
至少一个非易失性存储器装置，其可操作地联接到多个通道中的每一个；以及
控制器，其包括处理器、缓冲器以及多个存储器控制器，所述多个存储器控制器分别联接到所述通道，
其中不管所述缓冲器的状态如何，所述处理器都响应于从主机装置接收的第一访问请求将第一访问命令传输至第一存储器控制器，并且
其中所述第一存储器控制器通过响应于所述第一访问命令确定所述缓冲器的状态来控制第一非易失性存储器装置的内部操作。
2.根据权利要求1所述的数据存储装置，其中不管写入数据是否完全从所述主机装置传输至所述缓冲器，所述处理器都响应于来自所述主机装置的写入请求将写入命令传输至所述第一存储器控制器。
3.根据权利要求2所述的数据存储装置，其中所述第一存储器控制器响应于所述写入命令确定所述写入数据是否完全传输至所述缓冲器，并且当确定所述写入数据完全传输至所述缓冲器时，控制所述第一非易失性存储器装置对所述写入数据的写入操作。
4.根据权利要求1所述的数据存储装置，
其中所述缓冲器包括对应于来自所述主机装置的读取请求的第一区域，并且
其中不管所述第一区域是否可用，所述处理器都响应于所述读取请求将读取命令传输至所述第一存储器控制器。
5.根据权利要求4所述的数据存储装置，其中所述第一存储器控制器响应于所述读取命令确定所述第一区域是否可用，并且当确定所述第一区域可用时，控制所述第一非易失性存储器装置的读取操作。
6.根据权利要求4所述的数据存储装置，其中所述第一存储器控制器响应于所述读取命令确定所述第一区域是否可用，
当确定所述第一区域不可用时，确定存储在所述第一区域中的数据是否无错，并且
当确定所述数据无错时，控制所述第一非易失性存储器装置对对应于所述读取命令的目标数据的感测操作。
7.根据权利要求6所述的数据存储装置，其中，在控制所述感测操作之后，当确定所述第一区域可用时，所述第一存储器控制器控制所述第一非易失性存储器装置对感测数据的传输操作。
8.根据权利要求6所述的数据存储装置，
其中所述缓冲器进一步包括第二区域，并且
其中当确定所述数据不是无错时，所述第一存储器控制器确定所述第二区域是否可用，并且当确定所述第二区域可用时，控制所述第一非易失性存储器装置的读取操作。
9.根据权利要求6所述的数据存储装置，其中当确定所述第一非易失性存储器装置需要比所述读取命令更早地处理另一读取命令时，所述第一存储器控制器中止所述感测操作。
10.根据权利要求1所述的数据存储装置，
其中不管所述缓冲器的状态如何，所述处理器都响应于来自所述主机装置的第二访问请求将第二访问命令传输至所述第一存储器控制器，并且
其中所述第一存储器控制器独立于响应于所述第一访问命令确定所述缓冲器的状态而通过响应于所述第二访问命令确定所述缓冲器的状态来控制对应于所述第二访问命令的非易失性存储器装置的内部操作。
11.根据权利要求1所述的数据存储装置，
其中不管所述缓冲器的状态如何，所述处理器都响应于来自所述主机装置的第二访问请求将第二访问命令传输至第二存储器控制器，并且
其中所述第二存储器控制器独立于所述第一存储器控制器而通过响应于所述第二访问命令确定所述缓冲器的状态来控制第二非易失性存储器装置的内部操作。
12.一种数据存储装置，其包括：
非易失性存储器装置，其联接到多个通道；以及
控制器，其包括缓冲器和存储器控制器，所述缓冲器包括第一区域，所述存储器控制器分别联接到所述通道，
其中所述存储器控制器中的第一存储器控制器通过响应于第一读取命令确定所述第一区域的状态来控制第一非易失性存储器装置的读取操作。
13.根据权利要求12所述的数据存储装置，其中当确定所述第一区域可用时，所述第一存储器控制器控制所述读取操作，并且将从所述第一非易失性存储器装置传输的数据存储在所述第一区域中。
14.根据权利要求12所述的数据存储装置，其中当确定所述第一区域不可用时，所述第一存储器控制器确定存储在所述第一区域中的数据是否无错。
15.根据权利要求14所述的数据存储装置，其中当确定所述数据无错时，所述第一存储器控制器控制所述第一非易失性存储器装置对对应于所述第一读取命令的目标数据的感测操作。
16.根据权利要求15所述的数据存储装置，其中，在控制所述感测操作之后，当确定所述第一区域可用时，所述第一存储器控制器控制所述第一非易失性存储器装置对感测数据的传输操作，并将从所述第一非易失性存储器装置传输的数据存储在所述第一区域中。
17.根据权利要求14所述的数据存储装置，
其中所述缓冲器进一步包括第二区域，并且
其中所述第一存储器控制器当确定所述数据不是无错时确定所述第二区域是否可用，当确定所述第二区域可用时控制所述读取操作，并将从所述第一非易失性存储器装置传输的数据存储在所述第二区域中。
18.根据权利要求12所述的数据存储装置，
其中所述缓冲器进一步包括第二区域，并且
其中所述第一存储器控制器通过独立于确定所述第一区域的状态而响应于第二读取命令确定所述第二区域的状态来控制对应于所述第二读取命令的非易失性存储器装置的读取操作。
19.根据权利要求18所述的数据存储装置，其中不管接收所述第一读取命令和所述第二读取命令的顺序，所述第一存储器控制器处理所述第一读取命令和所述第二读取命令。
20.根据权利要求12所述的数据存储装置，
其中所述缓冲器进一步包括第二区域，并且
其中所述存储器控制器中第二存储器控制器独立于所述第一存储器控制器而通过响应于所述第二读取命令确定所述第二区域的状态来控制第二非易失性存储器装置的读取操作。
21.一种固态驱动器，其包括处理器、随机存取存储器即RAM以及存储介质接口，所述存储介质接口包括经由通道可操作地联接到至少一个非易失性存储器装置的至少一个存储器控制器，
其中不管所述RAM的状态如何，所述处理器都响应于从主机装置接收的第一访问请求将第一访问命令传输至所述至少一个存储器控制器，并且
其中所述至少一个存储器控制器通过响应于所述第一访问命令确定所述缓冲器的状态来控制所述至少一个非易失性存储器装置的内部操作。
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