CN117631972A - 存储器控制器、存储装置以及存储装置的操作方法 - Google Patents

存储器控制器、存储装置以及存储装置的操作方法 Download PDF

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Abstract

提供了存储器控制器、存储装置以及存储装置的操作方法。所述存储装置包括存储器控制器和非易失性存储器，所述方法包括：响应于读取请求，通过使用默认读取电压组从非易失性存储器读取数据来执行第一读取；以及当第一读取失败时，通过以下步骤执行第二读取：使用权重表、偏移表和位移电平计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及使用历史读取电压组读取数据，其中，权重表包括根据字线组和状态读取电压预先设置的权重，偏移表包括根据字线组和状态读取电压预先设置的偏移电平，并且位移电平与默认读取电压电平和最佳读取电压电平之间的差对应。

Description

存储器控制器、存储装置以及存储装置的操作方法
本申请要求于2022年8月25日在韩国知识产权局提交的第10-2022-0107180号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及电子装置，并且更具体地，涉及存储器控制器、存储装置以及存储装置的操作方法。
背景技术
半导体存储器装置可分为两类：易失性存储器和非易失性存储器。易失性存储器(诸如，动态随机存取存储器(DRAM)或静态RAM(SRAM))需要连续的电源以保持存储的数据。另一方面，非易失性存储器(诸如，电可擦除可编程只读存储器(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)或闪存)即使在断电时也可保留数据。
非易失性存储器用于一系列装置(诸如，MP3播放器、数码相机、蜂窝电话、摄像机、闪存卡和固态驱动器(或固态盘)(SSD))中。随着对存储装置中的非易失性存储器的需求增长，非易失性存储器的容量正迅速扩大。
发明内容
发明构思提供了用于计算用于每条字线的读取电压补偿的补偿值的存储器控制器、存储装置以及存储装置的操作方法。
根据发明构思的实施例，提供了一种存储装置的操作方法，所述存储装置包括存储器控制器和非易失性存储器，所述操作方法包括：响应于主机的读取请求，通过基于默认读取电压组从非易失性存储器读取数据来执行第一读取操作；以及当第一读取操作失败时，通过以下步骤执行第二读取操作：基于至少一个权重表、至少一个偏移表和位移电平计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及基于历史读取电压组读取数据，其中，所述至少一个权重表包括根据字线组和状态读取电压预先设置的权重，所述至少一个偏移表包括根据字线组和状态读取电压预先设置的偏移电平，并且位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应。
根据发明构思的实施例，提供了一种用于控制非易失性存储器的存储器控制器，所述非易失性存储器包括多条字线，所述存储器控制器包括：存储器，存储至少一个权重表、至少一个偏移表以及位移电平，所述至少一个权重表包括与字线组和状态读取电压对应的权重，所述至少一个偏移表包括与字线组和状态读取电压对应的偏移电平，位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应；以及读取管理器，被配置为：响应于主机的读取请求而控制非易失性存储器，以从非易失性存储器读取数据，其中，读取管理器还被配置为：基于所述至少一个权重表、所述至少一个偏移表和位移电平来计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及控制非易失性存储器，以通过基于历史读取电压组读取数据来执行历史读取操作。
根据发明构思的实施例，提供了一种存储装置，所述存储装置包括：非易失性存储器，包括各自连接到多条字线的多个存储器块；以及存储器控制器，被配置为：响应于主机的读取请求而控制非易失性存储器，以从非易失性存储器读取数据，其中，存储器控制器还被配置为：基于权重表、偏移表和位移电平来计算劣化补偿电平，权重表包括与字线组和状态读取电压对应的权重，偏移表包括与字线组和状态读取电压对应的偏移电平，并且位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，并且控制非易失性存储器，以基于历史读取电压组来读取数据。
根据发明构思的实施例，提供了一种存储装置的操作方法，所述存储装置响应于主机的读取请求而提供存储的数据，所述操作方法包括：通过使用权重表、偏移表和位移电平来计算劣化补偿电平，权重表包括根据字线组和状态读取电压预先设置的权重，偏移表包括根据字线组和状态读取电压预先设置的偏移电平，并且位移电平表示默认读取电压电平与最佳读取电压电平之间的差；通过对默认读取电压电平和劣化补偿电平执行运算来计算历史读取电压电平；以及基于历史读取电压电平通过读取存储的数据来执行历史读取操作。
根据发明构思的实施例，提供了一种存储装置的操作方法，所述存储装置响应于主机的读取请求而提供存储在其中的数据，所述操作方法包括：计算表示默认读取电压电平与最佳读取电压电平之间的差的位移电平，其中，最佳读取电压通过存储装置执行的恢复代码被搜索；通过使用至少一个权重表、至少一个偏移表和位移电平来计算劣化补偿电平，所述至少一个权重表包括根据字线组和状态读取电压组织的权重，并且所述至少一个偏移表包括根据字线组和状态读取电压组织的偏移电平；以及基于默认读取电压电平和劣化补偿电平来读取数据。
附图说明
从以下结合附图的具体实施方式，将更清楚地理解发明构思的实施例，在附图中：
图1是根据发明构思的实施例的存储装置的示图；
图2是根据发明构思的实施例的非易失性存储器的示图；
图3是根据发明构思的实施例的存储器块的电路图；
图4是根据发明构思的实施例的存储器块的透视图；
图5是根据发明构思的一些实施例的存储器块的透视图；
图6是示出关于包括在非易失性存储器中的存储器单元的劣化的阈值电压分布变化的示图；
图7是示出分别与图6中的第六编程状态和第七编程状态对应的阈值电压分布的变化的示图；
图8是示出各条字线中的阈值电压分布的变化的示图；
图9是示出针对保留时间的字线的最佳读取电压的曲线图；
图10是示出关于存储器单元的编程状态的劣化图案的示图；
图11是示出针对保留时间的字线偏斜的曲线图；
图12是根据发明构思的实施例的存储装置的操作方法的流程图；
图13是图12中的第二读取操作的流程图；
图14A和图14B是分别示出根据发明构思的实施例的权重表和偏移表的示图；
图15是示出根据发明构思的一些实施例的权重表和偏移表的示图；
图16是根据发明构思的实施例的选择权重表和偏移表的方法的流程图；
图17是图12中的第三读取操作的流程图；
图18是示出包括随保留时间变化的读取通过时段的读取窗口的示图；
图19A和图19B是劣化补偿电平相对于针对每个存储器块存储的位移电平的示意图；
图20是根据发明构思的实施例的存储器系统的框图；
图21是根据发明构思的实施例的包括存储装置的系统的框图；
图22是根据发明构思的实施例的存储系统的框图；以及
图23是根据发明构思的实施例的存储器装置的示图。
具体实施方式
在下文中，参照附图详细描述发明构思的实施例。
图1是根据实施例的存储装置的示图。
参照图1，存储装置100可包括存储器控制器110和非易失性存储器120。存储器控制器110和非易失性存储器120可集成到单个半导体装置中。例如，存储器控制器110和非易失性存储器120可集成到单个半导体装置中，从而形成存储卡。例如，存储器控制器110和非易失性存储器120可集成到单个半导体装置中，从而形成个人计算机(PC)卡、紧凑型闪存卡、智能媒体卡、记忆棒、多媒体卡、安全数字(SD)卡、通用闪存(UFS)等。可选地，存储器控制器110和非易失性存储器120可集成到单个半导体装置中，从而形成固态驱动器(或固态盘)(SSD)。
存储器控制器110可响应于来自主机的读取请求而控制非易失性存储器120从其读取数据(DATA)，或者响应于来自主机的写入请求而控制非易失性存储器120向其写入(或编程)数据(DATA)。例如，存储器控制器110可向非易失性存储器120提供命令CMD、地址ADD和控制信号CTRL，以控制非易失性存储器120的写入操作(或编程操作)、读取操作和擦除操作。可在存储器控制器110与非易失性存储器120之间交换要写入的数据(或写入数据)和读取数据。
存储器控制器110可经由各种标准接口与外部主机通信。例如，存储器控制器110可包括接口电路，并且接口电路可提供主机与存储器控制器110之间的各种标准接口。各种标准接口可包括高级技术附件(ATA)接口、串行-ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机系统接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)接口、PCI快速(PCI-E)接口、电气和电子工程师协会(IEEE)1394、通用串行总线(USB)接口、SD卡接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、UFS接口和紧凑型闪存(CF)卡接口。
存储器控制器110可包括高速缓存存储器111、读取管理器112和纠错码(ECC)电路113。
高速缓存存储器111可临时存储数据。当存储装置100被启动时，存储在非易失性存储器120中的元数据可被加载到高速缓存存储器111。高速缓存存储器111可包括易失性存储器(诸如，静态随机存取存储器(SRAM)或动态RAM(DRAM))。
在一个实施例中，高速缓存存储器111可存储至少一个权重表、至少一个偏移表和位移电平。权重表、偏移表和位移电平可用于计算用于读取通过的读取电压。换句话说，为了确定用于读取通过的读取电压，可采用权重表、偏移表和位移电平。
读取通过可表示与读取数据不包括错误(或者读取数据正常)的情况对应的读取操作结果。可选地，读取通过可表示与读取数据包括可由ECC电路113纠正的错误的情况对应的读取操作结果。读取失败可表示与读取数据包括不可由ECC电路113纠正的错误的情况对应的读取操作结果。
权重表可包括根据字线组和读取电压预先设置的权重。换句话说，权重表可包含预设的权重。字线组可包括包含在非易失性存储器120中的多条字线中的至少一些。可将读取电压施加到字线以从经编程的存储器单元读取数据。偏移表可包括根据字线组和读取电压预先设置的偏移电平。换句话说，偏移表可包含预设的偏移电平。
位移电平可以是与默认读取电压组中的默认读取电压电平与最佳读取电压组中的最佳读取电压电平之间的差对应的值。换句话说，位移电平可表示默认读取电压组中的默认读取电压电平与最佳读取电压组中的最佳读取电压电平之间的差。位移电平可通过由存储器控制器110执行的恢复代码(recovery code)来计算。当读取操作完成时，位移电平可被更新。可针对每个存储器块设置和存储位移电平。默认读取电压组可包括没有反映存储器单元的劣化程度或包括存储器单元的存储器块的劣化程度的读取电压。可针对非易失性存储器120或一个芯片配置一个默认读取电压组组，但是实施例不限于此。包括在默认读取电压组中的读取电压可被称为默认读取电压，并且默认读取电压的种类可随着存储器单元的种类而变化。最佳读取电压组可包括与存储器单元的不同阈值电压分布之间的交点对应的读取电压。最佳读取电压组还可包括作为执行恢复代码的结果而获得的读取电压。包括在最佳读取电压组中的读取电压可被称为最佳读取电压，并且最佳读取电压的种类可随着存储器单元的种类而变化。最佳读取电压组可随着保留时间(retention time)而变化。
可选地，高速缓存存储器111可存储多个权重表、多个偏移表和劣化参数表。劣化参数表可具有包括各个存储器块的劣化参数值的数据结构。换句话说，劣化参数表可具有保存每个存储器块的劣化参数值的结构。
高速缓存存储器111可存储一个恢复代码或多个恢复代码。
读取管理器112可响应于来自主机的读取请求而控制非易失性存储器120从其读取数据。例如，响应于读取请求，读取管理器112可将指示读取数据的命令CMD和地址ADD提供给非易失性存储器120。此时，指示读取数据的命令CMD可被称为读取命令。
读取管理器112可管理或调整读取电压。例如，当读取数据没有被ECC电路113纠正时，读取管理器112可调整由非易失性存储器120使用的读取电压。调整后的读取电压可被包括在控制信号CTRL中。例如，当读取数据没有被ECC电路113纠正时，读取管理器112可基于存储在高速缓存存储器111中的至少一个权重表、至少一个偏移表和位移电平来计算劣化补偿电平。换句话说，当读取数据没有被ECC电路113纠正时，读取管理器112使用存储在高速缓存存储器111中的至少一个权重表、至少一个偏移表和位移电平来计算劣化补偿电平。这里，劣化补偿电平可与“用于根据由于劣化导致的存储器单元的阈值电压分布改变来校准读取电压的补偿值”对应。读取管理器112可通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组。历史读取电压可与对默认读取电压和劣化补偿电平执行运算的结果对应。
读取管理器112可控制非易失性存储器120基于管理的读取电压或调整后的读取电压来读取数据。例如，管理的或调整后的读取电压可包括默认读取电压组、历史读取电压组或最佳读取电压组。在一个实施例中，读取管理器112可响应于读取请求而使用默认读取电压组。当使用默认读取电压组读取的数据没有被ECC电路113纠正时，读取管理器112可使用历史读取电压组。当使用历史读取电压组读取的数据没有被ECC电路113纠正时，读取管理器112可使用最佳读取电压组。在此使用的读取电压组可表示默认读取电压组、最佳读取电压组或历史读取电压组。
ECC电路113可检测并纠正由非易失性存储器120读取的数据中的错误。例如，ECC电路113可生成关于要写入非易失性存储器120的数据的ECC。ECC可与数据一起存储在非易失性存储器120中。ECC电路113可基于存储在非易失性存储器120中的ECC来检测和纠正由非易失性存储器120读取的数据中的错误。例如，ECC电路113可具有特定纠错能力。包括超过ECC电路113的纠错能力的错误位(或故障位)的数据可被称为不可纠正ECC(UECC)数据。在一个实施例中，当使用默认读取电压组、历史读取电压组或最佳读取电压组执行的读取操作失败时，可出现UECC数据。当读取数据是UECC数据时，读取管理器112可调整用于读取操作的至少一个读取电压，并且控制非易失性存储器120使用调整后的读取电压来再次执行读取操作。
非易失性存储器120可与包括闪存单元的闪存装置对应。然而，实施例不限于此。在下文中，假设非易失性存储器120是闪存装置。闪存单元可被称为存储器单元。
非易失性存储器120可包括存储器单元阵列121。存储器单元阵列121可包括多个存储器块。每个存储器块可分别在多条字线与多条位线相交的区域中包括多个存储器单元。存储器单元可根据经编程的数据具有多个阈值电压分布。例如，当每个存储器单元是存储单个位的单级单元(SLC)时，存储器单元可根据编程状态具有两个阈值电压分布。可选地，当每个存储器单元是存储两个位的多级单元(MLC)时，存储器单元可根据编程状态具有四个阈值电压分布。作为替代方案，当每个存储器单元是存储三个位的三级单元(TLC)时，存储器单元可根据编程状态具有八个阈值电压分布。当每个存储器单元存储至少四个位时，存储器单元可根据编程状态具有至少十六个阈值电压分布。
非易失性存储器120可包括页缓冲器122。页缓冲器122可在读取操作中作为感测放大器操作。换句话说，页缓冲器122可感测存储在存储器单元阵列121中的数据。
非易失性存储器120可包括控制逻辑123。控制逻辑123可控制页缓冲器122感测数据。
根据上述实施例，可通过根据存储器单元的劣化程度适当地调整读取电压来增加读取通过概率，并且因此可提高存储装置100的性能和可靠性。
图2是根据实施例的非易失性存储器的示图。
参照图2，非易失性存储器200可包括存储器单元阵列210、控制逻辑220、电压生成器230、行解码器240和页缓冲器250。在一些实施例中，非易失性存储器200还可包括数据输入/输出(I/O)电路或I/O接口。
存储器单元阵列210可包括多个存储器单元，并且可连接到字线WL、串选择线SSL、地选择线GSL和位线BL。例如，存储器单元阵列210可通过字线WL、串选择线SSL和地选择线GSL连接到行解码器240，并且通过位线BL连接到页缓冲器250。
存储器单元阵列210可包括多个块BLK1至BLKz。例如，块BLK1至BLKz中的每个可具有三维(3D)结构(或垂直结构)。每个块可包括在第一方向至第三方向上延伸的结构。例如，每个块可包括在第三方向上延伸的多个NAND串(下文中，称为“串”)。在这种情况下，串可在第一方向和第二方向上彼此分开特定距离。可通过行解码器240选择块BLK1至BLKz。例如，行解码器240可在块BLK1至BLKz之中选择与块地址对应的块。
存储器单元阵列210的每个存储器单元中可存储至少一位。例如，存储器单元可以是存储一位数据的SLC。可选地，存储器单元可以是存储两位数据的MLC。作为替代方案，存储器单元可以是存储三位数据的TLC。可选地，存储器单元可以是存储四位数据的四级单元(QLC)。然而，发明构思不限于此。
块BLK1至BLKz可包括从包括SLC的SLC块、包括MLC的MLC块、包括TLC的TLC块和包括QLC的QLC块组成的组选择的至少一个。存储器单元阵列210的一些块可以是SLC块，并且存储器单元阵列210的其他块可以是MLC块或TLC块。
将擦除电压施加到存储器单元阵列210，结果，存储器单元可处于擦除状态。当将编程电压施加到存储器单元阵列210时，存储器单元可处于编程状态。此时，每个存储器单元可处于通过阈值电压彼此区分的擦除状态和至少一个编程状态。
控制逻辑220可控制非易失性存储器200的各种操作。例如，控制逻辑220可基于命令CMD、地址ADDR和控制信号CTRL，输出用于将数据(DATA)写入存储器单元阵列210或从存储器单元阵列210读取数据(DATA)的各种控制信号。
从控制逻辑220输出的各种控制信号可被提供给电压生成器230、行解码器240和页缓冲器250。控制逻辑220可将电压控制信号CTRL_vol提供给电压生成器230。
控制逻辑220还可包括单元计数器。单元计数器可根据由页缓冲器250感测的数据对处于特定阈值电压范围内的存储器单元的数量进行计数。被计数的单元可被称为截止单元(off-cell)。
电压生成器230可通过字线WL连接到存储器单元阵列210。电压生成器230可基于电压控制信号CTRL_vol生成用于执行存储器单元阵列210的编程操作、读取操作和擦除操作的各种电压。电压生成器230可生成字线电压VWL(诸如，编程电压、验证电压、读取电压或擦除电压)。
由电压生成器230生成的编程电压、验证电压、读取电压或擦除电压可被提供给字线WL之中的选择的字线。选择的字线可包括由行地址X-ADDR选择的至少一条字线。
行解码器240可响应于从控制逻辑220接收的行地址X-ADDR而在字线WL之中选择特定字线。例如，在编程操作中，行解码器240可将编程电压提供给选择的字线。行解码器240还可响应于从控制逻辑220接收的行地址X-ADDR而选择串选择线SSL中的一些或地选择线GSL中的一些。在读取操作中，行解码器240可将读取电压施加到选择的字线并且将读取通过电压施加到未选择的字线。
页缓冲器250可通过位线BL连接到存储器单元阵列210。页缓冲器250可响应于从控制逻辑220接收的列地址Y-ADDR来选择位线BL中的一些。在验证操作或读取操作中，页缓冲器250可作为感测放大器进行操作，并且通过选择的位线感测存储在选择的存储器单元中的数据。在编程操作中，页缓冲器250可作为写入驱动器进行操作，并且将要写入的数据输入到存储器单元阵列210中。页缓冲器250可包括多个页缓冲器。在这种情况下，每个页缓冲器可连接到至少一条位线。
页缓冲器250可存储从存储器单元阵列210读取的数据(DATA)或要写入存储器单元阵列210的数据(DATA)。
页缓冲器250可包括分别连接到位线BL的多个页缓冲器。页缓冲器可分别与位线BL对应地布置，并且每个页缓冲器可包括多个锁存器。在下文中，页缓冲器250被称为包括分别连接到位线BL的页缓冲器。然而，在不同的实施例中可不同地使用术语。例如，单个页缓冲器可与多条位线对应地设置，并且与每条位线对应地布置的配置的单元可被称为页缓冲器单元。
图3是根据实施例的存储器块的电路图。
参照图3，存储器块BLK可包括NAND串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33。每个NAND串(例如，NS11)可包括彼此串联连接的串选择晶体管SST、多个存储器单元MC和地选择晶体管GST。包括在每个NAND串中的晶体管(例如，串选择晶体管SST和地选择晶体管GST)和多个存储器单元MC可在基底上沿垂直方向形成堆叠结构。
第一位线至第三位线BL1、BL2和BL3可在第一方向上延伸，并且字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8可在第二方向上延伸。NAND串NS11、NS21和NS31可在第一位线BL1与共源极线CSL之间，NAND串NS12、NS22和NS32可在第二位线BL2与共源极线CSL之间，并且NAND串NS13、NS23和NS33可在第三位线BL3与共源极线CSL之间。
串选择晶体管SST可连接到串选择线SSL1、SSL2和SSL3之中的其相应的串选择线。多个存储器单元MC中的每个可连接到字线WL1至WL8之中的其相应的字线。地选择晶体管GST可连接到地选择线GSL1、GSL2和GSL3之中的其相应的地选择线。串选择晶体管SST可连接到第一位线BL1至第三位线BL3之中的其相应的位线，并且地选择晶体管GST可连接到共源极线CSL。这里，NAND串、字线、位线、地选择线和串选择线的数量可随实施例而变化。
图4是根据实施例的存储器块的透视图。
参照图4，存储器块BLKa可包括在基底SUB上沿垂直方向VD延伸的存储器堆叠ST。例如，存储器块BLKa可包括在基底SUB与第一位线BL1至第三位线BL3之间的单个存储器堆叠ST。共源极线CSL可在基底SUB上。基底SUB的位于两条相邻的共源极线CSL之间的区域中，绝缘层IL可在第二水平方向HD2上延伸，并且可在垂直方向VD上顺序地设置。绝缘层IL可在垂直方向VD上彼此分开特定距离。基底SUB的位于两条相邻的共源极线CSL之间的区域中，柱P可在垂直方向VD上穿过绝缘层IL。柱P可被称为沟道孔。柱P可具有在垂直方向VD上延伸的杯形(或具有封闭底部的圆柱形)。每个柱P的表面层S可包括第一导电类型的硅材料，并且可用作沟道区域。每个柱P的内层I可包括绝缘材料(诸如，氧化硅或气隙)。
在两条相邻的共源极线CSL之间的区域中，可沿着绝缘层IL、柱P和基底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可包括栅极绝缘层、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。在两条相邻的共源极线CSL之间的区域中，可在电荷存储层CS的暴露表面上设置栅电极GE(诸如，地选择线GSL、串选择线SSL和字线WL1至WL8)。漏极DR可分别设置在柱P上。第一位线BL1至第三位线BL3可在第一水平方向HD1上在漏极DR上延伸，并且可在第二水平方向HD2上彼此分开特定距离。
图5是根据一些实施例的存储器块的透视图。
参照图5，存储器块BLKb可与图4的存储器块BLKa的修改对应，并且上面参照图4给出的描述也可应用于本实施例。存储器块BLKb可包括第一存储器堆叠ST1和第二存储器堆叠ST2，第一存储器堆叠ST1和第二存储器堆叠ST2沿垂直方向VD堆叠在基底SUB上。例如，存储器块BLKb可包括在基底SUB与第一位线BL1至第三位线BL3之间的两个存储器堆叠(即第一存储器堆叠ST1和第二存储器堆叠ST2)，从而具有多堆叠结构(例如，两堆叠结构)。然而，发明构思不限于此。根据实施例，存储器块可包括在基底SUB与第一位线BL1至第三位线BL3之间的至少三个存储器堆叠。
出于制造原因，图4或图5中的柱P的尺寸(或沟道孔的尺寸或沟道长度)可随字线的位置而变化。例如，柱的尺寸可朝向堆叠中的底部字线减小。随着柱的尺寸减小，字线的劣化可增加。因此，下字线的劣化可大于上字线的劣化。因此，可根据字线的位置不同地设置用于读取电压补偿的权重和偏移。换句话说，下字线的劣化可超过上字线的劣化，需要根据字线的位置改变用于读取电压补偿的权重和偏移值。
图6是示出关于包括在非易失性存储器中的存储器单元的劣化的阈值电压分布变化的示图。
在下文中，为了便于描述，假设包括在非易失性存储器120中的存储器单元是TLC。因为存储器单元是TLC，所以读取电压组可包括七个不同的读取电压。然而，发明构思不限于此。
在图6的曲线图中，横轴是阈值电压，并且纵轴是存储器单元的数量(即，单元的数量)。非易失性存储器120的每个存储器单元可处于擦除状态E和第一编程状态至第七编程状态P1、P2、P3、P4、P5、P6、P7中的一个。如图6的(i)中所示，在存储器单元被编程之后，存储器单元可具有阈值电压分布。非易失性存储器120可通过基于多个读取电压(例如，第一读取电压至第七读取电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)确定存储器单元的状态来读取数据。
然而，存储器单元的阈值电压可由各种因素改变。例如，各种因素中的一个可以是保留时间，保留时间是自编程完成起流逝的时间。随着保留时间流逝，存储器单元中捕获的电荷量可减少，并且存储器单元的阈值电压分布可改变或移位。详细地，随着保留时间的流逝，存储在存储器单元的电荷存储层中的电荷可能泄漏到基底中，因此，存储器单元的阈值电压可能减小和改变，如图6的(ii)中所示。
参照图6的(ii)，基于第一读取电压Vr1至第七读取电压Vr7读取的数据可能包括错误。存储器控制器110可检测读取数据中的错误。当存储器单元的阈值电压分布的方差大于特定水平时，数据中可包括超过存储器控制器110(例如，ECC电路113)的纠错能力的错误。
除了保留时间之外，阈值电压分布的改变和移位可受到编程操作和/或擦除操作(例如，编程和擦除(P/E)循环)的重复、相邻单元的干扰等的影响。例如，当第一存储器块的P/E循环不同于第二存储器块的P/E循环时，即使第一存储器块的保留时间与第二存储器块的保留时间相同，与第一存储器块对应的阈值电压分布的变化模式也可不同于与第二存储器块对应的阈值电压分布的变化模式。
在一些实施例中，当存储器单元是QLC时，每个存储器单元可处于擦除状态E和十五个编程状态中的一个，并且读取电压组可包括十五个不同的读取电压。在这种情况下，存储器单元的阈值电压分布也可随着保留时间的流逝而改变或移位，并且基于读取电压读取的数据可能包括错误。
在下文中，针对第六编程状态P6和第七编程状态P7描述根据阈值电压分布的变化找到最佳读取电压的方法。
图7是示出分别与图6中的第六编程状态P6和第七编程状态P7对应的阈值电压分布的变化的示图。
参照图7，与第六编程状态P6对应的阈值电压分布和与第七编程状态P7对应的阈值电压分布可能由于保留时间的流逝等而改变。在这种情况下，基于第七读取电压Vr7读取的数据可包括不可纠正的错误。
存储器控制器110可通过固件执行恢复代码。例如，恢复代码可包括读取重试。读取重试可表示找到最佳读取电压并基于最佳读取电压再次执行读取操作的操作。此时，可在处于第六编程状态P6的存储器单元的阈值电压分布与处于第七编程状态P7的存储器单元的阈值电压分布之间的交点处形成谷。当使用具有与谷对应的电平的读取电压Vr7'作为最佳读取电压来执行读取操作时，可减小读取操作的误差。如上所述，可执行找到谷的操作以找到最佳读取电压，并且该操作可被称为谷搜索。换句话说，谷搜索可用于确定最佳读取电压。
谷搜索可通过以下步骤来执行：使用被估计为谷的电平周围的电平感测位线、基于感测结果对存储器单元的数量进行计数以及通过使用存储器单元的数量找到谷。例如，非易失性存储器120可通过使用第一电压V1和第二电压V2来感测位线，对具有在第一电压V1与第二电压V2之间的阈值电压的存储器单元进行计数，根据计数的结果识别谷，并找到具有与谷对应的电平的读取电压Vr7'。
第七读取电压Vr7可包括在默认读取电压组中，并且读取电压Vr7'可包括在最佳读取电压组中。读取电压Vr7'可从第七读取电压Vr7移位特定电平。此时，与特定电平对应的移位电平可与上述位移电平对应。位移电平可表示与从默认读取电压(例如，第七读取电压Vr7)到新发现的最佳读取电压(例如，读取电压Vr7')的移位对应的值。换句话说，位移电平与默认读取电压与最佳读取电压之间的差对应。
根据以上描述，当基于具有与谷对应的电平的读取电压Vr7'执行读取操作时，读取通过概率可增加。
图8是示出各条字线中的阈值电压分布的变化的示图。
在下文中，假设存储器单元是TLC，并且图8示出分别与仅两个编程状态Pa和Pb对应的阈值电压分布。
图8示出连接到第i字线WLi的存储器单元的阈值电压分布、连接到第j字线WLj的存储器单元的阈值电压分布以及连接到第k字线WLk的存储器单元的阈值电压分布。这里，“i”、“j”和“k”中的每个可以是自然数。
关于连接到第i字线WLi的存储器单元，可通过读取电压Vri来识别两个编程状态Pa和Pb。关于连接到第j字线WLj的存储器单元，可通过读取电压Vrj来识别两个编程状态Pa和Pb。关于连接到第k字线WLk的存储器单元，可通过读取电压Vrk来识别两个编程状态Pa和Pb。
如可看出的，用于识别连接到特定字线的存储器单元的编程状态的读取电压可能不能用于识别连接到另一字线的存储器单元的编程状态。例如，连接到第k字线WLk的存储器单元的编程状态Pa和Pb可能不能通过读取电压Vrj来识别。
阈值电压分布可随存储器单元的位置而变化。例如，在形成串的处理中，考虑到柱P的宽度，柱P的与基底SUB的顶表面平行的剖面面积可朝向基底SUB减小。因此，当通过字线向基底SUB附近的存储器单元施加电压时，在基底SUB附近的存储器单元中形成的电场可大于在远离基底SUB的存储器单元中形成的电场。这可影响读取干扰并在每条字线中引起不同的劣化状态。另外，由于各种因素(诸如，保留时间、P/E循环和温度)，劣化程度可能随着存储器单元的位置而变化。因为连接到同一字线的存储器单元具有基本上相同的到基底的距离，并且存储器单元附近的柱的宽度基本上恒定，所以存储器单元可具有彼此类似的劣化状态。
如上所述，用于识别编程状态Pa和Pb的读取电压Vri、Vrj或Vrk可随着字线的位置而变化，读取电压随着劣化的发生而移位的电平可随着字线的位置而变化，并且随着劣化的发生而搜索的最佳读取电压可随着字线的位置而变化。
下面描述针对保留时间的字线的最佳读取电压。
图9是示出针对保留时间的字线的最佳读取电压的曲线图。例如，图9示出用于识别第六编程状态P6和第七编程状态P7的状态读取电压RP7的变化，并且用于识别其他编程状态的最佳读取电压可示出与图9中示出的趋势类似的趋势。
在图9的曲线图中，横轴是最佳读取电压，并且纵轴是字线号。在该曲线图中，“00M”、“01M”、“06M”、“12M”和“30M”分别表示自存储器单元的编程起，保留时间流逝小于一个月、一个月、六个月、12个月和30个月。然而，保留时间不限于此。如图9中所示，随着保留时间增加，劣化程度增加，因此，最佳读取电压倾向于(例如，以负方向)降低到小于0的值。
在一个实施例中，分配给每条字线的字线编号随着远离基底SUB而增加。基于特定的保留时间，随着字线的位置更靠近基底SUB，换句话说，字线编号减少，劣化程度增加，因此，最佳读取电压倾向于降低，但是最佳读取电压的大小倾向于增大。例如，第一区域至第五区域R1、R2、R3、R4和R5之中的第一区域R1中的字线可以是相对靠近基底SUB的下字线，并且第五区域R5中的字线可以是最远离基底SUB的上字线。在这种情况下，连接到第一区域R1中的字线的存储器单元的劣化程度可大于连接到第五区域R5中的字线的存储器单元的劣化程度。尽管在图9的曲线图中存在五个区域，但是实施例不限于此。
图10是示出关于存储器单元的编程状态的劣化图案(pattern)的示图。
参照图6和图10，假设存储器单元是TLC。随着保留时间流逝，分别与第一编程状态P1至第七编程状态P7对应的阈值电压分布可朝向擦除状态E(或图10的左侧)移位，如图10中的箭头所示。
在一个实施例中，第一编程P1至第七编程状态P7之中的至少一些编程状态可彼此具有相似的劣化图案。例如，第一编程状态P1至第三编程状态P3可具有第一劣化图案，并且第五编程状态P5至第七编程状态P7可具有第二劣化图案。第一劣化图案可显示出比第二劣化图案更少的劣化状态。例如，处于第一编程状态P1至第三编程状态P3的存储器单元可比处于第五编程状态P5至第七编程状态P7的存储器单元更少地劣化。
在一个实施例中，处于较高编程状态的存储器单元的劣化程度可大于处于较低编程状态的存储器单元的劣化程度。例如，处于第七编程状态P7的存储器单元的劣化程度可大于处于第六编程状态P6的存储器单元的劣化程度。处于第四编程状态P4的存储器单元的劣化程度可大于处于第三编程状态P3的存储器单元的劣化程度。
因为处于较低编程状态的存储器单元的劣化程度可小于处于较高编程状态的存储器单元的劣化程度，所以可根据编程状态不同地计算用于补偿读取电压(例如，默认读取电压)的劣化补偿电平。换句话说，由于处于较低编程状态的存储器单元可比处于较高编程状态的存储器单元经历更少的劣化，因此可基于编程状态不同地计算用于调整读取电压(诸如，默认读取电压)的劣化补偿电平。在一个实施例中，默认读取电压组可包括第一默认读取电压至第n默认读取电压，其中“n”是至少为2的自然数。例如，第一默认读取电压至第n默认读取电压可分别是图6中的第一读取电压Vr1至第七读取电压Vr7。与第i默认读取电压(“i”是至少为1且至多为n-1的整数)对应的劣化补偿电平可低于与第j默认读取电压(“j”为大于“i”且小于或等于“n”的整数)对应的劣化补偿电平。
在一些实施例中，当存储器单元是QLC时，十五个编程状态中的至少一些可彼此具有类似的劣化图案。十五个编程状态可被分类为至少两个劣化图案。处于较高编程状态的存储器单元的劣化程度可大于处于较低编程状态的存储器单元的劣化程度，并且用于读取电压补偿的劣化补偿电平可根据编程状态不同地计算。
图11是示出针对保留时间的字线偏斜(skew)的曲线图。例如，图11示出上字线与下字线中的偏斜。这里，偏斜可与特定最佳读取电压的差异(或从默认读取电压的读取电压的移位量)对应。
参照图11，在特定保留时间，与上字线对应的读取电压的移位量可小于与下字线对应的读取电压的移位量。例如，第五区域R5中的读取电压的移位量可小于第一区域R1中的读取电压的移位量。换句话说，下字线中的偏斜可大于上字线中的偏斜。这是因为，如上面参照图4和图5所述，与字线对应的柱的尺寸朝向基底减小，并且随着柱的尺寸减小，字线劣化更大并且容易劣化。如上所述，因为偏斜差随着保留时间的流逝而增大，所以当一个劣化补偿电平被施加到读取电压时，无论字线的位置如何，读取通过概率都可能减小。因此，在一个实施例中，随着与存储要读取的数据的物理页对应的字线的垂直水平(垂直高度)(例如，位置)基于非易失性存储器的下基底(例如，基底SUB)增加，与字线对应的劣化补偿电平可降低。根据上述实施例，读取通过概率可增加。
图12是根据实施例的存储装置的操作方法的流程图。
参照图12，在操作S100中，可从主机接收读取请求。
在操作S110中，响应于来自主机的读取请求，可执行第一读取操作。第一读取操作可与由非易失性存储器120通过使用默认读取电压组来读取数据的操作对应。第一读取操作可被称为正常读取操作。
在操作S120中，可确定第一读取操作的通过或失败。当读取数据是正常数据或包括可由ECC电路113纠正的错误时，可确定第一读取操作的通过。在一个实施例中，读取管理器112可根据读取数据中的错误是否可由ECC电路113纠正来确定第一读取操作的通过或失败。在一些实施例中，操作S120可包括检测通过第一读取操作读取的数据中的错误。
当确定第一读取操作失败时(即，在操作S120中为“否”的情况下)，在操作S130中，可执行第二读取操作。第二读取操作可与基于历史读取电压组来读取数据的操作对应。例如，可通过以下步骤来执行第二读取操作：基于至少一个权重表、至少一个偏移表和位移电平计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及基于历史读取电压组读取数据。换句话说，通过使用一个或多个权重表、一个或多个偏移表和位移电平确定劣化补偿电平来执行第二读取操作。然后，通过使用默认读取电压组和劣化补偿电平来计算历史读取电压组。最后，使用计算出的历史读取电压组来读取数据。第二读取操作可被称为历史读取操作。
在操作S140中，可确定第二读取操作的通过或失败。在一个实施例中，读取管理器112可根据读取数据中的错误是否可由ECC电路113纠正来确定第二读取操作的通过或失败。在一些实施例中，操作S140可包括检测通过第二读取操作读取的数据中的错误。
当确定第二读取操作失败时(即，在操作S140中为“否”的情况下)，在操作S150中，可执行第三读取操作。第三读取操作可与基于最佳读取电压组读取数据的操作对应。可通过以下步骤来执行第三读取操作：执行恢复代码来搜索新的最佳读取电压组，计算并存储位移电平，以及基于新的最佳读取电压组读取数据。换句话说，第三读取操作需要执行恢复代码以找到新的最佳读取电压组，确定并存储位移电平，然后使用新找到的最佳读取电压组读取数据。这里，位移电平可表示与从默认读取电压组中的默认读取电压电平到新的最佳读取电压组中的最佳读取电压电平的偏移对应的值。
在操作S160中，可确定第三读取操作的通过或失败。在一个实施例中，读取管理器112可根据读取数据中的错误是否可由ECC电路113纠正来确定第三读取操作的通过或失败。在一些实施例中，操作S160可包括检测通过第三读取操作读取的数据中的错误。当确定第三读取操作失败时(即，在操作S160中为“否”的情况下)，在操作S170中，可将读取操作处理为读取失败。
当确定第一读取操作通过时(在操作S120中为“是”的情况下)，当确定第二读取操作通过时(在操作S140中为“是”的情况下)，或者当确定第三读取操作通过时(在操作S160中为“是”的情况下)，可在操作S180中将读取数据发送到主机。
如上所述，当针对每条字线不同地计算读取电压补偿的值时，读取通过概率可增加，并且存储装置100的性能和可靠性也可提高。
图13是图12中的第二读取操作的流程图。图14A和图14B是分别示出根据实施例的权重表α和偏移表β的示图。
参照图13，在操作S131中，可根据与存储数据的物理页对应的字线从权重表α选择权重。权重表α可具有图14A中示出的数据结构。在权重表α中，多个区域(例如，第一区域R1至第N区域RN)中的每个可与字线组对应。每个字线组可包括至少一条字线。第一区域R1可与对应于字线编号0的字线WL0至对应于字线编号11的字线WL11的第一字线组对应。换句话说，第一区域R1可与包括WL0至WL11的一组字线对应。然而，实施例不限于此。在权重表α中，可根据存储器单元的种类(例如，SLC、MLC、TLC等)来确定状态读取电压(RP1～RP7)的种类。例如，参照图6至图14A，当存储器单元是TLC时，因为TLC可处于擦除状态E和第一编程状态P1至第七编程状态P7中的一个状态中，所以可存在如图14A中示出的七种状态读取电压RP1至RP7。然而，实施例不限于此。在一些实施例中，当存储器单元是SLC时，因为SLC可处于擦除状态E或第一编程状态P1，所以在权重表中可存在一种状态读取电压。当存储器单元是MLC时，因为MLC可处于擦除状态E和第一编程状态P1至第三编程状态P3中的一个状态中，所以在权重表α中可存在三种状态读取电压。当存储器单元是QLC时，因为QLC可处于擦除状态E和十五个编程状态中的一个状态中，所以在权重表α中可存在十五种状态读取电压。
可基于提供给非易失性存储器120的地址来选择权重。换句话说，可从权重表α选择与包括由地址选择的字线的字线组匹配的权重。例如，参照图1和图14A，当选择的字线是与字线编号0对应的字线WL0时，选择的权重可以是1.2、1.3、3.1、3.9、2、1.6或1.4。操作S131可由读取管理器112执行。
在一个实施例中，当存在多个权重表时，操作S131可包括根据劣化参数选择权重表中的一个。下面参照图16描述该选择操作。
在操作S132中，可根据字线从偏移表β选择偏移电平。偏移表β可具有图14B中示出的数据结构。在偏移表β中，可定义第一区域R1至第N区域RN和状态读取电压RP1至RP7。可基于提供给非易失性存储器120的地址来选择偏移电平。例如，参照图14B，当选择的字线是与字线编号12对应的字线WL12时，选择的偏移电平可以是-35、-20、-45或-40。操作S132可由读取管理器112执行。
在一个实施例中，当存在多个偏移表时，操作S132可包括根据劣化参数选择偏移表中的一个。下面参照图16描述该选择操作。
在操作S133中，可基于选择的权重、选择的偏移电平和位移电平来计算劣化补偿电平。
在一个实施例中，表示运算函数的函数数据和位移电平的值可存储在高速缓存存储器111中。在这种情况下，读取管理器112可将选择的权重、选择的偏移电平和位移电平应用于预设的运算函数，并计算预设的运算函数的结果值作为劣化补偿电平。例如，读取管理器112可通过将选择的权重应用于位移电平并对加权结果、选择的偏移电平和位移电平执行运算来计算劣化补偿电平。运算函数的示例是等式1。
[等式1]
Vdcl＝Δ+αs×Δ+βs。
这里，Vdcl可以是劣化补偿电平，Δ可以是位移电平，αs可以是选择的权重，并且βs可以是选择的偏移电平。例如，参照图14A和图14B，当选择的字线具有字线号编号0(参见图14A和图14B中的“R1”)时，基于状态读取电压RP1选择的权重和偏移电平分别为1.2和30。假设位移电平Δ为-100[mV]，则使用等式1计算的劣化补偿电平Vdcl可以是-250[mV]。等式1仅是示例，并且实施例不限于此。关于位移电平、权重和/或偏移的二阶或更高阶多项式可应用于实施例。另外，关于位移电平、权重和/或偏移的多项式、非线性方程可应用于实施例。当使用如等式1的相对简单的等式来计算用于读取电压补偿的补偿电平时，可增加对实际产品的适用性(大规模生产率)。另外，可减少存储装置100的资源，可防止其读取能力降低，并且可根据使用相对较少的资源来确保其高读取能力。当使用比等式1更复杂的等式时，可更准确地计算用于读取电压补偿的补偿电平，因此，可提高存储装置100的读取能力。
在一些实施例中，关于已经预先训练的机器学习模型的数据可存储在存储器控制器110中。在这种情况下，读取管理器112可将选择的权重、选择的偏移电平和位移电平输入到机器学习模型，并将从机器学习模型输出的值计算为劣化补偿电平。机器学习模型可包括深度学习模型、卷积神经网络(CNN)模型或循环神经网络(RNN)模型。
在操作S134中，可通过对劣化补偿电平和默认读取电压电平执行运算来计算历史读取电压电平。例如，历史读取电压电平Vhistory可等于默认读取电压电平Vdefault和劣化补偿电平Vdcl之和，如等式2中所示。
[等式2]
Vhistory＝Vdefault+Vdcl.
在操作S135中，可通过基于历史读取电压电平读取存储的数据来执行历史读取操作。
字线的总数和状态读取电压的种类不限于图14A和图14B中示出的那些。
根据上述实施例，当使用简单的一阶运算函数来计算用于读取电压补偿的补偿电平时，可增加对实际产品的适用性(或大规模生产率)，可减少存储装置100的资源，并且可根据使用相对较少的资源来确保存储装置的高读取能力。
根据上述实施例，当使用相对复杂的运算函数来计算用于读取电压补偿的补偿电平时，可提高存储装置100的处理速度、准确度和读取能力。
作为引起劣化的劣化参数之一，P/E循环可随着存储器块而变化，并且劣化程度可随着P/E循环的大小而变化，因此，劣化程度在存储器块之间可以是不同的。因此，应当根据每个存储器块的P/E循环为其选择适当的权重表和适当的偏移表。
图15是示出根据一些实施例的权重表和偏移表的示图。
参照图1和图15，P/E计数表P/E可以是劣化参数表，并且具有包括非易失性存储器120的P/E循环的数量(在下文中，称为P/E计数)的数据结构，非易失性存储器120的P/E循环的数量针对包括在非易失性存储器120中的存储器块BLK0至BLKm中的每个，其中，“m”是自然数。P/E计数表P/E可作为元数据存储在非易失性存储器120中。当存储装置100被启动时，P/E计数表P/E可被加载到存储器控制器110。P/E计数表P/E可存储在高速缓存存储器111中。为了减小P/E计数表P/E的大小，P/E计数表P/E可包括多个范围(例如，第一范围RANGE 1和第二范围RANGE 2)，每个范围表示P/E计数的特定范围。尽管在图15中示出两个范围(即，第一范围RANGE 1和第二范围RANGE 2)，但是实施例不限于此。P/E计数表P/E中可包括至少三个范围。例如，第一范围RANGE 1可以是从0到3000，并且第二范围RANGE 2可超过3000。例如，与存储器块编号0对应的存储器块BLK0的P/E计数可包括在第一范围RANGE 1中，与存储器块编号1对应的存储器块BLK1的P/E计数可包括在第二范围RANGE 2中，并且与存储器块编号m对应的存储器块BLKm的P/E计数可包括在第一范围RANGE 1中。每个存储器块的P/E计数被包括在哪个范围中可被表达为P/E计数表P/E中的位值(例如，“0”或“1”)。
根据一些实施例，可存在至少两个权重表和至少两个偏移表。例如，第一权重表α1、第二权重表α2、第一偏移表β1和第二偏移表β2可存储在高速缓存存储器111中。例如，当选择的存储器块的P/E计数在第一范围RANGE 1中时，可选择第一权重表α1和第一偏移表β1。当选择的存储器块的P/E计数在第二范围RANGE 2中时，可选择第二权重表α2和第二偏移表β2。
在一个实施例中，假设当选择的存储器块的P/E计数在第一范围RANGE 1中时，选择第一权重表α1和第一偏移表β1。在这种情况下，对于相同的字线组和相同的读取电压，第一权重表α1中的权重可小于第二权重表α2中的权重。对于相同的字线组和相同的读取电压，第一偏移表β1中的偏移电平可低于第二偏移表β2中的偏移电平。例如，对于第一区域R1和状态读取电压RP1，第一权重表α1中的权重α11可小于第二权重表α2中的权重α21。另外，第一偏移表β1中的偏移电平β11可低于第二偏移表β2中的偏移电平β21。
尽管在图15中将P/E计数假设为劣化参数，但是实施例不限于此。在一些实施例中，劣化参数可包括从由以下各项组成的组选择的至少一项：基于最佳读取电压组读取的数据中的错误位的数量、非易失性存储器的温度、以及非易失性存储器的读取计数。
图16是根据实施例的选择权重表和偏移表的方法的流程图。
参照图15和图16，在操作S1300中，可识别与选择的存储器块对应的劣化参数值。在操作S1310中，可识别劣化参数值是否在第一范围内。例如，参照图15，当选择的存储器块与存储器块编号0(例如，BLK0)对应时，读取管理器112可识别出选择的存储器块(即，BLK0)的P/E计数在P/E计数表P/E中的第一范围RANGE 1(0-3000)内。
在操作S1310中，当劣化参数值在第一范围内时(在“是”的情况下)，在操作S1320中，可选择第一权重表。在操作S1330中，可选择第一偏移表。
否则，当劣化参数值没有在第一范围内时，例如，在操作S1310中，当劣化参数值在第二范围内(第二范围中的最小值大于第一范围的最大值)时(在“否”的情况下)，在操作S1340中，可选择第二权重表。在操作S1350中，可选择第二偏移表。
操作S1300至S1350可由读取管理器112执行。例如，读取管理器112可检测劣化参数表中的多个存储器块之中的选择的存储器块的劣化参数，选择的存储器块包括与选择的字线对应的存储要读取的数据的物理页(参见S1300)。读取管理器112可根据选择的存储器块的劣化参数来选择多个权重表中的一个(参见S1310和S131)。当选择的存储器块的劣化参数的值在第一范围内时(在操作S1310中为“是”的情况下)，读取管理器112可选择第一权重表和第一偏移表(参见S1310、S1320和S1330)。读取管理器112可根据选择的存储器块的劣化参数来选择多个偏移表中的一个(参见S1310和S132)。当选择的存储器块的劣化参数的值在第二范围内时，读取管理器112可选择第二权重表和第二偏移表(参见S1310、S1340和S1350)。
根据以上描述，当基于劣化参数针对分别具有不同劣化程度的每个存储器块选择适当的权重表和适当的偏移表时，可提高存储装置100的能力和可靠性。
在一个实施例中，可针对每个存储器块设置位移电平，并且可将分别针对存储器块计算的位移电平存储在高速缓存存储器111中。
图17是图12中的第三读取操作的流程图。
参照图17，在操作S1510中，可通过执行恢复代码来搜索新的最佳读取电压。可通过使用上面参照图7描述的谷搜索来搜索最佳读取电压。
在操作S1520中，可计算与从默认读取电压电平到最佳读取电压电平的移位对应的移位值。例如，参照图7，默认读取电压可以是第七读取电压Vr7，并且找到的最佳读取电压可以是具有与谷对应的电平的读取电压Vr7'。与从第七读取电压Vr7到读取电压Vr7'的移位对应的移位值可与位移电平对应。移位值可与Vr7和Vr7'之间的差对应。
在操作S1530中，可存储位移电平。在一些实施例中，位移电平可存储在高速缓存存储器111中。可在操作S1530中执行位移电平更新。换句话说，可通过将计算出的位移电平存储在高速缓存存储器111中来更新存储在高速缓存存储器111中的位移电平的值。例如，读取管理器112可在高速缓存存储器111中更新通过使用恢复代码计算的位移电平。
在操作S1540中，可基于找到的最佳读取电压电平(或新的最佳读取电压组)来执行读取存储的数据的操作。
图18是示出包括随着保留时间而变化的读取通过时段的读取窗口的示图。
参照图18，底部字线WL_Bot可位于比顶部字线WL_Top和中间字线WL_Mid更靠近基底SUB。顶部字线WL_Top可位于比底部字线WL_Bot和中间字线WL_Mid更远离基底SUB。中间字线WL_Mid的位置可在底部字线WL_Bot的位置与顶部字线WL_Top的位置之间。
读取窗口中的读取通过区域在底部字线WL_Bot、中间字线WL_Mid和顶部字线WL_Top之间可以是不同的。这里，读取通过区域可表示能够实现读取通过的读取电压的范围。读取窗口的除读取通过区域之外的剩余区域可与读取失败区域对应。
时间点t1处的读取通过区域中可包括读取电压RPVLT_1、RPVLM_1和RPVLL_1。
根据上述实施例，读取通过区域可随着保留时间流逝而移位。在这种情况下，因为针对每条字线不同地计算劣化补偿电平，所以包括在读取通过区域中的读取电压的移位量可改变。例如，从读取电压RPVLT_1到读取电压RPVLT_2的第一移位量可以是最小的，从读取电压RPVLM_1到读取电压RPVLM_2的第二移位量可大于第一移位量，并且从读取电压RPVLL_1到读取电压RPVLL_2的第三移位量可大于第二移位量。因此，在时间点t2处的读取通过区域中可包括读取电压RPVLT_2、RPVLM_2和RPVLL_2，因此，针对字线的读取通过概率可随着保留时间的流逝而增加。
图19A和图19B是劣化补偿电平相对于针对每个存储器块存储的位移电平的示意图。例如，图19A是关于提供给底部字线WL_Bot的特定状态读取电压(例如，图9中的状态读取电压RP7)的劣化补偿电平的曲线图，并且图19B是关于提供给顶部字线WL_Top的特定状态读取电压(例如，图9中的状态读取电压RP7)的劣化补偿电平的曲线图。
位移电平Δ可表示存储器单元的劣化程度。位移电平Δ可随着每个存储器块BLK而变化。根据实施例，存储装置100可通过使用恢复代码来存储每个存储器块BLK的代表性位移电平Δ。在一些实施例中，可针对单个存储器块BLK的最低有效位(LSB)页、中央有效位(CSB)页和最高有效位(MSB)页中的每个来存储位移电平。根据示例实施例，因为通过在读取操作中使用恢复代码来计算和更新位移电平Δ，所以可反向提取(或反向跟踪)每条字线的劣化补偿电平。可通过表示每条字线的偏斜量的特性的等式来反向提取每条字线的这样的劣化补偿电平。
参照图19A，在示例实施例的情况下，随着针对每个存储器块BLK存储的位移电平Δ增加，基于上述等式，针对底部字线WL_Bot的劣化补偿电平Vdcl可增加。在比较示例的情况下，因为通过初步评估不加区别地确定劣化补偿电平，所以无论针对每个存储器块BLK存储的位移电平Δ，劣化补偿电平是恒定的。
参照图19B，针对顶部字线WL_Top的劣化补偿电平Vdcl可随着针对每个存储器块BLK存储的位移电平Δ而变化。然而，由于沟道孔的尺寸的差异，顶部字线WL_Top的劣化小于底部字线WL_Bot的劣化，因此，顶部字线WL_Top的劣化补偿电平Vdcl倾向于低于底部字线WL_Bot的劣化补偿电平Vdcl。在比较示例的情况下，无论针对每个存储器块BLK存储的位移电平Δ，劣化补偿电平是恒定的。
图20是根据实施例的存储器系统的框图。
参照图20，存储器系统15可包括存储器控制器16和存储器装置17。存储器系统15可支持多个通道CH1至CHm，并且存储器控制器16与存储器装置17可通过通道CH1至CHm彼此连接。例如，存储器系统15可与存储装置(诸如，SSD)对应。存储器系统15可被实现为执行恢复代码。
存储器控制器16可通过通道CH1至CHm与存储器装置17交换信号。例如，存储器控制器16可通过通道CH1至CHm将命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm发送到存储器装置17，并且通过通道CH1至CHm从存储器装置17接收DATAa至DATAm。
存储器控制器16可在非易失性存储器装置NVM11至NVM1n、MVM21至NVM2n或NVMm1至NVMmn之中选择一个非易失性存储器装置，并且通过对应的通道与选择的非易失性存储器装置交换信号，非易失性存储器装置NVM11至NVM1n、MVM21至NVM2n或NVMm1至NVMmn连接到通道CH1至CHm中它们对应的通道。例如，存储器控制器16可在连接到通道CH1的非易失性存储器装置NVM11至NVM1n之中选择非易失性存储器装置NVM11。存储器控制器16可通过通过CH1将命令CMDa、地址ADDRa和数据DATAa发送给非易失性存储器装置NVM11或从非易失性存储器装置NVM11接收数据DATAa。
存储器控制器16可通过不同的通道与存储器装置17并行地交换信号。例如，当存储器控制器16通过通道CH1将命令CMDa发送给存储器装置17时，存储器控制器16可通过通道CH2将命令CMDb发送给存储器装置17。例如，当存储器控制器16通过通道CH1从存储器装置17接收数据DATAa时，存储器控制器16可通过通道CH2从存储器装置17接收数据DATAb。
存储器控制器16可控制存储器装置17的操作。存储器控制器16可将信号发送到通道CH1到CHm，从而单独地控制连接到通道CH1到CHm的非易失性存储器装置NVM11到NVMmn。例如，存储器控制器16可将命令CMDa和地址ADDRa发送到通道CH1，从而控制从非易失性存储器装置NVM11至NVM1n选择的非易失性存储器装置。
存储器装置17可包括非易失性存储器装置NVM11至NVMmn。非易失性存储器装置NVM11至NVMmn中的每个可通过其对应的路径连接到通道CH1至CHm中的一个。例如，非易失性存储器装置NVM11至NVM1n可分别通过路径W11至W1n连接到通道CH1，非易失性存储器装置NVM21至NVM2n可分别通过路径W21至W2n连接到通道CH2，并且非易失性存储器装置NVMm1至NVMmn可分别通过路径Wm1至Wmn连接到通道CHm。在一个实施例中，非易失性存储器装置NVM11至NVMmn中的每个可实现在根据来自存储器控制器16的单独命令进行操作的特定存储器单元中。例如，非易失性存储器装置NVM11至NVMmn中的每个可实现在芯片或裸片中。然而，实施例不限于此。
非易失性存储器装置NVM11至NVMmn中的每个可在存储器控制器16的控制下操作。例如，非易失性存储器装置NVM11可根据被提供给通道CH1的命令CMDa、地址ADDRa和数据DATAa对数据DATAa进行编程。例如，非易失性存储器装置NVM21可根据提供给通道CH2的命令CMDb和地址ADDRb读取数据DATAb，并且将数据DATAb发送到存储器控制器16。
虽然在图20中示出存储器装置17通过“m”个通道与存储器控制器16通信，并且存储器装置17包括与每个通道对应的“n”个非易失性存储器装置，但是通道的数量和连接到每个通道的非易失性存储器装置的数量可不同地改变。
根据实施例，非易失性存储器装置可具有芯片到芯片(C2C)结构。下面参照图23描述具有C2C结构的非易失性存储器装置。
图21是根据实施例的包括存储装置的系统的框图。
参照图21，系统1000可以是移动系统(诸如，移动电话、智能电话、平板PC、可穿戴装置、医疗装置或物联网(IoT)装置)。然而，图21的系统1000不限于此，并且可与PC、膝上型计算机、服务器、媒体播放器或汽车装置(如，导航装置)对应。
系统1000可包括主处理器1100、存储器1200a和1200b以及存储装置1300a和1300b，并且还可包括从由图像捕获装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、电源装置1470和连接接口1480组成的组选择的至少一个。
主处理器1100可控制系统1000的操作，更具体地，主处理器1100可控制控制系统1000的其他元件的操作。主处理器1100可与通用处理器、专用处理器或应用处理器对应。
主处理器1100可包括至少一个中央处理器(CPU)核1110，并且还包括控制存储器1200a和1200b和/或存储装置1300a和1300b的控制器1120。根据实施例，主处理器1100还可包括作为用于高速数据运算(诸如，人工智能(AI)数据运算)的专用电路的加速器1130。加速器1130可包括图形处理器(GPU)、神经处理器(NPU)和/或数据处理器(DPU)，并且可实现在物理上独立于主处理器1100的其他元件的单独芯片中。
存储器1200a和1200b可用作系统1000的主存储器装置，并且可包括易失性存储器(诸如，SRAM和/或DRAM)或非易失性存储器(诸如，闪存、PRAM和/或电阻式RAM(RRAM))。存储器1200a和1200b可与主处理器1100实现在同一封装件中。
存储装置1300a和1300b可包括无论电源如何都保持数据的非易失性存储装置，并且可具有比存储器1200a和1200b大的容量。存储装置1300a和1300b可分别包括存储控制器1310a和1310b，并且分别包括非易失性存储器1320a和1320b。非易失性存储器1320a可在存储控制器1310a的控制下存储数据，并且非易失性存储器1320b可在存储控制器1310b的控制下存储数据。非易失性存储器1320a和1320b可包括具有二维(2D)或三维(3D)垂直NAND(V-NAND)结构的闪存或其他类型的非易失性存储器(诸如，PRAM和/或RRAM)。
存储装置1300a和1300b可在物理上与系统1000中的主处理器1100分离，或者可与主处理器1100实现在同一封装件中。存储装置1300a和1300b可具有SSD或存储卡的形式，因此可通过接口(诸如，连接接口1480)可移除地结合到系统1000的其他元件，这将在下面描述。存储装置1300a和1300b可包括应用了协议(诸如，UFS标准、eMMC标准或非易失性存储器快速(NVMe)标准等)的装置，但不一定限于此。
图像捕获装置1410可捕获静止图像或运动图像，并且可包括相机、摄像机和/或网络摄像头。用户输入装置1420可接收由系统1000的用户输入的各种类型的数据，并且可包括触摸板、键区、键盘、鼠标和/或麦克风。传感器1430可感测可从系统1000外部获取的各种类型的物理量，并且可将感测到的物理量转换成电信号。传感器1430可包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。通信装置1440可根据各种通信协议将信号发送到系统1000外部的其他装置或从系统1000外部的其他装置接收信号。通信装置1440可包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可用作分别向系统1000的用户输出视觉信息和听觉信息的输出装置。电源装置1470可适当地转换来自嵌入在系统1000中的电池和/或外部电源的电力，并且可向系统1000的每个元件供应转换后的电力。连接接口1480可提供系统1000与外部装置之间的连接，外部装置连接到系统1000并且可与系统1000交换数据。连接接口1480可包括各种接口(诸如，ATA接口、SATA接口、e-SATA接口、SCSI、SAS、PCI接口、PCI-E接口、NVMe接口、IEEE 1394、USB接口、SD卡接口、MMC接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口和CF卡接口)。
图22是根据实施例的存储系统的框图。
参照图22，存储系统2000可包括主机2100和存储装置2200。存储装置2200可包括存储控制器2210和NVM 2220。根据实施例，主机2100可包括主机控制器2110和主机存储器2120。主机存储器2120可用作临时存储要发送到存储装置2200的数据或从存储装置2200接收的数据的缓冲存储器。
存储装置2200可包括用于根据主机2100的请求存储数据的存储介质。例如，存储装置2200可包括从由SSD、嵌入式存储器和可移除外部存储器组成的组选择的至少一个。当存储装置2200是SSD时，存储装置2200可遵循NVMe标准。当存储装置2200是嵌入式存储器或外部存储器时，存储装置2200可遵循UFS标准或eMMC标准。主机2100和存储装置2200中的每个可根据由此使用的标准协议生成和发送包。
当存储装置2200的NVM 2220包括闪存时，闪存可包括2D NAND存储器阵列或3D或垂直NAND(VNAND)存储器阵列。可选地，存储装置2200可包括其他各种类型的NVM。例如，存储装置2200可包括MRAM、自旋转移力矩MRAM、导电桥接RAM(CBRAM)、FRAM、PRAM、RRAM和其他各种类型的存储器。
根据实施例，主机控制器2110和主机存储器2120可分别实现在单独的半导体芯片中。在一些实施例中，主机控制器2110和主机存储器2120可集成到单个半导体芯片中。例如，主机控制器2110可与包括在应用处理器中多个模块中的一个对应。应用处理器可包括片上系统(SoC)。主机存储器2120可包括嵌入在应用处理器中的存储器或应用处理器外部的存储器模块或NVM。
主机控制器2110可控制将主机存储器2120的缓冲区的数据(例如，写入数据)存储在NVM 2220中的操作或者将NVM 2220的数据(例如，读取数据)存储在主机存储器2120的缓冲区中的操作。
存储控制器2210可包括主机接口2211、存储器接口2212和CPU 2213。存储控制器2210还可包括闪存转换层(FTL)2214、包管理器2215、缓冲存储器2216、ECC引擎2217和高级加密标准(AES)引擎2218。存储控制器2210还可包括FTL 2214被加载到的工作存储器。当CPU 2213执行FTL 2214时，可以控制NVM 2220的写入或读取操作。
主机接口2211可与主机2100交换包。从主机2100发送到主机接口2211的包可包括要写入NVM 2220的命令或数据，并且从主机接口2211发送到主机2100的包可包括对命令的响应或从NVM 2220读取的数据。存储器接口2212可将要写入NVM2220的数据发送到NVM2220或者接收从NVM 2220读取的数据。存储器接口2212可被实现为遵循标准(诸如，切换或开放NAND闪存接口(ONFI))。
FTL 2214可执行各种功能(诸如，地址映射、磨损均衡和垃圾收集)。地址映射是将从主机2100接收的逻辑地址转换成用于实际将数据存储在NVM 2220中的物理地址的操作。磨损均衡是用于通过允许NVM 2220的块被均匀地使用来防止块的过度劣化的技术。例如，磨损均衡可被实现为用于平衡物理块的擦除计数的固件技术。垃圾收集是用于通过将旧块的有效数据复制到新块并擦除旧块来确保NVM 2220的可用容量的技术。
包管理器2215可根据包管理器2215与主机2100之间商定的接口协议来生成包，或者从接收自主机2100的包解析各种信息。缓冲存储器2216可临时存储要写入NVM 2220的数据或从NVM 2220读取的数据。缓冲存储器2216可被包括在存储控制器2210中，或者可设置在存储控制器2210外部。
ECC引擎2217可检测并纠正从NVM 2220读取的数据中的错误。例如，ECC引擎2217可生成关于要写入NVM 2220的数据的奇偶校验位，并且奇偶校验位可与数据一起存储在NVM 2220中。当从NVM 2220读取数据时，ECC引擎2217可使用与数据一起从NVM 2220读取的奇偶校验位来纠正数据中的错误，并且可输出纠错后的读取数据。
AES引擎2218可通过使用对称密钥算法来执行从输入到存储控制器2210的数据的加密和解密选择的至少一者。
图23是根据实施例的存储器装置的示图。
参照图23，存储器装置500可具有C2C结构。这里，C2C结构可表示通过制造包括单元区域CELL的至少一个上芯片、制造包括外围电路区域PERI的下芯片、然后以键合(bonding)方式将至少一个上芯片连接到下芯片而形成的结构。例如，键合方式可包括将形成在上芯片的最上金属层上的键合金属图案电连接或物理连接到形成在下芯片的最上金属层上的键合金属图案的方法。例如，当键合金属图案包括铜(Cu)时，键合方式可以是Cu-Cu键合。可选地，键合金属图案可包括铝(Al)或钨(W)。
存储器装置500可包括包含单元区域的至少一个上芯片。例如，存储器装置500可包括两个上芯片。然而，这仅是示例，并且上芯片的数量不限于此。当存储器装置500包括两个上芯片时，可分别制造包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片和包括外围电路区域PERI的下芯片，然后通过键合方式彼此连接，使得可制造存储器装置500。第一上芯片可被翻转并通过键合方式连接到下芯片，并且第二上芯片也可被翻转并通过键合方式连接到第一上芯片。在下面的描述中，第一上芯片和第二上芯片中的每个的上部和下部基于第一上芯片和第二上芯片的翻转之前来描述。换句话说，在图23中，基于+Z方向描述下芯片的上部，并且基于－Z方向描述第一上芯片和第二上芯片中的每个的上部。然而，这仅是示例，并且第一上芯片和第二上芯片中的仅一个可被翻转并通过键合方式连接到下芯片或第一上芯片。
存储器装置500的外围电路区域PERI以及第一单元区域CELL1和第二单元区域CELL2中的每个可包括外部垫键合区域PA、字线键合区域WLBA和位线键合区域BLBA。
外围电路区域PERI可包括第一基底210和形成在第一基底210上的多个电路元件220a、220b和220c。包括至少一个绝缘层的层间绝缘层215可在电路元件220a、220b和220c上，并且将电路元件220a、220b和220c彼此连接的多条金属互连线可在层间绝缘层215中。例如，金属互连线可包括分别连接到多个电路元件220a、220b和220c的第一金属互连线230a、230b和230c，以及形成在第一金属互连线230a、230b和230c上的第二金属互连线240a、240b和240c。金属互连线可以包括至少一种导电材料。例如，第一金属互连线230a、230b和230c可包括具有相对高电阻率的钨，并且第二金属互连线240a、240b和240c可包括具有相对低电阻率的铜。
尽管在图23中示出和描述了第一金属互连线230a、230b和230c以及第二金属互连线240a、240b和240c，但是实施例不限于此。还可在第二金属互连线240a、240b和240c上形成一条或多条金属互连线。在这种情况下，第二金属互连线240a、240b和240c可包括铝。形成在第二金属互连线240a、240b和240c上的一条或多条金属互连线的至少一部分可包括铜等，铜具有比包括在第二金属互连线240a、240b和240c中的铝低的电阻率。
层间绝缘层215可在第一基底210上并且包括绝缘材料(诸如，氧化硅、氮化硅等)。
第一单元区域CELL1和第二单元区域CELL2中的每个可包括至少一个存储器块。第一单元区域CELL1可包括第二基底310和共源极线320。在第二基底310上，多条字线331至338(即，330)可在垂直于第二基底310的顶表面的方向(Z轴方向)上堆叠。串选择线可在字线330上，并且地选择线可在字线330下。字线330可在串选择线与地选择线之间。类似地，第二单元区域CELL2可包括第三基底410和共源极线420，并且多条字线431至438(即，430)可在垂直于第三基底410的顶表面的方向(Z轴方向)上堆叠。第二基底310和第三基底410可包括各种材料。例如，第二基底310和第三基底410可包括硅基底、硅锗基底、锗基底或具有生长在单晶硅基底上的外延层的基底。多个沟道结构CH可形成在第一单元区域CELL1和第二单元区域CELL2中的每个中。
在一个实施例中，如图23的A1中所示，沟道结构CH可在位线键合区域BLBA中，可在垂直于第二基底310的顶表面的方向上延伸，并且穿过字线330、串选择线和地选择线。沟道结构可包括数据存储层、沟道层、掩埋绝缘层等。沟道层可电连接到位线键合区域BLBA中的第一金属互连线350c和第二金属互连线360c。例如，第二金属互连线360c可以是位线360c并且通过沟道结构CH连接到第一金属互连线350c。位线360c可在平行于第二基底310的顶表面的第一方向(Y轴方向)上延伸。
在一个实施例中，如图23的A2中所示，沟道结构CH可包括下沟道LCH和连接到下沟道LCH的上沟道UCH。例如，可通过用于下沟道LCH的工艺和用于上沟道UCH的工艺来形成沟道结构。下沟道LCH可在垂直于第二基底310的顶表面的方向上延伸，并且穿过共源极线320以及字线331和332。下沟道LCH可包括数据存储层、沟道层、掩埋绝缘层等，并且可连接到上沟道UCH。上沟道UCH可穿过字线333至338。上沟道UCH可包括数据存储层、沟道层、掩埋绝缘层等。上沟道UCH的沟道层可电连接到第一金属互连线350c和第二金属互连线360c。随着沟道长度的增加，由于工艺的原因，可能难以形成具有均匀宽度的沟道。根据实施例，因为下沟道LCH和上沟道UCH通过顺序工艺(sequential process)形成，所以存储器装置500可包括具有改善的宽度均匀性的沟道。
如图23的A2中所示，当沟道结构CH包括下沟道LCH和上沟道UCH时，下沟道LCH与上沟道UCH之间的边界周围的字线可与虚设字线对应。例如，下沟道LCH与上沟道UCH之间的边界周围的字线332和333可与虚设字线对应。在这种情况下，数据可不被存储在连接到虚设字线的存储器单元中。与连接到虚设字线的存储器单元对应的页的数量可小于与连接到正常字线的存储器单元对应的页的数量。施加到虚设字线的电压电平可与施加到正常字线的电压电平不同，因此，下沟道LCH和上沟道UCH的不均匀宽度对存储器装置的操作的影响可减小。
在A2中示出，下沟道LCH通过的字线331和332的数量小于上沟道UCH通过的字线333至338的数量。然而，这仅是示例，并且发明构思不限于此。可选地，下沟道LCH穿过的下字线的数量可大于或等于上沟道UCH穿过的上字线的数量。上面已经描述的第一单元区域CELL1中的沟道结构CH的结构和连接也可应用于第二单元区域CELL2中的沟道结构CH。
在位线键合区域BLBA中，第一贯通电极THV1和第二贯通电极THV2可分别在第一单元区域CELL1和第二单元区域CELL2中。第一贯通电极THV1可穿过共源极线320和字线330。然而，这仅是示例，并且第一贯通电极THV1还可穿过第二基底310。第一贯通电极THV1可包括导电材料。可选地，第一贯通电极THV1也可包括被绝缘材料围绕的导电材料。第二贯通电极THV2的形状和结构可与第一贯通电极THV1的形状和结构相同。
在一个实施例中，第一贯通电极THV1可通过第一贯通金属图案372d和第二贯通金属图案472d电连接到第二贯通电极THV2。第一贯通金属图案372d可在包括第一单元区域CELL1的第一上芯片的底部中，并且第二贯通金属图案472d可在包括第二单元区域CELL2的第二上芯片的顶部中。第一贯通电极THV1可电连接到第一金属互连线350c和第二金属互连线360c。下过孔371d可在第一贯通电极THV1与第一贯通金属图案372d之间，并且上过孔471d可在第二贯通电极THV2与第二贯通金属图案472d之间。第一贯通金属图案372d可通过键合方式连接到第二贯通金属图案472d。
在位线键合区域BLBA中，上金属图案252可形成在外围电路区域PERI的最上金属层中，并且与上金属图案252具有相同的形状的上金属图案392可形成在第一单元区域CELL的最上金属层中。第一单元区域CELL的上金属图案392可通过键合方式电连接到外围电路区域PERI的上金属图案252。在位线键合区域BLBA中，位线360c可电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PERI的电路元件220c中的一些可设置页缓冲器，并且位线360c可通过第一单元区域CELL的上键合金属370c和外围电路区域PERI的上键合金属270c电连接到设置页缓冲器的电路元件220c。
在字线键合区域WLBA中，第一单元区域CELL的字线330可在与第二基底310的顶表面平行的第二方向(X轴方向)上延伸，并且可连接到多个单元接触插塞341至347(即，340)。第一金属互连线350b和第二金属互连线360b可顺序地连接到分别连接到字线330的单元接触插塞340中的每个的上部。在字线键合区域WLBA中，单元接触插塞340可通过第一单元区域CELL1的上键合金属370b和外围电路区域PERI的上键合金属270b连接到外围电路区域PERI。
单元接触插塞340可电连接到包括在外围电路区域PERI中的行解码器。例如，外围电路区域PERI的电路元件220b中的一些可设置行解码器，并且单元接触插塞340可通过第一单元区域CELL1的上键合金属370b和外围电路区域PERI的上键合金属270b电连接到设置行解码器的电路元件220b。在一个实施例中，设置行解码器的电路元件220b的操作电压可与设置页缓冲器的电路元件220c的操作电压不同。例如，设置页缓冲器的电路元件220c的操作电压可大于设置行解码器的电路元件220b的操作电压。
类似地，在字线键合区域WLBA中，第二单元区域CELL2的字线430可在与第三基底410的顶表面平行的第二方向(X轴方向)上延伸，并且可连接到多个单元接触插塞441至447(即，440)。单元接触插塞440可通过第二单元区域CELL2的上金属图案、第一单元区域CELL1的下金属图案和上金属图案以及单元接触插塞348连接到外围电路区域PERI。
在字线键合区域WLBA中，上键合金属370b可形成在第一单元区域CELL1中，并且上键合金属270b可形成在外围电路区域PERI中。第一单元区域CELL1的上键合金属370b和外围电路区域PERI的上键合金属270b可通过键合方式彼此电连接。上键合金属370b和270b可包括铝、铜或钨。
在外部垫键合区域PA中，下金属图案371e可形成在第一单元区域CELL1的下部中，并且上金属图案472a可形成在第二单元区域CELL2的上部中。在外部垫键合区域PA中，第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可通过键合方式彼此连接。类似地，上金属图案372a可形成在第一单元区域CELL1的上部中，并且上金属图案272a可形成在外围电路区域PERI的上部中。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可通过键合方式彼此连接。
共源极线接触插塞380和480可在外部垫键合区域PA中。共源极线接触插塞380和480可包括导电材料(诸如，金属、金属化合物或掺杂多晶硅)。第一单元区域CELL1的共源极线接触插塞380可电连接到共源极线320，并且第二单元区域CELL2的共源极线接触插塞480可电连接到共源极线420。第一金属互连线350a和第二金属互连线360a可顺序地堆叠在第一单元区域CELL1的共源极线接触插塞380上方，并且第一金属互连线450a和第二金属互连线460a可顺序地堆叠在第二单元区域CELL2的共源极线接触插塞480上方。
第一I/O垫至第三I/O垫205、405和406可在外部垫键合区域PA中。下绝缘膜201可覆盖第一基底210的底表面，并且第一I/O垫205可形成在下绝缘膜201上。第一I/O垫205可通过第一I/O接触插塞203连接到外围电路区域PERI的电路元件220a中的至少一个，并且可通过下绝缘膜201与第一基底210分离。侧绝缘膜可在第一I/O接触插塞203与第一基底210之间，从而电隔离第一I/O接触插塞203和第一基底210。
上绝缘膜401可在第三基底410上以覆盖第三基底410的顶表面。第二I/O垫405和/或第三I/O垫406可在上绝缘膜401上。第二I/O垫405可通过第二I/O接触插塞403和303连接到外围电路区域PERI的电路元件220a中的至少一个，并且第三I/O垫406可通过第三I/O接触插塞404和304连接到外围电路区域PERI的电路元件220a中的至少一个。
在一个实施例中，第三基底410可不形成在布置有I/O接触插塞的区域中。例如，如图23的B中所示，第三I/O接触插塞404可在与第三基底410的顶表面平行的方向上与第三基底410分离，并且可穿过第二单元区域CELL2的层间绝缘层415以连接到第三I/O垫406。在这种情况下，第三I/O接触插塞404可通过各种工艺形成。
例如，如图23的B1中所示，第三I/O接触插塞404可在第三方向(例如，Z轴方向)上延伸并且具有朝向上绝缘膜401增加的直径。换句话说，虽然参照A1描述的沟道结构CH的直径朝向上绝缘膜401减小，但是第三I/O接触插塞404的直径可朝向上绝缘膜401增加。例如，第三I/O接触插塞404可在第二单元区域CELL2通过键合方式连接到第一单元区域CELL1之后形成。
例如，如图23的B2中所示，第三I/O接触插塞404可在第三方向(例如，Z轴方向)上延伸并且具有朝向上绝缘膜401减小的直径。换句话说，第三I/O接触插塞404的直径可类似沟道结构CH的直径朝向上绝缘膜401减小。例如，第三I/O接触插塞404可在第二单元区域CELL2通过键合方式连接到第一单元区域CELL1之前与单元接触插塞440一起形成。
在一些实施例中，I/O接触插塞可与第三基底410叠置。例如，如图23的C中所示，第二I/O接触插塞403可在第三方向(Z轴方向)上穿过第二单元区域CELL2的层间绝缘层415，并且可通过第三基底410电连接到第二I/O垫405。在这种情况下，第二I/O接触插塞403和第二I/O垫405的连接结构可以以各种方式实现。
例如，如图23的C1中所示，可穿过第三基底410形成开口408，并且第二I/O接触插塞403可通过形成在第三基底410中的开口408直接连接到第二I/O垫405。在这种情况下，如图23的C1中所示，第二I/O接触插塞403的直径可朝向第二I/O垫405增加。然而，这仅是示例，并且第二I/O接触插塞403的直径可朝向第二I/O垫405减小。
例如，如图23的C2中所示，可穿过第三基底410形成开口408，并且可在开口408中形成接触件407。接触件407的一端可连接到第二I/O垫405，并且接触件407的另一端可连接到第二I/O接触插塞403。因此，第二I/O接触插塞403可通过开口408中的接触件407电连接到第二I/O垫405。在这种情况下，如图23的C2中所示，接触件407的直径可朝向第二I/O垫405增大，并且第二I/O接触插塞403的直径可朝向第二I/O垫405减小。例如，第二I/O接触插塞403可在第二单元区域CELL2通过键合方式连接到第一单元区域CELL1之前与单元接触插塞440一起形成，并且接触件407可在第二单元区域CELL2通过键合方式连接到第一单元区域CELL1之后形成。
例如，如图23的C3中所示，与图23的C2相比，还可在第三基底410的开口408的顶表面上形成止动件(stopper)409。止动件409可包括与共源极线420形成在同一层的金属互连线。然而，这仅是示例，并且止动件409可包括与字线430中的至少一条形成在同一层中的金属互连线。第二I/O接触插塞403可通过接触件407和止动件409电连接到第二I/O垫405。
类似于第二单元区域CELL2的第二I/O接触插塞403和第三I/O接触插塞404，第一单元区域CELL1的第二I/O接触插塞303和第三I/O接触插塞304中的每个可具有朝向下金属图案371e增大或减小的直径。
根据实施例，狭缝411可形成在第三基底410中。例如，狭缝411可形成在外部垫键合区域PA中的随机位置中。如图23的D中所示，在平面图中，狭缝411可在第二I/O垫405与单元接触插塞440之间。然而，这仅是示例，并且在平面图中，第二I/O垫405可在狭缝411与单元接触插塞440之间。
如图23的D1中所示，狭缝411可穿过第三基底410。例如，当形成开口408时，狭缝411可用于防止第三基底410细微地开裂。然而，这仅是示例，并且狭缝411可形成为具有第三基底410的厚度的约60％至约70％的深度。
如图23的D2中所示，可在狭缝411中形成导电材料412。例如，导电材料412可用于释放在外部垫键合区域PA的电路元件操作时生成的泄漏电流。在这种情况下，导电材料412可连接到外部接地线。
如图23的D3中所示，可在狭缝411中形成绝缘材料413。例如，绝缘材料413可形成为将外部垫键合区域PA中的第二I/O垫405和第二I/O接触插塞403与字线键合区域WLBA电隔离。当在狭缝411中形成绝缘材料413时，可防止通过第二I/O垫405提供的电压影响字线键合区域WLBA中的第三基底410上的金属层。
根据实施例，可选择性地形成第一I/O垫至第三I/O垫205、405和406。例如，存储器装置500可仅包括第一基底210上的第一I/O垫205、仅包括第三基底410上的第二I/O垫405、或仅包括上绝缘膜401上的第三I/O垫406。
根据实施例，从由第一单元区域CELL1的第二基底310和第二单元区域CELL2的第三基底410组成的组选择的至少一个基底可用作牺牲基底，并且在键合工艺之前或之后被完全或部分地移除。在牺牲基底被移除之后，可在得到的结构上堆叠附加膜。例如，可在外围电路区域PERI与第一单元区域CELL1之间的键合之前或之后移除第一单元区域CELL1的第二基底310，并且可形成覆盖共源极线320的顶表面的绝缘膜或用于连接到共源极线320的导电膜。类似地，可在第一单元区域CELL1与第二单元区域CELL2之间的键合之前或之后移除第二单元区域CELL2的第三基底410，并且可形成覆盖共源极线420的顶表面的上绝缘膜401或用于连接到共源极线420的导电膜。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解，在不脱离如所附权利要求中阐述的发明构思的精神和范围的情况下，可对其进行形式和细节上的各种改变。

Claims (20)

1.一种存储装置的操作方法，所述存储装置包括存储器控制器和非易失性存储器，所述操作方法包括：
响应于主机的读取请求，通过基于默认读取电压组从非易失性存储器读取数据来执行第一读取操作；以及
当第一读取操作失败时，通过以下步骤执行第二读取操作：基于至少一个权重表、至少一个偏移表和位移电平计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及基于历史读取电压组读取数据，
其中，所述至少一个权重表包括根据字线组和状态读取电压预先设置的权重，所述至少一个偏移表包括根据字线组和状态读取电压预先设置的偏移电平，并且位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应。
2.根据权利要求1所述的操作方法，其中，执行第二读取操作的步骤包括：
根据与存储数据的物理页对应的字线，从所述至少一个权重表选择权重；
根据所述字线从所述至少一个偏移表选择偏移电平；以及
基于选择的权重、选择的偏移电平和位移电平来计算劣化补偿电平。
3.根据权利要求2所述的操作方法，其中，计算劣化补偿电平的步骤包括：
通过将选择的权重、选择的偏移电平和位移电平应用于预设的运算函数来计算劣化补偿电平。
4.根据权利要求2所述的操作方法，其中，计算劣化补偿电平的步骤包括：
将选择的权重、选择的偏移电平和位移电平应用于预训练的机器学习模型，并且将从预训练的机器学习模型输出的值计算为劣化补偿电平。
5.根据权利要求1所述的操作方法，其中，
所述至少一个权重表是多个权重表，并且所述至少一个偏移表是多个偏移表，并且
执行第二读取操作的步骤包括：
根据劣化参数从所述多个权重表选择权重表，以及
根据劣化参数从所述多个偏移表选择偏移表。
6.根据权利要求5所述的操作方法，其中，
所述多个权重表包括：第一权重表和第二权重表，
针对一个字线组和一个状态读取电压，第一权重表中的权重小于第二权重表中的权重，
所述多个偏移表包括：第一偏移表和第二偏移表，
针对所述一个字线组和所述一个状态读取电压，第一偏移表中的偏移电平低于第二偏移表中的偏移电平，
选择权重表的步骤包括：
当劣化参数的值在第一范围内时，选择第一权重表，以及
当劣化参数的值在第二范围内时，选择第二权重表，第二范围的最小值大于第一范围的最大值，
选择偏移表的步骤包括：
当劣化参数的值在第一范围内时，选择第一偏移表，以及
当劣化参数的值在第二范围内时，选择第二偏移表。
7.根据权利要求1至权利要求6中的任意一项所述的操作方法，还包括：当第二读取操作为失败时，
通过执行恢复代码来搜索新的最佳读取电压组，计算并存储与从默认读取电压组中的默认读取电压电平到新的最佳读取电压组中的最佳读取电压电平的移位对应的值作为位移电平，以及基于新的最佳读取电压组执行第三读取操作。
8.根据权利要求1所述的操作方法，其中，默认读取电压组包括：
第一默认电压至第n默认读取电压，其中，“n”是至少为2的自然数，
其中，与第i默认读取电压对应的劣化补偿电平低于与第j默认读取电压对应的劣化补偿电平，其中，“i”是大于或等于1且小于或等于n-1的整数，并且“j”是大于“i”且小于或等于“n”的整数。
9.根据权利要求1所述的操作方法，其中，
随着与存储数据的物理页对应的字线的距非易失性存储器的下基底的垂直水平增加，与字线对应的劣化补偿电平减小。
10.一种用于控制非易失性存储器的存储器控制器，所述非易失性存储器包括多条字线，所述存储器控制器包括：
存储器，存储至少一个权重表、至少一个偏移表以及位移电平，所述至少一个权重表包括与字线组和状态读取电压对应的权重，所述至少一个偏移表包括与字线组和状态读取电压对应的偏移电平，位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应；以及
读取管理器，被配置为：响应于主机的读取请求而控制非易失性存储器，以从非易失性存储器读取数据，
其中，读取管理器还被配置为：
基于所述至少一个权重表、所述至少一个偏移表和位移电平来计算劣化补偿电平，通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，以及控制非易失性存储器，以通过基于历史读取电压组读取数据来执行历史读取操作。
11.根据权利要求10所述的存储器控制器，其中，读取管理器还被配置为：
根据所述多条字线之中的选择的字线从所述至少一个权重表选择权重，选择的字线与存储数据的物理页对应，
根据选择的字线，从所述至少一个偏移表选择偏移电平，并且
基于选择的权重、选择的偏移电平和位移电平来计算劣化补偿电平。
12.根据权利要求10所述的存储器控制器，其中，
存储器存储多个权重表和多个偏移表，并且
存储器还针对多个存储器块中的每个存储器块存储包括劣化参数值的劣化参数表，
其中，读取管理器还被配置为：
检测劣化参数表中的选择的存储器块的劣化参数，选择的存储器块包括所述多个存储器块之中的与选择的字线对应的存储数据的物理页，
根据选择的存储器块的劣化参数从所述多个权重表选择权重表，并且
根据选择的存储器块的劣化参数从所述多个偏移表选择偏移表。
13.根据权利要求10所述的存储器控制器，还包括：
纠错码电路，被配置为检测并纠正数据中的错误，
其中，存储器还存储恢复代码，并且
读取管理器还被配置为：
根据错误是否被纠正来确定历史读取操作是否通过，并且
当历史读取操作失败时，读取管理器还被配置为：通过执行恢复代码来搜索新的最佳读取电压组，计算并存储与从默认读取电压组中的默认读取电压电平到新的最佳读取电压组中的最佳读取电压电平的移位对应的值作为位移电平，并且基于新的最佳读取电压组读取数据。
14.根据权利要求13所述的存储器控制器，其中，读取管理器还被配置为根据通过使用恢复代码计算的位移电平来更新存储器。
15.根据权利要求10所述的存储器控制器，其中，
默认读取电压组包括：第一默认读取电压至第n默认读取电压，其中，“n”是至少为2的自然数，
其中，与第i默认读取电压对应劣化补偿电平低于与第j默认读取电压对应的劣化补偿电平，其中，“i”是大于或等于1且小于或等于n-1的整数，并且“j”是大于“i”且小于或等于“n”的整数。
16.根据权利要求10至权利要求15中的任意一项所述的存储器控制器，其中，
随着与存储数据的物理页对应的字线的距非易失性存储器的下基底的垂直水平增加，与字线对应的劣化补偿电平减小。
17.一种存储装置，包括：
非易失性存储器，包括各自连接到多条字线的多个存储器块；以及
存储器控制器，被配置为响应于主机的读取请求而控制非易失性存储器，以从非易失性存储器读取数据，
其中，存储器控制器还被配置为：
基于权重表、偏移表和位移电平来计算劣化补偿电平，权重表包括与字线组和状态读取电压对应的权重，偏移表包括与字线组和状态读取电压对应的偏移电平，并且位移电平与默认读取电压组中的默认读取电压电平和最佳读取电压组中的最佳读取电压电平之间的差对应，
通过对默认读取电压组和劣化补偿电平执行运算来计算历史读取电压组，并且
控制非易失性存储器，以基于历史读取电压组来读取数据。
18.根据权利要求17所述的存储装置，其中，存储器控制器还被配置为：
根据多条字线之中的选择的字线从权重表选择权重，选择的字线与存储数据的物理页对应，
根据选择的字线，从偏移表选择偏移电平，并且
基于选择的权重、选择的偏移电平和位移电平来计算劣化补偿电平。
19.根据权利要求18所述的存储装置，其中，存储器控制器还被配置为：
将选择的权重应用于位移电平，并且通过对所述应用的结果、选择的偏移电平和位移电平执行运算来计算劣化补偿电平。
20.根据权利要求19所述的存储装置，其中，存储器控制器还被配置为：
检测并纠正数据中的错误，
根据错误是否被纠正来确定非易失性存储器的读取操作是否通过，
当所述读取操作失败时，通过执行恢复代码来搜索新的最佳读取电压组，
控制非易失性存储器，以基于新的最佳读取电压组来读取数据，并且
计算并存储与从默认读取电压组中的默认读取电压电平到新的最佳读取电压组中的最佳读取电压电平的移位对应的值作为位移电平。
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