JP2022118299A - メモリシステム - Google Patents

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Abstract

【課題】リードレイテンシの悪化を低減したメモリシステムの提供。【解決手段】閾値電圧の経時変化進行に対応した順位と複数の判定電圧の値とを対応付けるシフトテーブルを第２メモリに記憶させ、第１の順位に対応する判定電圧の値をシフトテーブルから取得し、取得した判定電圧の値に基づいて第１メモリに対する第１のリード処理を実行する。第１のメモリから取得したデータにエラー訂正を実行するとともに検出されたエラービットの数を取得する。エラー訂正が成功し、かつエラービットの数が閾値以上であるとき、第２の順位を第２メモリに記憶させる。エラー訂正が成功し、かつエラービットの数が閾値未満であるとき、第１の順位を第３の順位として第２メモリに記憶させる。ホストからリード要求を受信した場合、第３の順位に対応する判定電圧の値をシフトテーブルから取得し、取得した判定電圧の値に基づいて第１メモリに対する第２のリード処理を実行する。【選択図】図５

Description

本実施形態は、メモリシステムに関する。
従来、メモリセルトランジスタを有するメモリシステムが広く知られている。そのようなメモリシステムにおけるリード処理においては、メモリセルトランジスタの閾値電圧と判定電圧との比較に基づいて、そのメモリセルトランジスタに保持されるデータが判定される。
しかしながら、メモリセルトランジスタの閾値電圧は、種々の要因によって変化する。そこで、メモリシステムでは、判定電圧の値の変更が可能に構成され、リード処理においてデータの誤判定が発生した場合には判定電圧の値を変更してリード処理をリトライすることが行われる。一方、データの誤判定の発生およびリード処理のリトライは、リードレイテンシの悪化の一因となる。
米国特許明細書第１０１０２９２０号
一つの実施形態は、リードレイテンシの悪化を低減したメモリシステムを提供することを目的とする。
実施形態のメモリシステムは、ホストに接続可能であって、閾値電圧に応じてデータを記憶するメモリセルトランジスタを含む不揮発性の第１メモリと、閾値電圧と判定電圧との比較に基づいて第１メモリからデータを取得するリード処理を実行するコントローラと、第２メモリとを備える。コントローラは、閾値電圧の経時変化の進行に対応した順位と複数の判定電圧の値とを対応付けるシフトテーブルを第２メモリに記憶させ、第１の順位に対応する判定電圧の値をシフトテーブルから取得し、取得した判定電圧の値に基づいて第１メモリに対する第１のリード処理を実行する。コントローラは、第１のリード処理において、第１のメモリから取得したデータについてエラー訂正を実行するとともに該エラー訂正において検出されたエラービットの数を取得する。コントローラは、エラー訂正が成功し、かつ、エラービットの数が閾値以上であるとき、第２の順位を第２メモリに記憶させる。第２の順位は、シフトテーブルにおいて第１の順位よりも閾値電圧の経時変化が進行した順位に対応する。コントローラは、エラー訂正が成功し、かつ、エラービットの数が閾値未満であるとき、第１の順位を第３の順位として第２メモリに記憶させる。コントローラは、ホストからリード要求を受信した場合、第３の順位に対応する判定電圧の値をシフトテーブルから取得し、取得した判定電圧の値に基づいて第１メモリに対する第２のリード処理を実行する。
ホスト装置と接続された実施形態に係るメモリシステムの構成を示すブロック図である。 実施形態に係るメモリシステムにおけるメモリセルトランジスタの閾値電圧の分布例を示す図である。 実施形態に係るメモリシステムにおけるパトロールリード処理の一例を示すフローチャートである。 実施形態に係るメモリシステムにおけるシフトテーブルの一例を示す図である。 実施形態に係るメモリシステムにおけるパトロールリード処理の別の一例を示すフローチャートである。 実施形態に係るメモリシステムにおける成否テーブルの一例を示す図である。 実施形態に係るメモリシステムにおける成否テーブルの一例を示す図である。
以下に図面を参照して、実施形態に係るメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（実施形態の構成）
図１は、実施形態のメモリシステムの構成の一例を示す図である。図１に示すように、メモリシステム１は、ホスト装置３０と接続可能である。ホスト装置３０は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置である。メモリシステム１は、ホスト装置３０の外部記憶装置として機能する。ホスト装置３０は、メモリシステム１に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。
メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１０と、コントローラ２０とを備えている。ＮＡＮＤ型フラッシュメモリ１０はメモリチップ１１を含む。メモリチップ１１は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。メモリチップ１１は、ＮＡＮＤバス４０によってコントローラ２０と接続されている。
コントローラ２０は、ホストインタフェース（HOST I/F）２１、ＲＡＭ（Random Access Memory）２２、ＣＰＵ（Central Processing Unit）２３、バッファメモリ（Buffer）２４、ＮＡＮＤインタフェース（NAND I/F）２５、およびＥＣＣ回路（ECC）２６を備えている。
コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０に対してプログラム処理、リード処理、イレース処理などを行う。コントローラ２０は、例えばＳｏＣ（System-On-a-Chip）として構成される。コントローラ２０は、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）として構成されてもよい。コントローラ２０は、複数のチップによって構成されてもよい。コントローラ２０の各機能は、ソフトウェア（ファームウェア）を実行するＣＰＵ２３、専用ハードウェア、またはこれらの組み合わせによって実現され得る。
ホストインタフェース２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）規格に準拠したバスを介してホスト装置３０と接続され、コントローラ２０とホスト装置３０との通信を実現する。
ＮＡＮＤインタフェース２５は、ＮＡＮＤバス４０を介してＮＡＮＤ型フラッシュメモリ１０のメモリチップ１１と接続され、コントローラ２０とメモリチップ１１との通信を実現する。
ＣＰＵ２３は、コントローラ２０の動作を制御する。
ＲＡＭ２２は、ＣＰＵ２３に作業領域を提供する。バッファメモリ２４は、ＮＡＮＤ型フラッシュメモリ１０のメモリチップ１１に送信されるデータ、およびメモリチップ１１から受信したデータを一時的に保持する。ＲＡＭ２２およびバッファメモリ２４は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって実現され得る。なお、ＲＡＭ２２およびバッファメモリ２４を構成するメモリの種類は、これらに限定されない。バッファメモリ２４は、コントローラ２０の外部に実装されてもよい。
ＥＣＣ回路２６は、誤り訂正符号を用いて、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータに対するエラーの検出および検出されたエラーの訂正を実行する。エラー訂正が失敗した場合、コントローラ２０は、メモリセルトランジスタに対する判定電圧を変更してリード処理を再実行（リトライ）する。ここで、エラー訂正が失敗するとは、変化後のデータ（すなわち、ＮＡＮＤ型フラッシュメモリ１０から読み出したデータ）から変化前のデータ（すなわち、ＮＡＮＤ型フラッシュメモリ１０へ書き込んだデータ）を復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットを訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。コントローラ２０は、エラー訂正が成功するまで、判定電圧を変化させながらリトライリードを繰り返し実行する。
判定電圧の変更は、複数の判定電圧の組み合わせをリストしたシフトテーブルをＲＡＭ２２に記憶させておき、コントローラ２０がそのシフトテーブルを参照することで実現することができる。
シフトテーブルに記憶される判定電圧の値は、種々の量で表現することができる。また、判定電圧の値は、種々の表現で指示することができる。例えば、判定電圧の値は、シフト量で表現することができる。シフト量は、判定電圧の種類（ＶＸｄａｙ＿Ｙ）毎に予め設定されている基準値からの差分である。メモリチップ１１内の所定の位置に判定電圧の種類毎に基準値が記録されてもよい。そして、コントローラ２０は、判定電圧の種類毎に基準値からのシフト量をメモリチップ１１に指示する。
なお、判定電圧の表現方法および指示の方法は、これに限定されない。例えば、判定電圧の値は差分ではなく電圧値で表現され、判定電圧は、メモリチップ１１に対し、差分ではなく電圧値で指示されてもよい。
（メモリトランジスタのData Retention）
実施形態のメモリシステムは、リード処理においてメモリセルトランジスタの閾値電圧と判定電圧との比較を行うことによって、そのメモリセルトランジスタに保持されるデータを判定する。しかしながら、メモリセルトランジスタの閾値電圧は、経時変化等種々の要因によって変化する。実施形態のメモリシステムは、判定電圧の値の変更が可能に構成され、リード処理においてエラー訂正に失敗した場合には判定電圧の値を変更してリード処理をリトライする。
図２は、実施形態のメモリセルトランジスタの取り得る閾値電圧の一例を示している。図２の縦軸はメモリセルトランジスタを含むメモリセルの数を示し、横軸は閾値電圧および判定電圧を示している。図２に示す例では、メモリセルトランジスタは４つの閾値電圧の分布をもち、各メモリセルトランジスタは４値のデータを保持することができる。メモリセルトランジスタにデータが書き込まれた直後の「Ｄａｙ１」における判定電圧として「ＶＤａｙ１＿０」、「ＶＤａｙ１＿１」および「ＶＤａｙ１＿２」が規定されている。
しかし、経時変化等によりメモリセルトランジスタの閾値電圧の分布が、例えば電圧の低い方へシフトする。図２に示す例において、閾値電圧分布は、「Ｄａｙ１」に示す閾値電圧分布から、経時変化等により「Ｄａｙ２」に示すように「Ｄａｙ１」よりも低い電圧域にシフトし、さらには「Ｄａｙ３」に示すようにより低い電圧域にシフトする。仮に判定電圧が「ＶＤａｙ１＿０」、「ＶＤａｙ１＿１」および「ＶＤａｙ１＿２」のままで「Ｄａｙ３」の閾値電圧分布のメモリセルトランジスタについてリード処理を行うと、閾値電圧の分布域と判定電圧とが重なってしまい、閾値電圧を正しく識別することができなくなってしまう。こうした電圧シフトに対応してリード処理を行うには、判定電圧「ＶＤａｙＸ＿Ｙ」を変更していく必要がある。
そこで、「Ｄａｙ１」の時点における判定電圧「ＶＤａｙ１＿０」「ＶＤａｙ１＿１」「ＶＤａｙ１＿２」の組み合わせを「Ｉｎｄｅｘ１」として規定しておく。同様に、「Ｄａｙ２」の時点における判定電圧「ＶＤａｙ２＿０」「ＶＤａｙ２＿１」「ＶＤａｙ２＿２」の組み合わせを「Ｉｎｄｅｘ２」として規定し、「Ｄａｙ３」の時点における判定電圧「ＶＤａｙ３＿０」「ＶＤａｙ３＿１」「ＶＤａｙ３＿２」の組み合わせを「Ｉｎｄｅｘ３」として規定する。そして、これら「ＩｎｄｅｘＸ」をシフトテーブル（Shift Table）に定義しておけば、「ＩｎｄｅｘＸ」のＸの数字を変更することで判定電圧の組み合わせを一斉に変更することができる。シフトテーブルは、前述の通り、ＲＡＭ２２に記憶される。図４はシフトテーブルの一例を示す。
判定電圧の組み合わせの変更は、ＥＣＣ回路２６がエラー訂正に失敗した場合に行われる。しかし、ホスト装置３０からの命令によるリード処理の際にエラー訂正に失敗し、判定電圧の組み合わせの変更が行われると、リードレイテンシ（Read Latency）が悪化する要因となる。そこで、実施形態のメモリシステムでは、バックグラウンドでパトロールリード処理を実行し、判定電圧の組み合わせを最適なものに変更する。パトロールリード処理では、シフトテーブルにおけるＩｎｄｅｘの更新が行われる。
リード処理を実行する際に参照されるシフトテーブルには、閾値電圧の変化の進行に対応した順番で、対応する判定電圧のシフトパターン（図４の例ではシフト量）が配列されている。シフト量ａ～ｃは、図２に示す判定電圧ＶＤａｙＸ＿Ｙを相対的に示す値である。各シフトパターンには、配列の順番に対応した値のＩｎｄｅｘが付されている。即ち、Ｉｎｄｅｘの値は、閾値電圧の変化の進行に対応した順位を示す。
例えば、閾値電圧の変化の進行が第１の度合いと、第１の度合いよりも変化がより進行した第２の度合いとを考える。第１の度合いに対応した第１のシフトパターンには、第２の度合いに対応した第２のシフトパターンよりも小さい順位が設定される。図４では、例えば第１のシフトパターンに対応するＩｎｄｅｘの値には１が設定され、第２のシフトパターンに対応するＩｎｄｅｘの値には２が設定される。
コントローラ２０は、リトライリードを繰り返す際、それぞれのリトライリードで適用されるシフトパターンを、Ｉｎｄｅｘの値の順番で選択する。リード処理において用いられるＩｎｄｅｘの値が変更されると、その値が履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶される。
なお、閾値電圧の変化の進行の傾向は、設計者によって予め推定することができる。つまり、シフトテーブルには、設計者によって予め推定された閾値電圧の変化の進行に対応した順番で、各シフトパターンが配列されている。例えば、閾値電圧の変化の進行は、メモリセルトランジスタから電荷が抜ける現象を考慮して推定することができる。メモリセルトランジスタから電荷が抜ける現象による閾値電圧の変化の進行は、例えば、イレース処理・プログラム処理の実行回数によって異なる。イレース処理・プログラム処理の実行回数に応じて異なるシフトテーブルが設けられてもよい。
（パトロールリード処理）
図３を参照して、実施形態のメモリシステムにおけるパトロールリード処理について説明する。コントローラ２０は、定期的（例えば３～４日に一回程度）にパトロールリード処理を実行する。コントローラ２０によるパトロールリード処理の実行頻度は、ＮＡＮＤ型フラッシュメモリ１０の容量などを勘案して決定される。
コントローラ２０は、ＲＡＭ２２からシフトテーブルを読み出し、所定のＩｎｄｅｘ（履歴Ｉｎｄｅｘ）に対応するシフト量を取得する（Ｓ１００）。図４に示すシフトテーブルの例において、コントローラ２０は、例えば初期段階のＩｎｄｅｘ１に対応するシフト量ａ～ｃを読み出す。
コントローラ２０は、取得したシフト量に基づいてリード処理を実行する（Ｓ１１０）。
ＥＣＣ回路２６は、リード処理により取得したデータについてエラー訂正を行う（Ｓ１２０）。エラーがないか、エラー訂正に成功した場合（Ｓ１２０でＹｅｓ）、コントローラ２０は、当該リード処理に用いたＩｎｄｅｘ（ここでは例えばＩｎｄｅｘ１）を履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶する（Ｓ１３０）。
エラー訂正に失敗した場合（Ｓ１２０でＮｏ）、コントローラ２０は当該リード処理に用いたＩｎｄｅｘとリフレッシュ基準値とを比較する（Ｓ１４０）。リフレッシュ基準値は、当該リード処理を行ったＮＡＮＤ型フラッシュメモリ１０の領域に対する再生処理（リフレッシュ）を行うべきか否かを判定する指標である。図４に示す例では、リフレッシュ基準値は例えばＩｎｄｅｘ５である。コントローラ２０は、シフトテーブルによる判定電圧の変更が所定の基準回数を超える場合等において、当該リード処理領域をリフレッシュして情報を再記憶させる。当該リード処理に用いたＩｎｄｅｘがリフレッシュ基準値よりも小さい場合（Ｓ１４０のＮｏ）、コントローラ２０は、当該リード処理に用いたＩｎｄｅｘの番号を１つ増加させて（Ｓ１５０）、履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶させる（Ｓ１６０）。すなわち、図４に示す例では、次のパトロールリード処理において用いられるＩｎｄｅｘをＩｎｄｅｘ２とする。次回のリード処理ではＩｎｄｅｘ２に対応するシフト量が用いられる。
当該リード処理に用いたＩｎｄｅｘがリフレッシュ基準値以上である場合（Ｓ１４０でＹｅｓ）、コントローラ２０は、当該リード処理を行った領域をリフレッシュする（Ｓ１７０）。リフレッシュ処理を実行すると、コントローラ２０はＩｎｄｅｘを初期値（例えば図４におけるＩｎｄｅｘ１）にリセットする（Ｓ１８０）。コントローラ２０は、Ｉｎｄｅｘの初期値を履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶する（Ｓ１３０）。コントローラ２０は、以上説明した処理をすべてのメモリチップ１１について行う。
図３および４を参照して説明したパトロールリード処理では、リード処理により得たデータのエラー訂正を失敗するごとに履歴Ｉｎｄｅｘが更新され、最適なＩｎｄｅｘがあらかじめ設定される。従って、ホスト装置３０の要求によるリード処理の際にエラー訂正を失敗する可能性を低くすることができる。すなわち、メモリシステム１のＱｏＳ（Quality of Service）を改善することができる。
（パトロールリード処理の変形例）
図３に示すパトロールリード処理は、バックグラウンドでパトロールリード処理を実行することで、ホスト装置３０からの要求によるリード処理の際のエラー発生やリトライ発生の可能性の低減を可能にする。
一方で、シフトテーブルには、一般に、設計者によって予め推定された閾値電圧の変化の進行に対応した順番で各シフトパターンが配列されている。しかしながら、実際のメモリシステムでは、セル特性のばらつき等により、エラー訂正に成功してはいるが、その時に用いられたＩｎｄｅｘよりも先のＩｎｄｅｘ（Ｉｎｄｅｘ番号が大きいＩｎｄｅｘ）の方がより適切な判定電圧の組み合わせである場合が生じ得る。この場合、パトロールリード処理を行った時点からの経時変化により、ホスト装置３０からの要求によるリード処理の際にエラー訂正に失敗するおそれがある。一方で、シフトテーブル上のＩｎｄｅｘの更新を必要以上に早めてしまうと、リフレッシュ処理までの期間を短くしてしまうことにもつながる。パトロールリード処理の頻度を高めてきめ細かいＩｎｄｅｘ更新を行うことも考えられるが、これはコントローラ２０のバックグランド処理を必要以上に増加させることになり、ホスト装置３０によるリード処理を阻害してしまうおそれがある。特に、ＮＡＮＤ型フラッシュメモリ１０の容量が増大するにつれてこのデメリットが顕著となる。
図５は、図３に示すパトロールリード処理の一部を変形した変形例を示している。図５に示す例では、Ｉｎｄｅｘの早期最適化を図るとともに、リフレッシュ処理が必要以上に行われないようしている。以下、図５を参照してパトロールリード処理の変形例を詳細に説明する。
この変形例では、コントローラ２０は、ＥＣＣ回路２６がエラー訂正する際に検出したエラービットの数（Fail Bit Count）を所定の基準値と比較する。すなわち、エラー訂正に成功した場合でも、エラービットの数が所定の基準値を超えた場合はシフトテーブルのＩｎｄｅｘ更新を行う。これは、シフトテーブルにおけるＩｎｄｅｘの早期最適化を促す作用をする。
また、この変形例では、コントローラ２０は、新たに成否テーブル（Pass/Fail Table）をＲＡＭ２２に記憶させておく。図６は、成否テーブルの一例を示している。図６に示すように、成否テーブルは、シフトテーブルにおけるＩｎｄｅｘと、当該Ｉｎｄｅｘにおけるエラー訂正の成否とを対応付けた情報である。コントローラ２０は、Ｉｎｄｅｘを参照してシフトテーブルから判定電圧の組み合わせを取得し、その時のリード処理におけるエラー訂正の成否を成否テーブルに記録する。成否テーブルは、リフレッシュ処理の実行を最適化するための情報である。
コントローラ２０は、ＲＡＭ２２からシフトテーブルを読み出し、所定のＩｎｄｅｘに対応するシフト量を取得する（Ｓ１００）。図４に示すシフトテーブルの例において、コントローラ２０は、例えば初期段階のＩｎｄｅｘ１に対応するシフト量ａ～ｃを読み出す。
コントローラ２０は、取得したシフト量に基づいてリード処理を実行する（Ｓ１１０）。
ＥＣＣ回路２６は、リード処理により取得したデータについてエラー訂正を行う（Ｓ１２２）。ＥＣＣ回路２６は、ＲＡＭ２２に記憶した成否テーブルを更新する。ＥＣＣ回路２６は、このとき、エラー訂正を行ったデータについてエラービットの個数（Fail Bit Count）を併せて取得する。
エラー訂正処理の結果、エラーがないか、エラー訂正に成功した場合（Ｓ１２２でＹｅｓ）、ＥＣＣ回路２６は、取得したエラービットの個数が所定の基準値Ｘ以上であるかどうか判定する（Ｓ１２４）。判定の結果、取得したエラービットの個数が所定の基準値Ｘ未満である場合（Ｓ１２４でＮｏ）、コントローラ２０は、当該リード処理に用いたＩｎｄｅｘ（ここでは例えばＩｎｄｅｘ１）を履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶する（Ｓ１３０）。
エラー訂正に失敗した場合（Ｓ１２２でＮｏ）、または、取得したエラービットの個数が所定の基準値Ｘに達している場合（Ｓ１２４でＹｅｓ）、コントローラ２０は、当該リード処理に用いたＩｎｄｅｘがシフトテーブルにおける最後のＩｎｄｅｘであるかどうか判定する（Ｓ１４２）。最後のＩｎｄｅｘではない場合（Ｓ１４２でＮｏ）、コントローラ２０は、当該リード処理に用いたＩｎｄｅｘの番号を１つ増加させて（Ｓ１５０）、履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶させる（Ｓ１６０）。すなわち、図４に示す例では、コントローラ２０は、次のパトロールリード処理において用いられるＩｎｄｅｘをＩｎｄｅｘ２とする。エラービットの個数による判定は、エラー訂正が成功した場合でも、シフトテーブルのＩｎｄｅｘを更新する作用をする。
当該リード処理に用いたＩｎｄｅｘがシフトテーブルにおける最後のＩｎｄｅｘである場合（Ｓ１４２でＹｅｓ）、コントローラ２０は、ＲＡＭ２２に記憶した成否テーブルを参照し、すべてのＩｎｄｅｘを用いたリード処理がエラー訂正失敗（Ｆａｉｌ）かどうかを判定する（Ｓ１４４）。成否テーブルにおいて、エラー訂正に成功（Ｐａｓｓ）したＩｎｄｅｘが記録されている場合、成功したＩｎｄｅｘのうち番号が最も小さいものを履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶する（Ｓ１６２）。
上述したように、エラー訂正に用いられたＩｎｄｅｘが最後のＩｎｄｅｘに達した場合（Ｓ１４２でＹｅｓ）でもシフトテーブルのＩｎｄｅｘ更新が行われることになる。このような場合、エラー訂正に成功したＩｎｄｅｘのうち、最も若い（小さい）Ｉｎｄｅｘが履歴Ｉｎｄｅｘとして記憶される。これにより、必要以上にリフレッシュ処理が行われることを防止できる。
例えば、図６に示す成否テーブルでは、Ｉｎｄｅｘ１がエラー訂正失敗となっているが、次に番号の大きいＩｎｄｅｘ２においてエラー訂正が成功している。そこで、コントローラ２０は、ステップＳ１６２においてＩｎｄｅｘ２を履歴Ｉｎｄｅｘとして記録する。
成否テーブルにおいて、エラー訂正に成功したＩｎｄｅｘが残っておらず、すべてのＩｎｄｅｘを用いたリード処理がエラー訂正失敗であった場合（Ｓ１４４でＹｅｓ）、コントローラ２０は、当該リード処理を行ったＮＡＮＤ型フラッシュメモリ１０の領域のリフレッシュを実行する（Ｓ１７０）。例えば、図７に示す成否テーブルでは、現在のＩｎｄｅｘ１から最後のＩｎｄｅｘ５まですべてエラー訂正に失敗している。そこで、コントローラ２０は、ステップ１７０においてリフレッシュ処理を実行する。リフレッシュ処理を実行すると、コントローラ２０はＩｎｄｅｘを初期値（例えば図４におけるＩｎｄｅｘ１）にリセットし、成否テーブルを初期化する（Ｓ１８０）。コントローラ２０は、Ｉｎｄｅｘの初期値を履歴ＩｎｄｅｘとしてＲＡＭ２２に記憶する（Ｓ１３０）。
コントローラ２０は、以上説明した処理をすべてのメモリチップ１１について行う。
このように、変形例のメモリシステムでは、バックグラウンドで実行されるパトロールリード処理におけるＩｎｄｅｘの更新は、エラー訂正の成否だけでなく、エラービットの個数を判定材料として行われる。従って、Ｉｎｄｅｘを早期に更新可能とするとともに、リフレッシュ処理のタイミングを最適化（例えばできるだけ遅いタイミング）とすることができる。従って、ホスト装置３０によるリード処理におけるリード処理失敗を抑制することができる。
なお、ステップ１６２において、コントローラ２０は、エラー訂正に成功したＩｎｄｅｘのうちエラービットの数が最小であったＩｎｄｅｘ番号を履歴Ｉｎｄｅｘとして記憶してもよい。これにより、データリテンション期間を延ばすことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、
１０…ＮＡＮＤ型フラッシュメモリ、
１１…メモリチップ、
２０…コントローラ、
２１…ホストインタフェース、
２２…ＲＡＭ、
２３…ＣＰＵ、
２４…バッファ、
２５…ＮＡＮＤインタフェース、
２６…ＥＣＣ回路、
３０…ホスト装置。

Claims (5)

  1. ホストに接続可能なメモリシステムであって、
    閾値電圧に応じてデータを記憶するメモリセルトランジスタを含む不揮発性の第１メモリと、
    前記閾値電圧と判定電圧との比較に基づいて前記第１メモリからデータを取得するリード処理を実行するコントローラと、
    第２メモリと、
    を備え、
    前記コントローラは、
    前記閾値電圧の経時変化の進行に対応した順位と複数の前記判定電圧の値とを対応付けるシフトテーブルを前記第２メモリに記憶させ、
    第１の順位に対応する前記判定電圧の値を前記シフトテーブルから取得し、前記取得した判定電圧の値に基づいて前記第１メモリに対する第１のリード処理を実行し、
    前記第１のリード処理において、
    前記第１のメモリから取得したデータについてエラー訂正を実行するとともに該エラー訂正において検出されたエラービットの数を取得し、
    前記エラー訂正が成功し、かつ、前記エラービットの数が閾値以上であるとき、第２の順位を前記第２メモリに記憶させ、前記第２の順位は、前記シフトテーブルにおいて前記第１の順位よりも前記閾値電圧の経時変化が進行した順位に対応し、
    前記エラー訂正が成功し、かつ、前記エラービットの数が前記閾値未満であるとき、前記第１の順位を第３の順位として前記第２メモリに記憶させ、
    前記ホストからリード要求を受信した場合、前記第３の順位に対応する前記判定電圧の値を前記シフトテーブルから取得し、前記取得した判定電圧の値に基づいて前記第１メモリに対する第２のリード処理を実行する
    ように構成されているメモリシステム。
  2. 前記コントローラは、
    第４の順位を前記第１の順位として用いるまで前記第１のリード処理を複数回実行ようにさらに構成され、前記第４の順位は、前記シフトテーブルにおける前記閾値電圧の経時変化が最も進行した順位である
    請求項１記載のメモリシステム。
  3. 前記コントローラは、
    前記複数回実行された前記第１のリード処理における前記エラー訂正が全て失敗である場合に、前記第１メモリに対するリフレッシュ処理を行う
    ようにさらに構成されている請求項２記載のメモリシステム。
  4. 前記コントローラは、
    前記複数回実行された前記第１のリード処理のいずれかにおいて前記エラー訂正に成功した場合に、前記成功したエラー訂正を含む前記第１のリード処理で用いられた前記第１の順位のうち、前記シフトテーブルにおける前記閾値電圧の経時変化が最も進行していない順位を、前記第２の順位として前記第２メモリに記憶させる
    ようにさらに構成されている請求項２記載のメモリシステム。
  5. 前記コントローラは、
    前記複数回実行された前記第１のリード処理のいずれかにおいて前記エラー訂正に成功した場合に、前記成功したエラー訂正のうち、前記エラービットの数が最も少ない前記エラー訂正を含む前記第１のリード処理で用いられた前記第１の順位を、前記第２の順位として前記第２メモリに記憶させる
    ようにさらに構成されている請求項２記載のメモリシステム。
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