JP2023130864A - メモリシステム - Google Patents

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Abstract

【課題】異常電源遮断に対処できるメモリシステムを実現する。【解決手段】メモリシステムのコントローラは、メモリシステムに対する電力が回復されたことに応じ、ブロックに含まれる複数の記憶位置のうち、第２段階のプログラム動作が最後に実行された第３の記憶位置を特定する。コントローラは、第３の記憶位置に対する第２段階のプログラム動作の前に第１段階のプログラム動作が実行された第４の記憶位置が読み出し不可能なデータを格納しており、且つ、第４の記憶位置に対する第１段階のプログラム動作の次に第１段階のプログラム動作が実行されるべき第５の記憶位置に含まれる複数のメモリセルが消去状態に対応する閾値電圧を有している、という第１の条件が満たされているか否かを判定する。【選択図】図１５

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。メモリシステムは、コンピュータ、モバイル機器、車載機器、といった様々なコンピューティングデバイスのストレージとして使用されている。
例えば、バッテリーが取り外し可能なタイプのモバイル機器に搭載されるメモリシステムにおいては、モバイル機器からバッテリーが取り外されると、メモリシステムへの電力の供給が、メモリシステムへの予告なしに突然遮断される。
このため、メモリシステムへの電力の供給が突然遮断されるという異常電源遮断に対する対策が必要とされている。
米国特許出願公開第２０２０／０３７９９０５号明細書 特開２０２０－０３０８７５号公報 米国特許出願公開第２０２０／０３７１７１８号明細書
本発明の一実施形態が解決しようとする課題は、異常電源遮断に対処できるメモリシステムを提供することである。
実施形態によれば、メモリシステムは、各々がデータ消去動作の単位である複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数の記憶位置を含み、前記複数の記憶位置の各々は複数のメモリセルを含む、不揮発性メモリと、前記不揮発性メモリに電気的に接続されたコントローラとを具備する。前記コントローラは、前記複数のブロックのうちの書き込み先ブロックに対するデータ書き込み動作を第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行するように構成されている。前記書き込み先ブロックに対するデータの書き込みは、前記書き込み先ブロックの第１の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第１の記憶位置に対する前記第１段階のプログラム動作が完了した後、前記書き込み先ブロックの第２の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第２の記憶位置に対する前記第１段階のプログラム動作の完了に応じて、前記第１の記憶位置に対する前記第２段階のプログラム動作が実行される、という順序で実行される。前記コントローラは、前記メモリシステムに対する電力の供給の遮断後に、前記メモリシステムに対する電力が回復されたことに応じ、前記複数のブロックのうちの第１のブロックに含まれる前記複数の記憶位置のうち、前記第２段階のプログラム動作が最後に実行された第３の記憶位置を特定する。前記コントローラは、前記第３の記憶位置に対する前記第２段階のプログラム動作の前に前記第１段階のプログラム動作が実行された第４の記憶位置が読み出し不可能なデータを格納しており、且つ、前記第４の記憶位置に対する前記第１段階のプログラム動作の次に前記第１段階のプログラム動作が実行されるべき第５の記憶位置に含まれる複数のメモリセルの各々が消去状態に対応する閾値電圧を有している、という第１の条件が満たされているか否かを判定する。前記第１の条件が満たされている場合、前記コントローラは、前記第５の記憶位置を次の書き込み先位置に決定する。
第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの構成例を示すブロック図。 第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリのブロックの構成例を示す図。 第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリのブロックの回路構成例を示す図。 第１実施形態に係るメモリシステムにおいて、データ書き込み動作中に異常電源遮断が起きたときのブロックのデータの状態とメモリシステムが再起動されたときのブロックのデータの状態とを示す図。 第１実施形態に係るメモリシステムに含まれるＮＡＮＤ型フラッシュメモリの複数のメモリセルの閾値電圧分布の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される複数段階のプログラム動作の手順を示す図。 第１実施形態に係るメモリシステムにおいて実行される複数段階のプログラム動作の書き込み順序を示す図。 第１実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第１の例を示す図。 第１実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第２の例を示す図。 第１実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第３の例を示す図。 第１実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第４の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、ホストから受信されたライトコマンドに対応するデータ書き込み動作と、ガベージコレクション動作によって内部的に実行されるデータ書き込み動作との例を示す図。 比較例に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係を示す図。 第１実施形態に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図。 比較例に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図。 第１実施形態に係るメモリシステムにおいて実行される異常電源遮断判定処理の手順を示すフローチャート。 第１実施形態に係るメモリシステムにおいて実行される、データ書き込み動作の手順を示すフローチャート。 第２実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 第２実施形態に係るメモリシステムにおいて実行される、フォギープログラム動作を示す図。 第２実施形態に係るメモリシステムにおいて実行される、ファインプログラム動作を示す図。 第２実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギープログラム動作を示す図。 第２実施形態に係るメモリシステムにおいて実行される、各ブロックに含まれるストリングユニットが１つである場合の、ファインプログラム動作を示す図。 第２実施形態に係るメモリシステムにおいて実行される、フォギープログラム動作の完了に応じてフォギープログラム管理情報を更新および保存する処理の手順を示すフローチャート。 第２実施形態に係るメモリシステムにおいて実行される、ファインプログラム動作を開始する前にフォギープログラム管理情報を更新および保存する処理の手順を示すフローチャート。 第２実施形態に係るメモリシステムにおいて実行される、異常電源遮断判定処理の手順を示すフローチャート。 第３実施形態に係るメモリシステムを含む情報処理システムの構成例を示す図。 第３実施形態に係るメモリシステムにおいて実行される、フォギープログラム動作と、フォギープログラム管理情報を不揮発性メモリに保存する処理との関係を示す図。 第３実施形態に係るメモリシステムにおいて実行される、フォギープログラム管理情報を管理する処理の手順を示すフローチャート。 第４実施形態に係るメモリシステムにおいて実行される、メモリセルの閾値電圧をフォギープログラム状態からファインプログラム状態に遷移させる追加書き込み動作を示す図。 第４実施形態に係るメモリシステムにおいて、異常電源遮断が起きた時のブロックの各記憶位置の状態と、追加書き込み動作が実行された後のブロックの各記憶位置の状態とを示す図。 第４実施形態に係るメモリシステムにおいて実行される、追加書き込み動作の手順を示すフローチャート。 第５実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第１の例と、第２の例とを示す図。 第５実施形態に係るメモリシステムにおける、記憶位置に含まれる複数のメモリセルの閾値電圧分布の第３の例と、第４の例とを示す図。 第５実施形態に係るメモリシステムにおいて実行される、フォギープログラム動作の手順を示すフローチャート。 第５実施形態に係るメモリシステムにおいて実行される、ファインプログラム動作の手順を示すフローチャート。 第５実施形態に係るメモリシステムにおいて実行される、異常電源遮断判定処理の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
（第１実施形態）
図１は、第１実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。第１実施形態に係るメモリシステム３は、不揮発性メモリを含むストレージデバイスである。
情報処理システム１は、ホスト（ホストデバイス）２と、メモリシステム３とを含む。ホスト２と、メモリシステム３とは、バス４を介して接続可能である。
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、モバイル機器、または車載機器である。ホスト２は、メモリシステム３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをメモリシステム３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをメモリシステム３に送信する。
メモリシステム３は、半導体ストレージデバイスである。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）、またはＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）デバイスである。メモリシステム３は、不揮発性メモリを含む。メモリシステム３は、不揮発性メモリにデータを書き込む。そして、メモリシステム３は、不揮発性メモリからデータを読み出す。
バス４は、例えば、ＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格、またはＭｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ ＩｎｔｅｒｆａｃｅＴＭ（ＭＩＰＩＴＭ）規格に準拠したバスである。バス４は、ホスト２とメモリシステム３とを接続する伝送路である。バス４は、ホスト２からメモリシステム３へのデータおよび入出力（Ｉ／Ｏ）コマンドの送信、並びにメモリシステム３からホスト２へのデータおよび応答の送信のために使用される。Ｉ／Ｏコマンドは、不揮発性メモリに対するデータの書き込みまたは読み出しを行うためのコマンドである。Ｉ／Ｏコマンドは、ライトコマンドおよびリードコマンドを含む。
次に、ホスト２の内部構成について説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。
プロセッサ２１は、例えばｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ（ＣＰＵ）である。プロセッサ２１は、バス４を介してメモリシステム３との通信を行う。プロセッサ２１は、メモリシステム３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、オペレーティングシステム、ファイルシステム、デバイスドライバ、またはアプリケーションプログラムを含む。
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。
次に、メモリシステム３の内部構成について説明する。メモリシステム３は、コントローラ５と、不揮発性メモリ６とを含む。不揮発性メモリ６の一例は、ＮＡＮＤ型フラッシュメモリである。以下では、不揮発性メモリ６を、ＮＡＮＤメモリ６と称する。
コントローラ５は、メモリコントローラである。コントローラ５は、例えば、ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような半導体デバイスである。コントローラ５は、ＮＡＮＤメモリ６と電気的に接続されている。コントローラ５は、ＮＡＮＤメモリ６に対するデータの書き込みおよび読み出しを実行する。また、コントローラ５は、バス４を介して、ホスト２との通信を実行する。コントローラ５とＮＡＮＤメモリ６とを接続する物理インタフェースとしては、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、またはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）が使用される。コントローラ５の各部の機能は専用ハードウェア、プログラムを実行するプロセッサ、またはこれらの組み合わせにより実現され得る。
ＮＡＮＤメモリ６は、例えば、二次元構造のフラッシュメモリ、または三次元構造のフラッシュメモリである。ＮＡＮＤメモリ６は、複数のブロックを含む。各ブロックは、ＮＡＮＤメモリ６に記憶されたデータの消去の最小単位、つまりデータ消去動作の単位である。
メモリシステム３は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）７を含み得る。ＤＲＡＭ７は、揮発性のメモリである。ＤＲＡＭ７の記憶領域の一部は、例えば、ホスト２から受信したライトデータ、またはＮＡＮＤメモリ６から読み出されたリードデータを一時的に保持する。つまり、ＤＲＡＭ７は、ライトバッファまたはリードバッファとして使用されてもよい。
メモリシステム３は、電源回路８をさらに含む。電源回路８は、電源制御回路である。電源回路８は、例えばホスト２から供給される電力をメモリシステム３の各構成要素に供給する。
次に、コントローラ５の内部構成について説明する。コントローラ５は、ホストインタフェース（ホストＩ／Ｆ）５１と、ＣＰＵ５２と、スタティックＲＡＭ（ＳＲＡＭ）５３と、直接メモリアクセスコントローラ（ＤＭＡＣ）５４と、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路５５と、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）５６と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）５７とを含む。これら各部は、内部バス５０を介して相互接続される。
ホストインタフェース５１は、ハードウェアインタフェース回路である。ホストインタフェース５１は、ホスト２との通信を実行する。ホストインタフェース５１は、例えば、ホスト２からＩ／Ｏコマンドを受信する。
ＣＰＵ５２は、プロセッサである。ＣＰＵ５２は、ホストインタフェース５１、ＳＲＡＭ５３、ＤＭＡＣ５４、ＥＣＣ回路５５、ＤＲＡＭインタフェース５６、およびＮＡＮＤインタフェース５７を制御する。ＣＰＵ５２は、ＮＡＮＤメモリ６または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ５３にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはＤＲＡＭ７にロードされてもよい。
ＣＰＵ５２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤメモリ６に記憶されたデータの管理およびＮＡＮＤメモリ６に含まれるブロックの管理を実行する。ＮＡＮＤメモリ６に記憶されたデータの管理は、例えば、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理を含む。論理アドレスは、ＮＡＮＤメモリ６をアクセスするためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）である。物理アドレスは、ＮＡＮＤメモリ６に含まれる物理的な記憶素子の位置を示すアドレスである。ＣＰＵ５２は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）７１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。また、ＮＡＮＤメモリ６に含まれるブロックの管理は、例えば、ガベージコレクションと、不良ブロック（バッドブロック）の管理と、ウェアレベリングとを含む。
ＳＲＡＭ５３は、揮発性のメモリである。ＳＲＡＭ５３は、例えば、ＣＰＵ５２の作業領域として使用される。また、ＳＲＡＭ５３の記憶領域の一部は、ライトバッファまたはリードバッファとして使用されてもよい。
ＤＭＡＣ５４は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ５４は、ホスト２のメモリ２２と、ＤＲＡＭ７またはＳＲＡＭ５３との間のデータ転送を実行する。
ＥＣＣ回路５５は、データのエンコードと、データのデコードとを実行する回路である。ＥＣＣ回路５５は、ＮＡＮＤメモリ６にデータを書き込む際に、エンコード処理を実行する。エンコード処理において、ＥＣＣ回路５５は、書き込むべきデータにＥＣＣパリティを冗長コードとして付加する。ＥＣＣ回路５５は、ＮＡＮＤメモリ６から読み出されたデータに付加されたＥＣＣパリティを使用して、デコード処理を実行する。デコード処理において、ＥＣＣ回路５５は、読み出されたデータの誤りを訂正する。ＥＣＣ回路５５は、ＮＡＮＤメモリ６から読み出されたデータの誤り訂正に成功した場合、つまり読み出されたデータの誤りが訂正できた場合、ＥＣＣパスをＣＰＵ５２に通知する。ＥＣＣ回路５５は、ＮＡＮＤメモリ６から読み出されたデータの誤り訂正に失敗した場合、つまり読み出されたデータの誤りが訂正できなかった場合、ＥＣＣエラーをＣＰＵ５２に通知する。
ＤＲＡＭインタフェース５６は、ＤＲＡＭ７を制御する回路である。ＤＲＡＭインタフェース５６は、ＤＲＡＭ７にデータを格納し、ＤＲＡＭ７に格納されているデータを読み出す。
ＮＡＮＤインタフェース５７は、ＮＡＮＤメモリ６を制御する回路である。ＮＡＮＤインタフェース５７は、例えば、ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１を含む。ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１の各々は、１以上のチャンネル（ｃｈ）０、１、２、…、３１のうちの対応する一つのチャンネルを介して、ＮＡＮＤメモリ６に含まれる１以上のフラッシュダイに接続される。フラッシュダイは、フラッシュチップとも称される。ＮＡＮＤコントローラ５７１－０、５７１－１、５７１－２、…、５７１－３１は、例えば、ＮＡＮＤメモリ６に含まれるフラッシュダイ（＃０）６１－０、フラッシュダイ（＃１）６１－１、…、フラッシュダイ（＃３１）６１－３１をそれぞれ制御する。
次に、ＤＲＡＭ７に格納される情報について説明する。ＤＲＡＭ７に格納される情報は、Ｌ２Ｐテーブル７１と、ブロック管理テーブル７２と、フリーブロックリスト７３と、シングルレベルセル（ＳＬＣ）アクティブブロックリスト７４と、クワドレベルセル（ＱＬＣ）アクティブブロックリスト７５とを含む。Ｌ２Ｐテーブル７１と、ブロック管理テーブル７２と、フリーブロックリスト７３と、ＳＬＣアクティブブロックリスト７４と、ＱＬＣアクティブブロックリスト７５の一部または全ては、ＤＲＡＭ７ではなく、ＳＲＡＭ５３に格納されてもよい。
Ｌ２Ｐテーブル７１は、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングをセクタのような所定のサイズ単位で管理する。
ブロック管理テーブル７２は、ＮＡＮＤメモリ６に含まれる各ブロックを管理する。ブロック管理テーブル７２は、例えば、各ブロックが利用可能であるか否かを管理する。
フリーブロックリスト７３は、有効データを格納していないＮＡＮＤメモリ６の各ブロックをフリーブロックとして管理する。各ブロックに記憶されているデータは、有効データと無効データとに大別される。ここで、有効データとは、Ｌ２Ｐテーブル７１から参照されている最新のデータを意味する。つまり、有効データは、論理アドレスに関連付けられている（すなわち、マッピングされている）物理アドレスによって位置が指定される物理的な記憶素子に記憶されているデータである。有効データは、後にホスト２からリードされる可能性があるデータである。一方、無効データは、もはやＬ２Ｐテーブル７１から参照されなくなった古いデータを意味する。つまり、無効データは、論理アドレスに関連付けられていない（すなわち、マッピングが解消された）物理アドレスによって位置が指定される物理的な記憶素子に記憶されているデータである。無効データは、もはやホスト２によってリードされる可能性がないデータである。
ＳＬＣアクティブブロックリスト７４およびＱＬＣアクティブブロックリスト７５の各々は、ＮＡＮＤメモリ６のアクティブブロックを管理する。アクティブブロックは、少なくとも有効データを格納しているブロックである。具体的には、ＳＬＣアクティブブロックリスト７４は、ＳＬＣモードで書き込まれた有効データを格納しているアクティブブロックを管理する。ＳＬＣモードは、ＮＡＮＤメモリ６の一つのメモリセル当たりに１ビットのデータを記憶する書き込みモードである。ＱＬＣアクティブブロックリスト７５は、ＱＬＣモードで書き込まれた有効データを格納しているアクティブブロックを管理する。ＱＬＣモードは、ＮＡＮＤメモリ６の一つのメモリセル当たりに４ビットのデータを記憶する書き込みモードである。
次に、ＮＡＮＤメモリ６に含まれるフラッシュダイ６１の構成例について説明する。図２は、第１実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６のフラッシュダイ６１の構成例を示すブロック図である。
ここでは、フラッシュダイ（＃０）６１－０に着目してフラッシュダイ６１の構成を説明する。他のフラッシュダイもフラッシュダイ（＃０）６１－０と同じ構成を有している。フラッシュダイ（＃０）６１－０は、周辺回路６１１－０と、メモリセルアレイ６１２－０とを含む。
周辺回路６１１－０は、メモリセルアレイ６１２－０を制御する回路である。周辺回路６１１－０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路６１１－０は、ＮＡＮＤコントローラ５７１－０からアドレスおよびコマンドを受信したことに応じて、プログラム動作、リード動作、あるいはイレーズ動作をメモリセルアレイ６１２－０に対して実行する。
メモリセルアレイ６１２－０は、複数のブロック（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を含む。各ブロックＢＬＫは、不揮発性メモリセルトランジスタ（以降では、単にメモリセルトランジスタまたはメモリセルと称する）の集合である。各ブロックは、複数のストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。各ストリングユニットＳＵは、メモリセルトランジスタの集合である。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳ（単にストリングとも称する）を含む。各ＮＡＮＤストリングＮＳは、メモリセルトランジスタの集合である。
図２では、各ブロックに４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３が含まれている場合について説明した。各ブロックに含まれているストリングユニットＳＵの数は、３つ以下であってもよいし、５つ以上であってもよい。なお、各ブロックが一つのストリングユニットＳＵのみを含む構成が使用されてもよい。つまり、各ブロックは、一つ以上のストリングユニットＳＵを含む。
次に、ブロックの構成例について説明する。図３は、第１実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６のブロックの構成例を示す図である。
図３では、ブロックＢＬＫ０に着目してブロックの構成を説明する。他のブロックも、ブロックＢＬＫ０と同じ構成を有している。ブロックＢＬＫ０は、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）は、複数のワード線ＷＬ０～ＷＬ７が積層された方向（垂直方向）と直交する方向（水平方向）に配置されている。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳの一端は、複数のビット線（ＢＬ０～ＢＬ（Ｌ－１））のうちの対応するビット線に接続されている。各ＮＡＮＤストリングＮＳは、垂直方向に延在している。各ＮＡＮＤストリングＮＳに含まれる複数のメモリセルトランジスタの制御ゲートは、複数のワード線（ＷＬ０、ＷＬ１、…、ＷＬ７）にそれぞれ接続されている。
次に、ブロックの回路構成について説明する。図４は、第１実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６のブロックの回路構成例を示す図である。
図４では、ブロックＢＬＫ０に着目してブロックの構成を説明する。他のブロックも、ブロックＢＬＫ０と同じ構成を有している。ブロックＢＬＫ０は、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
各ＮＡＮＤストリングＮＳは、例えば、８つのメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）、および２つの選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含み、データを不揮発に保持する。そして、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴの数は、８つに限定されない。
ストリングユニットＳＵ０の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ１に対応する選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ２に対応する選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３の各選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ３に対応する選択ゲート線ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、ストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ２のゲートは、ストリングユニットごとに異なる選択ゲート線（ＳＧＳ０～ＳＧＳ３）に接続されてもよい。同一のブロックＢＬＫにあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。
周辺回路６１１によるプログラム動作およびリード動作は、一つのストリングユニットＳＵにおける一つのワード線に接続された複数のメモリセルＭＴに対して、一括して実行され得る。プログラム動作およびリード動作の際に、一括して選択されるメモリセルＭＴの集合をメモリセルグループＭＧと称する。メモリセルグループＭＧはプログラム動作およびリード動作の単位であり、記憶位置として扱われる。各メモリセルＭＴが１ビットのデータを記憶するように構成されている場合にメモリセルグループＭＧあたりに記憶されるデータのサイズをページと称する。各メモリセルＭＴが４ビットのデータを記憶するように構成されている場合、メモリセルグループＭＧあたりに記憶されるデータのサイズは４ページである。
周辺回路６１１によるイレーズ動作は、ブロック単位で実行される。すなわち、一つのブロックに含まれる全てのメモリセルＭＴに格納されたデータは、一括して消去される。
次に、データ書き込み動作中に異常電源遮断が生じた後の再起動の処理について説明する。図５は、第１実施形態に係るメモリシステム３において、データ書き込み動作中に異常電源遮断が起きたときのブロックＢＬＫ０のデータの状態とメモリシステム３が再起動されたときのブロックＢＬＫ０のデータの状態を示す図である。ここでは、フルシーケンスプログラム動作を使用してデータ書き込み動作が実行される場合について説明する。フルシーケンスプログラム動作は、一回のプログラム動作によって、一つのストリングユニットＳＵにおける一つの記憶位置（メモリセルグループＭＧ）にデータを書き込むプログラム動作である。プログラム動作は、例えば１つ以上のプログラムループを含む。各プログラムループは、メモリセルＭＴの電荷蓄積層に電荷を注入しメモリセルＭＴの閾値電圧を上昇させる第１動作と、メモリセルＭＴの閾値電圧が書き込み対象データに応じた電圧以上になったかを検証する第２動作と、を含む。
（ａ）コントローラ５は、書き込み先ブロックとして割り当てられたブロックＢＬＫ０に対するデータ書き込み動作を、フルシーケンスプログラム動作を使用して実行する。プログラム動作が完了した各記憶位置に記憶されるデータを、書き込み完了データと称する。書き込み完了データは、読み出すことが可能なデータである。コントローラ５は、書き込み先ブロックに含まれる記憶位置のうち、次にデータ書き込み動作が実行されるべき記憶位置を示す情報を、書き込み先位置として、ＮＡＮＤメモリ６に定期的に記録する。ここでは、コントローラ５は、次にデータ書き込み動作が実行されるべき記憶位置として書き込み先位置Ａを記録する。
（ｂ）次に、コントローラ５は、書き込み先位置Ａによって示される記憶位置から、書き込み先位置Ｂによって示される記憶位置まで、フルシーケンスプログラム動作を使用してデータ書き込み動作を実行する。ここで、書き込み先位置Ｂによって示される記憶位置に対するプログラム動作が実行されている最中に異常電源遮断が起きた場合を想定する。異常電源遮断は、ホスト２からシャットダウン通知をメモリシステム３が事前に受信することなく、メモリシステム３に対する電力の供給が遮断される現象である。
（ｃ）書き込み先位置Ｂによって示される記憶位置に対するプログラム動作の実行中に電源遮断が起きた場合、プログラム動作が完了する前に、プログラム動作が中断される。この結果、この記憶位置は、リード不可データを含む記憶位置になる。リード不可データは、ＮＡＮＤメモリ６から正常に読み出すことができないデータである。リード不可データを含む記憶位置からデータが読み出された場合、ＥＣＣ回路５５はこのデータの誤りを訂正できないため、ＥＣＣエラーを示すステータスを出力する。このリード不可データが格納された記憶位置に含まれる各メモリセルＭＴの閾値電圧は、中断されたプログラム動作によって既に変更されている場合がある。このため、コントローラ５は、この記憶位置に対して再度プログラム動作を実行しない。
（ｄ）メモリシステム３に対する電力の供給が回復されてメモリシステム３が再起動した際に、コントローラ５は、書き込み先位置を示す情報をＮＡＮＤメモリ６から取得する。書き込み先位置Ｂを示す情報はＮＡＮＤメモリ６に記録されていない。このため、ＮＡＮＤメモリ６から取得される情報は書き込み先位置Ａを示す。コントローラ５は、取得した書き込み先位置Ａによって示される記憶位置からデータを読み出し、この記憶位置にリード可能データが格納されているか否かを判定する。リード可能データは、ＮＡＮＤメモリ６から正常に読み出すことができるデータである。この記憶位置にリード可能データが格納されている場合、ＥＣＣ回路５５による誤り訂正は成功し得る。すなわち、コントローラ５は、ＥＣＣ回路５５がＣＰＵ５２に通知するＥＣＣパス／ＥＣＣエラーに基づいて、ＮＡＮＤメモリ６に格納されているデータがリード可能データまたはリード不可データのいずれであるかを判定することができる。コントローラ５は、書き込み先位置Ａによって示される記憶位置に格納されているデータがリード可能データであった場合、さらに、書き込み先位置Ａに後続する記憶位置に格納されているデータを読み出して、この記憶位置に格納されているデータがリード可能データであるか否かを判定する。
（ｅ）コントローラ５は、（ｄ）で説明した動作を繰り返すことによって、リード不可データを格納している最初の記憶位置を特定する。そして、コントローラ５は、特定した記憶位置がイレーズ（ｅｒａｓｅｄ）状態か否かを判定する。イレーズ状態の記憶位置に含まれる全てのメモリセルＭＴには、いずれも、イレーズ動作の後にプログラム動作が実行されていない。特定した記憶位置がイレーズ状態であった場合、コントローラ５は、特定した記憶位置に対してデータ書き込み動作を実行することができる。そのため、コントローラ５は、ブロックＢＬＫ０に対するデータ書き込み動作を続行する。一方、特定した記憶位置がイレーズ状態でない場合、コントローラ５は、特定した記憶位置に対してデータ書き込み動作を続行することができない。この場合、コントローラ５は、ブロックＢＬＫ０を、データの書き込みに利用不可能なブロックとしてブロック管理テーブル７２に登録し、別のブロックを書き込み先ブロックとして新たに割り当ててもよい。そして、コントローラ５は、書き込み先ブロックとして新たに割り当てられたブロックに対してデータ書き込み動作を実行し得る。
このように、フルシーケンスプログラム動作を使用するケースにおいては、コントローラ５は、幾つかの記憶位置の各々にリード可能データが格納されているか否かを判定する処理と、リード不可データを格納している最初の記憶位置がイレーズ状態であるか否かを判定する処理とによって、プログラム動作の実行中に電源遮断が起きたか否かを判定することができる。
次に、ＱＬＣモードでデータが書き込まれた複数のメモリセルの閾値電圧分布について説明する。ＱＬＣモードでは、１つのメモリセルあたりに４ビットのデータが書き込まれる。図６は、第１実施形態に係るメモリシステム３に含まれるＮＡＮＤメモリ６の複数のメモリセルの閾値電圧分布の例を示す図である。
各メモリセルの閾値電圧Ｖｔｈは、各メモリセルの電荷蓄積層が保持する電荷量に応じて変化する。ＮＡＮＤメモリ６は、記憶されるべき情報を示す複数のデータ値を、メモリセルの閾値電圧Ｖｔｈの閾値電圧分布に対応させることで、情報を記憶する。
ＱＬＣモードでは、各メモリセルが取り得る閾値電圧は、１６個の閾値電圧範囲に区分される。この１６個の閾値電圧範囲を閾値電圧が低い方から順番に、Ｅｒステート、Ａステート、Ｂステート、Ｃステート、…、Ｏステートと称する。各メモリセルの閾値電圧Ｖｔｈは、プログラム動作によって、いずれかの閾値電圧範囲に属するように制御される。
これら１６個のステートは、それぞれ異なる４ビットのデータに対応する。Ａステートに対応する４ビットのデータがプログラムされたメモリセルの閾値電圧Ｖｔｈは、Ｖｒ１からＶｒ２までの閾値電圧範囲に設定される。同様に、Ｂステートに対応する４ビットのデータがプログラムされたメモリセルの閾値電圧Ｖｔｈは、Ｖｒ２からＶｒ３までの閾値電圧範囲に設定される。同様に、Ｏステートに対応する４ビットのデータがプログラムされたメモリセルの閾値電圧Ｖｔｈは、Ｖｒ１５からＶｒ１６までの閾値電圧範囲に設定される。他のステートについても同様である。
次に、複数段階のプログラム動作について説明する。図７は、ＱＬＣモードでデータを書き込む際に第１実施形態に係るメモリシステム３において実行される複数段階のプログラム動作の手順を示す図である。
コントローラ５は、書き込み先ブロックに含まれる複数の記憶位置のそれぞれに対するデータ書き込み動作を、第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行する。第１段階のプログラム動作では、書き込むべき４ページ分のデータがＮＡＮＤメモリ６に転送され、あるワード線に接続された、書き込み先ブロック内のある記憶位置に含まれる複数のメモリセル（メモリセルグループＭＧ）に、このデータが書き込まれる。第１段階のプログラム動作では、各メモリセルの閾値電圧は、粗く設定される。この状態では、各メモリセルからデータを正常に読み出すことはできない。第２段階のプログラム動作では、第１段階のプログラム動作で転送されたデータと同じ４ページ分のデータがＮＡＮＤメモリ６に再び転送され、この記憶位置に対応するメモリセルグループＭＧに、このデータが書き込まれる。第２段階のプログラム動作では、各メモリセルの閾値電圧は、書き込むべきデータに対応する目標閾値電圧に設定される。第２段階のプログラム動作が完了すると、各メモリセルからデータを正しく読み出すことができる。
各記憶位置に対する第２段階のプログラム動作は、この記憶位置が接続されているワード線に後続するワード線に接続された別の記憶位置に対する第１段階のプログラム動作が実行された後に、実行される。
複数段階のプログラム動作としては、例えば、フォギー・ファインプログラム動作が使用され得る。フォギー・ファインプログラム動作は、フォギープログラム動作と、ファインプログラム動作とを含む。フォギープログラム動作は、各メモリセルの閾値電圧を粗く設定するプログラム動作（第１段階のプログラム動作）である。ファインプログラム動作は、各メモリセルの閾値電圧を調整して各メモリセルの閾値電圧を目標閾値電圧に設定するプログラム動作（第２段階のプログラム動作）である。
書き込み先ブロックに対するフォギー・ファインプログラム動作は、以下のように実行される。以下では、あるワード線ＷＬｘに接続され、且つ、あるストリングユニットＳＵｙに含まれている記憶位置を、ＭＧ（ＷＬｘ、ＳＵｙ）と称する。
（１）まず、ＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作が実行される。ここで、ＮＡＮＤメモリ６には、４ページ分のサイズを有するライトデータ、つまり、ページサイズの４倍のサイズを有するライトデータが転送される。ページサイズは、一つのストリングユニットＳＵに含まれるストリングの数、つまり、一つの記憶位置（メモリセルグループＭＧ）に含まれるメモリセルの数に相当する。
（２）次いで、ＭＧ（ＷＬ０、ＳＵ１）に対するフォギープログラム動作が実行される。
（３）次いで、ＭＧ（ＷＬ０、ＳＵ２）に対するフォギープログラム動作が実行される。
（４）次いで、ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作が実行される。
（５）ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が実行される。
（６）ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作が実行される。ここで、ＮＡＮＤメモリ６には、ＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作で使用されたライトデータと同じライトデータが再び転送される。そして、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作が実行される。このファインプログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ０）は、ファインプログラム状態になる。ファインプログラム状態の記憶位置に格納されているデータは、正しく読み出すことが可能なリード可能データである。
（７）次いで、ＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作が実行される。
（８）ＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ１）に対するファインプログラム動作が実行される。ファインプログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ１）は、ファインプログラム状態になる。
（９）次いで、ＭＧ（ＷＬ１、ＳＵ２）に対するフォギープログラム動作が実行される。
（１０）ＭＧ（ＷＬ１、ＳＵ２）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ２）に対するファインプログラム動作が実行される。これにより、ＭＧ（ＷＬ０、ＳＵ２）は、ファインプログラム状態になる。
（１１）次いで、ＭＧ（ＷＬ１、ＳＵ３）に対するフォギープログラム動作が実行される。
（１２）ＭＧ（ＷＬ１、ＳＵ３）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ０、ＳＵ３）に対するファインプログラム動作が実行される。これにより、ＭＧ（ＷＬ０、ＳＵ３）は、ファインプログラム状態になる。
（１３）ＭＧ（ＷＬ１、ＳＵ０）～ＭＧ（ＷＬ１、ＳＵ３）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ２、ＳＵ０）に対するフォギープログラム動作が実行される。
（１４）ＭＧ（ＷＬ２、ＳＵ０）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ１、ＳＵ０）に対するファインプログラム動作が実行される。これにより、ＭＧ（ＷＬ１、ＳＵ０）は、ファインプログラム状態になる。
（１５）次いで、ＭＧ（ＷＬ２、ＳＵ１）に対するフォギープログラム動作が実行される。
（１６）ＭＧ（ＷＬ２、ＳＵ１）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ１、ＳＵ１）に対するファインプログラム動作が実行される。これにより、ＭＧ（ＷＬ１、ＳＵ１）は、ファインプログラム状態になる。
（１７）次いで、ＭＧ（ＷＬ２、ＳＵ２）に対するフォギープログラム動作が実行される。
（１８）ＭＧ（ＷＬ２、ＳＵ２）に対するフォギープログラム動作が完了すると、ＭＧ（ＷＬ１、ＳＵ２）に対するファインプログラム動作が実行される。これにより、ＭＧ（ＷＬ１、ＳＵ２）は、ファインプログラム状態になる。
次に、各ブロックに含まれる複数の記憶位置のそれぞれに対してフォギー・ファインプログラム動作が実行される順序について説明する。図８は、第１実施形態に係るメモリシステム３において実行される、ブロックに対する複数段階のプログラム動作の書き込み順序を示す図である。
各ブロックには、一つ以上のストリングユニットＳＵが含まれる。コントローラ５は、あるワード線（第１のワード線）に接続され、且つ、一つ以上のストリングユニットＳＵにそれぞれ含まれている一つ以上のメモリセルグループＭＧ（第１の記憶位置と称する）に対するフォギープログラム動作を実行する。一つ以上の第１の記憶位置の全てに対するフォギープログラム動作が完了した後に、コントローラ５は、第１のワード線に後続する第２のワード線に接続され、且つ、一つ以上のストリングユニットＳＵにそれぞれ含まれている一つ以上のメモリセルグループＭＧ（第２の記憶位置と称する）のうちの一つの第２の記憶位置に対するフォギープログラム動作を実行する。
そして、この一つの第２の記憶位置に対するフォギープログラム動作が完了したことに応じて、コントローラ５は、第１のワード線に接続されており、且つ、この一つの第２の記憶位置と同じストリングユニットに含まれている第１の記憶位置に対するファインプログラム動作を実行する。
コントローラ５は、書き込み先ブロックに含まれる複数の記憶位置に対するフォギー・ファインプログラム動作をこのような書き込み順序で実行する。そして、各記憶位置に書き込まれたデータは、各記憶位置に対するファインプログラム動作が完了した後に読み出し可能になる。
図８においては、一つのブロックに含まれる複数の記憶位置に対する書き込み順序が数字によって表されている。ここでは、ブロック当たりのワード線の数が８（ワード線ＷＬ０～ＷＬ７）である場合が想定されている。１番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作が実行される。
２番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ１）に対するフォギープログラム動作が実行される。３番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ２）に対するフォギープログラム動作が実行される。４番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作が実行される。
５番目のデータ書き込み動作では、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が実行される。６番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作が実行される。
７番目のデータ書き込み動作では、ＭＧ（ＷＬ１、ＳＵ１）に対するフォギープログラム動作が実行される。８番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ１）に対するファインプログラム動作が実行される。
９番目のデータ書き込み動作では、ＭＧ（ＷＬ１、ＳＵ２）に対するフォギープログラム動作が実行される。１０番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ２）に対するファインプログラム動作が実行される。
１１番目のデータ書き込み動作では、ＭＧ（ＷＬ１、ＳＵ３）に対するフォギープログラム動作が実行される。１２番目のデータ書き込み動作では、ＭＧ（ＷＬ０、ＳＵ３）に対するファインプログラム動作が実行される。
１３番目のデータ書き込み動作では、ＭＧ（ＷＬ２、ＳＵ０）に対するフォギープログラム動作が実行される。１４番目のデータ書き込み動作では、ＭＧ（ＷＬ１、ＳＵ０）に対するファインプログラム動作が実行される。
このように、ＭＧ（ＷＬ ｘ、ＳＵ ｙ＋１）は、ＭＧ（ＷＬ ｘ、ＳＵ ｙ）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置である。また、ＭＧ（ＷＬ ｘ＋１、ＳＵ０）は、ＭＧ（ＷＬ ｘ、ＳＵ３）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置である。ＭＧ（ＷＬ ｘ＋１、ＳＵ ｙ）は、ＭＧ（ＷＬ ｘ、ＳＵ ｙ）に対するファインプログラム動作の前にフォギープログラム動作が実行された記憶位置である。また、ＭＧ（ＷＬ ｘ＋１、ＳＵ ｙ＋１）は、ＭＧ（ＷＬ ｘ、ＳＵ ｙ）に対するファインプログラム動作の次にフォギープログラム動作が実行されるべき記憶位置である。
次に、各記憶位置に含まれる複数のメモリセルの閾値電圧分布について説明する。まず、消去（イレーズ）状態の記憶位置に含まれる複数のメモリセルの閾値電圧について説明する。図９は、第１実施形態に係るメモリシステムにおける、イレーズ状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す図である。
イレーズ状態の記憶位置に含まれる複数のメモリセルの各々の閾値電圧は、イレーズページ閾値電圧よりも低い。イレーズページ閾値電圧は、例えば０Ｖである。イレーズページ閾値電圧は、例えば、図６を参照して説明したＶｒ１である。言い換えれば、イレーズ動作が実行された後、複数のメモリセルのいずれの閾値電圧もＥｒステートの閾値電圧範囲に維持されている記憶位置が、イレーズ状態の記憶位置である。イレーズ状態の記憶位置には、イレーズページ閾値電圧以上の閾値電圧を有するメモリセルは存在しない。そのため、コントローラ５は、ある記憶位置に対してイレーズページチェックを実行することによって、その記憶位置がイレーズ状態であるか否かを判定することができる。イレーズページチェックにおいて、コントローラ５は、イレーズページ閾値電圧以上の閾値電圧を有するメモリセルがその記憶位置に含まれているか否かを判定する。
また、イレーズ状態の記憶位置は、データを正常に読み出すことができない記憶位置でもある。イレーズ状態の記憶位置からデータが読み出された場合、ＥＣＣパリティが記憶されていないため、ＥＣＣ回路５５は、読み出されたデータの誤りを訂正できない。
なお、イレーズページチェックでは、コントローラ５は、ＥＣＣ回路５５をバイパスすることによって、記憶位置から読み出された生データを取得してもよい。生データに含まれる全メモリセルのデータがＥｒステートに対応するデータであれば、コントローラ５は、その記憶位置に含まれる全てのメモリセルがイレーズ状態に対応する閾値電圧を有していると判定することができる。
あるいは、イレーズページ閾値電圧以上の閾値電圧を有するメモリセルの数をカウントする回路がコントローラ５に設けられている場合には、コントローラ５は、この回路から出力されるカウント値に基づいて、記憶位置に含まれる全てのメモリセルがイレーズ状態に対応する閾値電圧を有しているか否かを判定してもよい。この回路は、例えば、イレーズページチェック対象のワード線にイレーズページ閾値電圧をリード電圧として印可するようにＮＡＮＤメモリ６を制御し得る。そして、この回路は、ＮＡＮＤメモリ６から読み出されたデータに含まれる、Ｅｒステートに対応するデータ以外のデータを記憶しているメモリセルの数を、イレーズページ閾値電圧以上の閾値電圧を有するメモリセルの数としてカウントし得る。
イレーズ状態の記憶位置は、データ書き込み動作が実行可能な記憶位置である。
次に、リード可能データを格納している記憶位置に含まれる複数のメモリセルの閾値電圧分布について説明する。図１０は、第１実施形態に係るメモリシステムにおける、データの読み出しが可能な状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す図である。
データの読み出しが可能な状態の記憶位置は、フルシーケンスプログラム動作が完了したフルシーケンスプログラム状態の記憶位置、あるいはファインプログラム動作が完了したファインプログラム状態の記憶位置である。この記憶位置からデータが読み出された場合、ＥＣＣパリティが記憶されているため、ＥＣＣ回路５５は、読み出されたデータの誤りを訂正できる。この記憶位置に含まれる各メモリセルの閾値電圧は、そのメモリセルに格納されているデータに対応する閾値電圧に変更されている。そのため、この記憶位置に含まれる各メモリセルの閾値電圧は、Ｅｒステート、Ａステート、Ｂステート、Ｃステート、…、Ｏステートのうちのいずれかのステートに対応する閾値電圧を有している。フルシーケンスプログラム状態またはファインプログラム状態の記憶位置は、この記憶位置を含むブロックに対するイレーズ動作を実行しない限り、新たなデータの書き込みに利用することができない。
次に、フォギープログラム動作が完了した記憶位置に含まれる複数のメモリセルの閾値電圧分布について説明する。図１１は、第１実施形態に係るメモリシステム３における、フォギープログラム動作が完了したフォギープログラム状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す図である。フォギープログラム状態の記憶位置は、フォギープログラム動作が完了し、且つ、ファインプログラム動作がまだ開始されていない記憶位置である。
フォギープログラム状態の記憶位置に含まれる各メモリセルの閾値電圧は、粗い精度で設定されている。そのため、フォギープログラム状態の記憶位置は、データを正常に読み出すことができない記憶位置である。フォギープログラム状態の記憶位置からデータが読み出された場合、ＥＣＣ回路５５は、このデータの誤りを訂正できない。一方、フォギープログラム状態の記憶位置は、イレーズページ閾値電圧以上の閾値電圧を有するメモリセルを含み得る。したがって、コントローラ５は、フォギープログラム状態の記憶位置と、イレーズ状態の記憶位置とを区別することができる。
フォギープログラム状態の記憶位置は、第２段階のプログラム動作（ファインプログラム動作）を実行可能な記憶位置である。つまり、フォギープログラム状態の記憶位置は、イレーズ状態ではないが、ファインプログラム動作が実行可能な記憶位置である。
次に、データ書き込み動作中に電源遮断が発生した状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布について説明する。図１２は、第１実施形態に係るメモリシステム３における、データ書き込み動作中に電源遮断が発生した状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す図である。
データ書き込み動作（フルシーケンスプログラム動作、フォギープログラム動作、またはファインプログラム動作）の実行中にメモリシステム３に対する電力の供給が遮断されることによってこれらの動作が中断された記憶位置は、正しく読み出すことができないデータを格納しているプログラム中断状態の記憶位置である。プログラム中断状態の記憶位置からデータが読み出された場合、ＥＣＣ回路５５は、この読み出されたデータの誤りを訂正できない。一方で、プログラム中断状態の記憶位置に含まれる幾つかのメモリセルの閾値電圧は、イレーズページ閾値電圧を上回っている。したがって、コントローラ５は、プログラム中断状態の記憶位置と、イレーズ状態の記憶位置とを区別することができる。
プログラム中断状態の記憶位置は、イレーズ状態ではないため、新たなデータの書き込みに利用することができない。
以下では、プログラム中断状態の記憶位置が存在しない状態、すなわち、記憶位置の状態が、フルシーケンスプログラム状態、ファインプログラム状態、フォギープログラム状態またはイレーズ状態のいずれかである場合を、書き込み動作が正常に停止された状態と称する。
プログラム中断状態の記憶位置またはフォギープログラム状態の記憶位置のどちらからデータが読み出された場合でも、ＥＣＣ回路５５によってＥＣＣエラーが判定され、且つ、イレーズページチェックでこの記憶位置はイレーズ状態ではないと判定される。そのため、これら二つの判定だけでは、コントローラ５は、この記憶位置が、プログラム中断状態またはフォギープログラム状態のどちらの状態であるかを正しく判定することができない。
次に、ホスト２から受信されたライトコマンドに対応するデータ書き込み動作と、ガベージコレクション動作によって内部的に実行されるデータ書き込み動作について説明する。図１３は、第１実施形態に係るメモリシステムにおいて実行される、ホスト２から受信されたライトコマンドに対応するデータ書き込み動作と、ガベージコレクション動作によって内部的に実行されるデータ書き込み動作の例を示す図である。まず、ホスト２から受信されたライトコマンドに対応するデータ書き込み動作、つまり、ホスト２から受信されたライトコマンドに基づいて実行されるデータ書き込み動作について説明する。
コントローラ５は、ホスト２から受信されたライトコマンドに関連付けられたライトデータをホスト２のメモリ２２から取得し、取得したライトデータをライトバッファ（ＷＢ）に一時的に格納する。ＤＲＡＭ７の記憶領域の一部がライトバッファとして使用されてもよいし、ＳＲＡＭ５３の記憶領域の一部がライトバッファとして使用されてもよい。
コントローラ５は、フリーブロックリスト７３からＳＬＣブロックを選択し、その選択したＳＬＣブロックを書き込み先ブロックに割り当てる。ＳＬＣブロックは、ＮＡＮＤメモリ６に含まれるブロックのうち、ＳＬＣモードによるデータの書き込みが実行されるブロックである。既に書き込み先ブロックにＳＬＣブロックが割り当てられている場合、コントローラ５は、この動作を省略する。
コントローラ５は、ライトバッファに格納されたライトデータの総サイズが書き込み単位に達すると、書き込み先ブロックに割り当てられたＳＬＣブロックにライトデータを書き込む。このとき、コントローラ５は、ＳＬＣモードのデータ書き込み動作を実行する。
書き込み先ブロックに割り当てられたＳＬＣブロックがフルになると、コントローラ５は、そのＳＬＣブロックをＳＬＣアクティブブロックリスト７４に登録し、そのＳＬＣブロックを書き込み先ブロックから解除する。そして、コントローラ５は、フリーブロックリスト７３から別のＳＬＣブロックを選択し、その選択した別のＳＬＣブロックを書き込み先ブロックに割り当てる。
また、コントローラ５は、アイドル状態の期間中に、またはフリーブロックリスト７３に含まれるＳＬＣブロック（フリーＳＬＣブロック）の数が閾値を下回ったことに応じて、ＳＬＣアクティブブロックリスト７４に含まれるＳＬＣブロックに対するガベージコレクション動作を実行する。アイドル状態は、実行すべきホスト２からのコマンドが無い状態を意味する。
コントローラ５は、フリーブロックリスト７３からＱＬＣブロックを選択して、コピー先ブロックに割り当てる。ＱＬＣブロックは、ＮＡＮＤメモリ６に含まれるブロックのうち、ＱＬＣモードによるフォギー・ファインプログラム動作が実行されるブロックである。ＱＬＣブロックに含まれるメモリセルの各々は、４ビットのデータを格納する。そのため、ＱＬＣブロックは、ＳＬＣブロックの４倍の容量を有する。既にコピー先ブロックにＱＬＣブロックが割り当てられている場合、コントローラ５は、この動作を省略する。
コントローラ５は、ＳＬＣアクティブブロックリスト７４から任意のブロックを選択し、コピー元ブロックに割り当てる。コントローラ５は、格納されている有効データの量が少ないブロックを優先して選択してもよい。あるいは、コントローラ５は、任意のアルゴリズムに基づいてコピー元ブロックに割り当てられるべきブロックを選択してもよい。
コントローラ５は、コピー元ブロックの記憶位置（コピー元記憶位置）に格納されている有効データを選択し、選択した有効データを読み出す。コントローラ５は、読み出された有効データを、ＱＬＣモードによるフォギー・ファインプログラム動作を使用してコピー先ブロックにおける記憶位置（コピー先記憶位置）に書き込む。コントローラ５は、この有効データに対応する論理アドレスに関連付けられている物理アドレスがコピー元記憶位置を示す物理アドレスからコピー先記憶位置を示す物理アドレスに変更されるように、Ｌ２Ｐテーブル７１を更新する。これにより、コピー元記憶位置に格納されていた有効データは、無効データになる。
コントローラ５は、コピー元ブロックが有効データを保持していないブロックになると、このブロックをフリーブロックリスト７３に返却し、コピー元ブロックから解除する。
そして、コントローラ５は、再度、ＳＬＣアクティブブロックリスト７４から任意のブロックを選択し、コピー元ブロックに割り当てる。
また、コントローラ５は、コピー先ブロックに割り当てられているＱＬＣブロックがフルになると、そのＱＬＣブロックをＱＬＣアクティブブロックリスト７５に登録し、コピー先ブロックから解除する。
ここでは、ガベージコレクション動作によるＱＬＣブロックへのデータの書き込みの際に、コントローラ５がフォギー・ファインプログラム動作を実行する場合について説明した。しかしながら、ホスト２から受信したライトコマンドに基づくデータの書き込みの際にも、書き込み先ブロックとしてＱＬＣブロックが割り当てられてもよい。以降では、書き込み先ブロックにデータを書き込む動作を説明する。この書き込み先ブロックは、ガベージコレクション動作におけるコピー先ブロックであってもよいし、ホスト２からのデータが書き込まれるべきブロックであってもよい。
このように、メモリシステム３では、ＳＬＣモードによるデータ書き込み動作の他に、ＱＬＣモードによるデータ書き込み動作が実行される。ＱＬＣモードによるデータ書き込み動作は、複数段階のプログラム動作を使用して実行される。
次に、複数段階のプログラム動作を使用したデータ書き込み動作の最中に電源遮断が生じたときの動作について説明する。
図１４は、比較例に係るメモリシステムにおいて実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係を示す図である。
ここでは、ワード線ＷＬ Ｎ＋２（Ｎは１以上の整数）に接続されており、且つ、ストリングユニットＳＵ２に含まれる記憶位置（ＭＧ（ＷＬ Ｎ＋２、ＳＵ２））に対するフォギープログラム動作が完了してから、ワード線ＷＬ Ｎ＋１に接続されており、且つ、ストリングユニットＳＵ２に含まれる記憶位置（ＭＧ（ＷＬ Ｎ＋１、ＳＵ２））に対するファインプログラム動作が開始されるまでの間にメモリシステムに対する電力の供給が遮断された場合を想定する。
メモリシステムに対する電力の供給の遮断後に、メモリシステムに対する電力の供給が再開されたことに応じて、コントローラは、ＮＡＮＤメモリに格納されている書き込み先位置を取得し、書き込み先位置に後続する各記憶位置に格納されているデータがリード可能データであるか否かを判定する。
これにより、コントローラは、ワード線ＷＬ Ｎに接続されている４つの記憶位置（ＭＧ（ＷＬ Ｎ、ＳＵ０）～ＭＧ（ＷＬ Ｎ、ＳＵ３））と、ワード線ＷＬ Ｎ＋１に接続されている４つの記憶位置（ＭＧ（ＷＬ Ｎ＋１、ＳＵ０）～ＭＧ（ＷＬ Ｎ＋１、ＳＵ３））のうちの２つの記憶位置（ＭＧ（ＷＬ Ｎ＋１、ＳＵ０）及びＭＧ（ＷＬ Ｎ＋１、ＳＵ１））とが、ファインプログラム状態であると判定することができる。最後にファインプログラム状態になった記憶位置は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）である。
そして、コントローラは、例えば、最後にファインプログラム状態になったＭＧ（ＷＬ Ｎ＋１、ＳＵ１）に後続する各記憶位置に対するイレーズページチェックを実行することによって、最後にファインプログラム状態になったＭＧ（ＷＬ Ｎ＋１、ＳＵ１）に後続する各記憶位置がイレーズ状態であるか否かを判定する。
これにより、コントローラは、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ３）と、ＭＧ（ＷＬ Ｎ＋２、ＳＵ０）と、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）と、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）とが、イレーズ状態でないことを判定することができる。
しかし、コントローラは、イレーズ状態でない各記憶位置が、フォギープログラム状態の記憶位置であるか、あるいはプログラム中断状態の記憶位置であるかを判定することができない。
そのため、コントローラは、これらの判定によって得られた情報からでは、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）～ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）の状態が、
（１）ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が発生した状態
（２）ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が発生した状態
（３）ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了してから、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作が開始されるまでの間に、電源遮断が発生したが、書き込み動作は正常に停止された状態
のうちのいずれであるかを判定することができない。
つまり、コントローラは、前回の書き込み動作が正常に停止されたか否かを判別できない。
そこで、第１実施形態に係るメモリシステム３は、フォギープログラム動作と、このフォギープログラム動作の完了によって実行可能になるファインプログラム動作とを一連のプログラム動作として実行する規則に従い、データ書き込み動作を実行する。
図１５は、第１実施形態に係るメモリシステム３において実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図である。
コントローラ５は、図８で説明したフォギー・ファインプログラム動作の書き込み順序に則って、書き込み先ブロックに含まれる複数の記憶位置に対するデータ書き込み動作を実行する。コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了したことに応じて、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を実行する。つまり、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作とを、一連のプログラム動作として実行する。
ここで、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作が完了した後に、メモリシステム３に対する電力の供給が異常電源遮断により遮断された場合を想定する。
メモリシステム３に対する電力の供給の遮断後に、メモリシステム３に対する電力が回復されたことに応じ、つまり、メモリシステム３に対する電力の供給が再開されたことに応じ、コントローラ５は、ＮＡＮＤメモリ６から書き込み先位置を示す情報を取得する。コントローラ５は、取得した情報によって示される記憶位置からデータを読み出し、ＥＣＣ回路５５によるエラー訂正の結果（ＥＣＣパスまたはＥＣＣエラー）に基づいて、この記憶位置に格納されているデータがリード可能データであるか否かを判定する。この記憶位置に格納されているデータがリード可能データである場合、つまりＥＣＣパスである場合、コントローラ５は、この記憶位置に後続する記憶位置に格納されているデータを読み出し、ＥＣＣ回路５５によるエラー訂正の結果に基づいて、この記憶位置に格納されているデータがリード可能データであるか否かを再び判定する。
このようにして、リード不可データが格納されている最初の記憶位置が見つかるまで、コントローラ５は、読み出し対象の記憶位置を変更しながら、読み出し対象の記憶位置に格納されているデータがリード可能データであるか否かを判定する。これによって、コントローラ５は、リード可能データが格納されている最後の記憶位置を特定する。つまり、コントローラ５は、書き込み先ブロックに含まれる複数の記憶位置のうち、最後に読み出しが可能になったデータが格納されている記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）を、最後に読み出しが可能になったデータが格納されている記憶位置として特定する。
次いで、コントローラ５は、（１―Ａ）特定された記憶位置が接続されているワード線に後続するワード線に接続されている４つの記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置がリード不可データを格納しており、且つ、（１－Ｂ）この記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という第１の条件が満たされているか否かを判定する。
具体的には、まず、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）からデータを読み出し、ＥＣＣ回路５５によるエラー訂正の結果（ＥＣＣパスまたはＥＣＣエラー）に基づいて、このＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態であるか否かを判定する。
リード可能データが格納されている最後の記憶位置がＭＧ（ＷＬ Ｎ＋１、ＳＵ２）であるので、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作は完了している。したがって、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態であれば、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了している、と判定できる。
つまり、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態である場合、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、フォギープログラム状態である、と判定できる。また、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態であるので、ＭＧ（ＷＬ Ｎ＋１、ＳＵ３）に対するファイン書き込み動作は開始されていない。よって、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ３）も、フォギープログラム状態である、と判定できる。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態である場合、第１の条件が満たされる。したがって、この場合には、コントローラ５は、メモリシステム３の前回の書き込み動作は正常に停止された、つまり、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在していないと判定する。そして、コントローラ５は、イレーズ状態であると判定されたこのＭＧ（ＷＬ Ｎ＋２、ＳＵ３）を次の書き込み先位置に決定する。
つまり、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されたと判定すると、書き込み先ブロックとして割り当てられているブロックに対するデータ書き込み動作を続行し、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）を次のフォギープログラム動作が実行されるべき記憶位置に決定する。
第１の条件が満たされなかった場合には、コントローラ５は、フォギープログラム動作またはファインプログラム動作の実行中に電源遮断が起きた記憶位置が存在する、つまり、メモリシステム３の前回の書き込み動作が正常に停止されなかった、と判定する。例えば、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がリード不可データを格納しているが、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態ではなかった場合に、コントローラ５は、前回の書き込み動作が正常に停止されなかった、と判定する。
なお、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）が、イレーズ状態ではなく、リード不可データを格納しており、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）がイレーズ状態である、という条件が満たされているか否かを判定し、満たされている場合に、メモリシステム３の前回の書き込み動作が正常に停止された、と判定してもよい。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるケースについて説明する。図１６は、第１実施形態に係るメモリシステム３において実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図である。
ここでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている４つの記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ Ｎ＋２、ＳＵ２）が、イレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が起きた場合、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）からは正常にデータを読み出すことができない。また、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかった、と判定する。この場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。なぜなら、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に格納されているデータがリード不可データであり、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がイレーズ状態ではないからである。このため、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）は、フォギープログラム状態である可能性もあり、またファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態である可能性もある。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
コントローラ５は、前回の書き込み動作が正常に停止されなかったと判定すると、書き込み先ブロックに割り当てられているブロックを利用不可のブロックとして、ブロック管理テーブル７２に登録する。コントローラ５は、登録されたブロックを書き込み先ブロックから解除する。そして、コントローラ５は、フリーブロックリスト７３から別のブロックを選択する。コントローラ５は、選択されたブロックを書き込み先ブロックに新たに割り当てる。コントローラ５は、新たに割り当てられたブロックに含まれる記憶位置のうちの先頭の記憶位置であるＭＧ（ＷＬ０、ＳＵ０）を、次の書き込み先位置に決定する。なお、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）に格納されているデータがリード可能データである場合も第１の条件は満たされない。この場合も、前回の書き込み動作は正常に停止されなかったと判定される。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定される別のケースについて説明する。図１７は、第１実施形態に係るメモリシステム３において実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図である。
ここでは、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が起きた場合、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）からは正常にデータを読み出すことができない。このため、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている４つの記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ Ｎ＋２、ＳＵ２）が、イレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）はフォギープログラム状態であるため、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）からは正常にデータを読み出すことができない。また、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかった、と判定する。この場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。なぜなら、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に格納されているデータがリード不可データであり、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がイレーズ状態ではないからである。このため、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）は、フォギープログラム状態である可能性もあり、またファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態である可能性もある。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるさらに別のケースについて説明する。図１８は、第１の実施形態に係るメモリシステム３において実行される、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図である。
ここでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了してから、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行が開始されるまでの間に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている４つの記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ１）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ Ｎ＋２、ＳＵ２）が、イレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）はフォギープログラム状態であるため、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）からは正常にデータを読み出すことができない。また、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかった、と判定する。この場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）がフォギープログラム状態であるのか、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。なぜなら、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に格納されているデータがリード不可データであり、且つ、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）がイレーズ状態ではないからである。このため、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）は、フォギープログラム状態である可能性もあり、またファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態である可能性もある。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
次に、書き込み先ブロックの先頭のワード線に接続されている４つの記憶位置に対するデータ書き込み動作について説明する。まず、比較例に係るメモリシステムにおいて実行されるブロックの先頭のワード線に接続されている４つの記憶位置に対するデータ書き込み動作について説明する。図１９は、比較例に係るメモリシステムにおいて実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係を示す図である。
ここで、ＭＧ（ＷＬ０、ＳＵ２）に対するフォギープログラム動作が完了した後であって、ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作が開始されるまでの間に、メモリシステムに対する電源遮断が起きた場合を想定する。
比較例に係るメモリシステムのコントローラは、ワード線ＷＬ０に接続された４つの記憶位置のうちの一つの記憶位置に書き込むべきデータが準備される度に、フォギープログラム動作を使用して、ワード線ＷＬ０に接続された一つの記憶位置にこのデータを書き込む。したがって、ワード線ＷＬ０に接続された４つの記憶位置のいずれに対してもファインプログラム動作が完了していない状態でメモリシステムの電源遮断が起こり得る。
図１９のケースでは、メモリシステムの再起動後、コントローラは、ＭＧ（ＷＬ０、ＳＵ２）が、フォギープログラム状態、または、フォギープログラム動作の実行中に電源遮断が起きたプログラム中断状態、のいずれの状態であるかを判定することができない。
そこで、第１実施形態に係るメモリシステム３では、書き込み先ブロックの先頭のワード線に接続されている４つの記憶位置に対するフォギープログラム動作を、最初のファインプログラム動作が実行可能になったことに応じて開始する。図２０は、第１実施形態に係るメモリシステム３において実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図である。
コントローラ５は、先頭のワード線であるワード線ＷＬ０に接続されている４つの記憶位置（ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３））に対するフォギープログラム動作と、ワード線ＷＬ１に接続されており、且つ、ストリングユニットＳＵ０に含まれている記憶位置（ＭＧ（ＷＬ１、ＳＵ０））に対するフォギープログラム動作と、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作と、を一連のプログラム動作として実行する。つまり、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に書き込むべきデータと、ＭＧ（ＷＬ１、ＳＵ０）に書き込むべきデータと、が準備されるまで待つ。コントローラ５は、例えば、これらのデータの全てがライトバッファに格納されるのを待つ。これらデータの全てが準備されたことに応じ、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とを実行する。
これにより、コントローラ５は、異常電源遮断が起こらない限り、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作を完了することができる。ＭＧ（ＷＬ０、ＳＵ０）に格納されているデータがリード可能データである場合、コントローラ５は、図１５で説明した動作と同じ手順で、書き込み先ブロックに対する異常電源遮断判定処理を実行することができる。メモリシステム３が再起動した際に、ＭＧ（ＷＬ０、ＳＵ０）に格納されているデータがリード不可データであり、且つ、このＭＧ（ＷＬ０、ＳＵ０）がイレーズ状態ではなかった場合には、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定することができる。
以下、具体的に説明する。図２０では、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作が完了した後に、メモリシステム３に対する電力の供給が異常電源遮断により遮断された場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている４つの記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、ここでは、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態であるか否かを判定する。
リード可能データが格納されている最後の記憶位置がＭＧ（ＷＬ０、ＳＵ０）であるので、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作は完了している。したがって、ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態であれば、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が完了している、と判定できる。
つまり、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態である場合、ＭＧ（ＷＬ１、ＳＵ０）は、フォギープログラム状態である、と判定できる。また、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態であるので、ＭＧ（ＷＬ０、ＳＵ１）に対するファイン書き込み動作は開始されていない。よって、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ１）も、フォギープログラム状態である、と判定できる。
ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態である場合、第１の条件が満たされる。したがって、この場合には、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止された、つまり、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在していないと判定する。そして、コントローラ５は、イレーズ状態であると判定されたこのＭＧ（ＷＬ１、ＳＵ１）を次の書き込み先位置に決定する。
つまり、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されたと判定すると、書き込み先ブロックとして割り当てられているブロックに対するデータ書き込み動作を続行し、ＭＧ（ＷＬ１、ＳＵ１）を次のフォギープログラム動作が実行されるべき記憶位置に決定する。
第１の条件が満たされなかった場合には、コントローラ５は、フォギープログラム動作またはファインプログラム動作の実行中に電源遮断が起きた記憶位置が存在する、つまり、メモリシステム３の前回の書き込み動作が正常に停止されなかった、と判定する。例えば、ＭＧ（ＷＬ１、ＳＵ０）がリード不可データを格納しているが、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態ではなかった場合に、コントローラ５は、前回の書き込み動作が正常に停止されなかった、と判定する。
なお、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）が、イレーズ状態ではなく、リード不可データを格納しており、且つ、ＭＧ（ＷＬ１、ＳＵ１）がイレーズ状態である、という条件が満たされているか否かを判定し、満たされている場合に、メモリシステム３の前回の書き込み動作が正常に停止された、と判定してもよい。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるケースについて説明する。図２１は、第１実施形態に係るメモリシステム３において実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図である。
ここでは、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。図２１のケースでは、どの記憶位置もリード可能データを格納していない。よって、コントローラ５は、リード可能データが格納されている記憶位置、つまり、ファインプログラム状態の記憶位置は存在しないと判定する。したがって、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とが、一連のプログラム動作として完了することができなかった、と判定する。この場合、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
コントローラ５は、前回の書き込み動作が正常に停止されなかったと判定すると、書き込み先ブロックに割り当てられているブロックを利用不可のブロックとして、ブロック管理テーブル７２に登録する。コントローラ５は、登録されたブロックを書き込み先ブロックから解除する。そして、コントローラ５は、フリーブロックリスト７３から別のブロックを選択する。コントローラ５は、選択されたブロックを書き込み先ブロックとして新たに割り当てる。コントローラ５は、新たに割り当てられたブロックに含まれる記憶位置のうちの先頭の記憶位置であるＭＧ（ＷＬ０、ＳＵ０）を、次の書き込み先位置に決定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定される別のケースについて説明する。図２２は、第１実施形態に係るメモリシステム３において実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図である。
ここでは、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。図２２のケースでは、どの記憶位置もリード可能データを格納していない。よって、コントローラ５は、リード可能データが格納されている記憶位置、つまり、ファインプログラム状態の記憶位置は存在しないと判定する。したがって、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とが、一連のプログラム動作として完了することができなかった、と判定する。
この場合、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作の実行中に電源遮断が起きたのかを判定することができない。また、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作の実行中に電源遮断が起きたのかも判定することができない。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるさらに別のケースについて説明する。図２３は、第１実施形態に係るメモリシステム３において実行される、書き込み先ブロックの先頭ワード線に対するフォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図である。
ここでは、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が完了してから、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作の実行が開始されるまでの間に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。図２３のケースでは、どの記憶位置もリード可能データを格納していない。よって、コントローラ５は、リード可能データが格納されている記憶位置、つまり、ファインプログラム状態の記憶位置は存在しないと判定する。したがって、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）～ＭＧ（ＷＬ０、ＳＵ３）に対するフォギープログラム動作と、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作と、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作とが、一連のプログラム動作として完了することができなかった、と判定する。
この場合、コントローラ５は、ＭＧ（ＷＬ１、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。また、コントローラ５は、ＭＧ（ＷＬ０、ＳＵ０）がフォギープログラム状態であるのか、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
図２０～図２３では、ＭＧ（ＷＬ１、ＳＵ０）に対するフォギープログラム動作が完了した後に、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作が実行可能になる場合について説明したが、他のプログラム順序でフォギー・ファインプログラム動作が実行されてもよい。例えば、ＭＧ（ＷＬ０、ＳＵ０）に対するファインプログラム動作は、ＭＧ（ＷＬ０、ＳＵ１）に対するフォギープログラム動作が完了した後に、実行可能になってもよい。この場合、ＭＧ（ＷＬ０、ＳＵ０）に対するフォギープログラム動作は、ＭＧ（ＷＬ０、ＳＵ０）、およびＭＧ（ＷＬ０、ＳＵ１）に書き込まれるべきデータが準備されたときに、開始される。
次に、各ブロックに含まれるストリングユニットの数が１つである場合について説明する。図２４は、第１実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットＳＵが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第１の例を示す図である。以下では、あるワード線ＷＬｘに接続されている記憶位置を、ＭＧ（ＷＬｘ）と称する。
各ブロックに含まれるストリングユニットＳＵが１つである場合、コントローラ５は、ＭＧ（ＷＬ０）に対するフォギープログラム動作、ＭＧ（ＷＬ１）に対するフォギープログラム動作、ＭＧ（ＷＬ０）に対するファインプログラム動作、ＭＧ（ＷＬ２）に対するフォギープログラム動作、ＭＧ（ＷＬ１）に対するファインプログラム動作、という順序で、データ書き込み動作を実行する。
ここで、コントローラ５は、フォギープログラム動作と、このフォギープログラム動作の完了によって実行可能になるファインプログラム動作とを一連のプログラム動作として実行する。そのため、コントローラ５は、ＭＧ（ＷＬ１）に対するフォギープログラム動作と、ＭＧ（ＷＬ０）に対するファインプログラム動作とを、一連のプログラム動作として実行する。
以下、具体的に説明する。図２４では、ＭＧ（ＷＬ６）に対するファインプログラム動作が完了した後に、メモリシステム３に対する電力の供給が異常電源遮断により遮断された場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ６）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている記憶位置のうち、特定された記憶位置と同じストリングユニットに含まれている記憶位置が、リード不可データを格納しているか否かを判定する。ここでは、ストリングユニットが一つしかないため、コントローラ５は、単に後続するワード線に接続されている記憶位置を参照する。すなわち、コントローラ５は、ＭＧ（ＷＬ７）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ７）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ７）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ８）がイレーズ状態であるか否かを判定する。
リード可能データが格納されている最後の記憶位置が、ＭＧ（ＷＬ６）であるので、ＭＧ（ＷＬ７）に対するフォギープログラム動作は完了している。したがって、ＭＧ（ＷＬ７）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ８）がイレーズ状態であれば、コントローラ５は、ＭＧ（ＷＬ７）に対するフォギープログラム動作が完了している、と判定できる。
ＭＧ（ＷＬ７）がリード不可データを格納しており、且つ、ＭＧ（ＷＬ８）がイレーズ状態である場合、第１の条件が満たされる。したがって、コントローラ５は、メモリシステム３の前回の書き込み動作は正常に停止された、つまり、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在していないと判定する。そして、コントローラ５は、このイレーズ状態であると判定されたこのＭＧ（ＷＬ８）を次の書き込み先位置に決定する。
第１の条件が満たされなかった場合には、コントローラ５は、フォギープログラム動作またはファインプログラム動作の実行中に電源遮断が起きた記憶位置が存在する、つまり、メモリシステム３の前回の書き込み動作が正常に停止されなかった、と判定する。例えば、ＭＧ（ＷＬ７）がリード不可データを格納しているが、ＭＧ（ＷＬ８）がイレーズ状態ではなかった場合に、コントローラ５は、前回の書き込み動作が正常に停止されなかった、と判定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるケースについて説明する。図２５は、第１実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第２の例を示す図である。
ここでは、ＭＧ（ＷＬ７）に対するフォギープログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ５）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、特定された記憶位置が接続されているワード線に後続するワード線に接続されている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ６）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ６）が、リード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ６）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ７）がイレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ７）に対するフォギープログラム動作の実行中に電源遮断が起きた場合、コントローラ５は、ＭＧ（ＷＬ７）から正常にデータを読み出すことができない。また、ＭＧ（ＷＬ７）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ７）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ７）に対するフォギープログラム動作と、ＭＧ（ＷＬ６）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかった、と判定する。この場合、コントローラ５は、ＭＧ（ＷＬ７）がフォギープログラム状態であるのか、ＭＧ（ＷＬ７）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ６）がフォギープログラム状態であるのか、ＭＧ（ＷＬ６）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
コントローラ５は、前回書き込み動作が正常に停止されなかったと判定すると、書き込み先ブロックに割り当てられているブロックを利用不可のブロックとして、ブロック管理テーブル７２に登録する。コントローラ５は、登録されたブロックを書き込み先ブロックから解除する。そして、コントローラ５は、フリーブロックリスト７３から別のブロックを選択する。コントローラ５は、選択された別のブロックを書き込み先ブロックに新たに割り当てる。コントローラ５は、新たに割り当てられた別のブロックに含まれる記憶位置のうちの先頭の記憶位置であるＭＧ（ＷＬ０）を、次の書き込み先位置に決定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定される別のケースについて説明する。図２６は、第１実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットが１である場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第３の例を示す図である。
ここでは、ＭＧ（ＷＬ６）に対するファインプログラム動作の実行中に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ＭＧ（ＷＬ６）に対するファインプログラム動作の実行中に電源遮断が起きた場合、ＭＧ（ＷＬ６）からは正常にデータを読み出すことができない。このため、コントローラ５は、ＭＧ（ＷＬ５）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ６）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ６）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ６）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ７）が、イレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ７）は、フォギープログラム状態であるため、ＭＧ（ＷＬ７）からは正常にデータを読み出すことができない。また、ＭＧ（ＷＬ７）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ７）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ７）に対するフォギープログラム動作と、ＭＧ（ＷＬ６）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかったと、判定する。この場合、コントローラ５は、ＭＧ（ＷＬ７）がフォギープログラム状態であるのか、ＭＧ（ＷＬ７）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、コントローラ５は、ＭＧ（ＷＬ６）がフォギープログラム状態であるのか、ＭＧ（ＷＬ６）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。なぜなら、ＭＧ（ＷＬ６）に格納されているデータがリード不可データであり、且つ、ＭＧ（ＷＬ７）がイレーズ状態ではないからである。このため、ＭＧ（ＷＬ６）は、フォギープログラム状態である可能性もあり、またファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態である可能性もある。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
次に、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定されるさらに別のケースについて説明する。図２７は、第１実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットが１である場合の、フォギー・ファインプログラム動作と異常電源遮断判定処理との関係の第４の例を示す図である。
ここでは、ＭＧ（ＷＬ７）に対するフォギープログラム動作が完了してから、ＭＧ（ＷＬ６）に対するファインプログラム動作の実行が開始されるまでの間に電源遮断が起きた場合を想定する。
メモリシステム３に対する電力の供給が遮断された後に、メモリシステム３が再起動すると、コントローラ５は、図１５で説明した手順と同じ手順で、リード可能データが格納されている最後の記憶位置を特定する。ここでは、コントローラ５は、ＭＧ（ＷＬ５）を、リード可能データが格納されている最後の記憶位置として特定する。
次いで、コントローラ５は、特定された記憶位置が接続されているワード線に後続するワード線に接続されている記憶位置が、リード不可データを格納しているか否かを判定する。つまり、コントローラ５は、ＭＧ（ＷＬ６）がリード不可データを格納しているか否かを判定する。
ＭＧ（ＷＬ６）がリード不可データを格納している場合、コントローラ５は、ＭＧ（ＷＬ６）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ７）が、イレーズ状態であるか否かを判定する。
ＭＧ（ＷＬ７）は、フォギープログラム状態であるであるため、ＭＧ（ＷＬ７）からは正常にデータを読み出すことができない。また、ＭＧ（ＷＬ７）は、イレーズページ閾値電圧よりも高い閾値電圧を有する一つ以上のメモリセルを含む。したがって、ＭＧ（ＷＬ７）は、イレーズ状態ではないと判定される。この結果から、コントローラ５は、ＭＧ（ＷＬ７）に対するフォギープログラム動作と、ＭＧ（ＷＬ６）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかったと、判定する。この場合、コントローラ５は、ＭＧ（ＷＬ７）がフォギープログラム状態であるのか、ＭＧ（ＷＬ７）に対するフォギープログラム動作の実行中に電源遮断が起きたのかを判定することができない。
また、ＭＧ（ＷＬ６）がフォギープログラム状態であるのか、ＭＧ（ＷＬ６）に対するファインプログラム動作の実行中に電源遮断が起きたのかも判定することができない。なぜなら、ＭＧ（ＷＬ６）に格納されているデータがリード不可データであり、且つ、ＭＧ（ＷＬ７）がイレーズ状態ではないからである。このため、ＭＧ（ＷＬ６）は、フォギープログラム状態である可能性もあり、またファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態である可能性もある。
このように、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性がある場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。
次に、異常電源遮断判定処理の手順について説明する。図２８は、第１実施形態に係るメモリシステム３において実行される異常電源遮断判定処理の手順を示すフローチャートである。コントローラ５は、メモリシステム３に対する電力の供給が遮断された後、メモリシステム３が再起動すると、つまり、メモリシステム３に対する電力供給が再開されると、異常電源遮断判定処理を実行する。異常電源遮断判定処理は、メモリシステム３の前回の書き込み動作が正常停止されたか否かを判定して、次の書き込み先位置を適切に決定する処理である。
メモリシステム３に対する電力の供給が再開された場合、コントローラ５は、書き込み先位置を示す情報を取得する（ステップＳ１０２）。コントローラ５は、書き込み先位置を示す情報をＮＡＮＤメモリ６から読み出す。書き込み先位置を示す情報は、ＮＡＮＤメモリ６に定期的に保存される。したがって、ＮＡＮＤメモリ６から取得される情報によって書き込み先位置として示される記憶位置は、前回の電源遮断のときに書き込み先ブロックに割り当てられていたブロックに含まれる記憶位置のうちの、既にデータ書き込み動作が完了している記憶位置である。
コントローラ５は、ステップＳ１０２で取得された情報によって示される記憶位置からデータリード動作を開始する（ステップＳ１０３）。コントローラ５は、ステップＳ１０２で取得された情報によって示される記憶位置に対するデータリード動作を実行し、ＥＣＣ回路５５によるエラー訂正の結果（ＥＣＣパスまたはＥＣＣエラー）を確認する。これにより、コントローラ５は、この記憶位置に格納されているデータが読み出し可能データであるか否かを判定する。この記憶位置に格納されているデータが読み出し可能データである場合、コントローラ５は、この記憶位置に後続する次の記憶位置に対するデータリード動作を実行し、ＥＣＣ回路５５によるエラー訂正の結果を確認する。これにより、コントローラ５は、次の記憶位置に格納されているデータが読み出し可能データであるか否かを判定する。
コントローラ５は、ステップＳ１０３でデータリード動作とエラー訂正の結果の確認とを繰り返すことにより、リード可能データが格納されている最後の記憶位置を特定する（ステップＳ１０４）。リード可能データが格納されている最後の記憶位置は、書き込み先ブロックに含まれる複数の記憶位置のうちの、最後に読み出し可能になったデータが格納されている記憶位置である。
コントローラ５は、特定された最後の記憶位置（つまり、リード可能データが格納されている最後の記憶位置）が接続されているワード線に後続する次のワード線に接続され、且つ、特定された最後の記憶位置と同じストリングユニットに含まれている記憶位置に格納されているデータが、リード可能データであるか否かを判定する（ステップＳ１０５）。
特定された最後の記憶位置が接続されているワード線に後続する次のワード線に接続され、且つ、特定された最後の記憶位置と同じストリングユニットに含まれている記憶位置に格納されているデータがリード可能データでない場合（ステップＳ１０５でＮｏ）、コントローラ５による処理はステップＳ１０６に進む。この場合、特定された最後の記憶位置が接続されているワード線に後続する次のワード線に接続され、且つ、特定された最後の記憶位置と同じストリングユニットに含まれている記憶位置に格納されているデータは、リード不可データである。
コントローラ５は、このリード不可データが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態であるか否かを判定する（ステップＳ１０６）。コントローラ５は、このリード不可データが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置に対するイレーズページチェックを実行する。コントローラ５は、イレーズページチェックを実行することで、対象の記憶位置に、閾値電圧がイレーズページ閾値電圧以上であるメモリセルが含まれるか否かを判定する。閾値電圧がイレーズページ閾値電圧以上であるメモリセルが含まれない場合、コントローラ５は、対象の記憶位置がイレーズ状態であると判定する。
リード不可データが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である場合（ステップＳ１０６でＹｅｓ）、すなわち、第１の条件が満たされている場合（ステップＳ１０５でＮｏ及びステップＳ１０６でＹｅｓ）、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されたと判定する（ステップＳ１０７）。コントローラ５は、ステップＳ１０４で特定された記憶位置に対するファインプログラム動作が完了された後から、ステップＳ１０６でイレーズページチェックが実行された記憶位置に対するフォギープログラム動作が開始されるまでの間に前回の電源遮断が起きたと認識する。このことから、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止された、と判定する。
コントローラ５は、ステップＳ１０６でイレーズ状態であることが判定された記憶位置を、次のフォギープログラム動作が実行されるべき次の書き込み先位置に決定する（ステップＳ１０８）。つまり、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されたと判定すると、書き込み先ブロックに割り当てられているブロックへの書き込みを継続することを決定する。
ステップＳ１０４で特定された最後の記憶位置が接続されているワード線に後続する次のワード線に接続され、且つ、特定された最後の記憶位置と同じストリングユニットに含まれている記憶位置に格納されているデータがリード可能データである場合（ステップＳ１０５でＹｅｓ）、コントローラ５による処理は、ステップＳ１０４に戻る。
この場合、第１の条件が満たされていない。且つ、ステップＳ１０４において特定された最後の記憶位置が誤っていたと判定される。このため、コントローラ５は、再度、リード可能データが格納されている最後の記憶位置を特定する（ステップＳ１０４）。
また、ステップＳ１０５でリード不可データが格納されていると判定された記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態でない場合（ステップＳ１０６でＮｏ）、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する（ステップＳ１０９）。コントローラ５は、ステップＳ１０６でイレーズ状態でないと判定された記憶位置に対するフォギープログラム動作が開始されてから、ステップＳ１０４で特定された記憶位置に対するファインプログラム動作の次にファインプログラム動作が実行されるべき記憶位置に対するファインプログラム動作が完了するまでの間に、メモリシステム３の前回の電源遮断が起きたと認識する。そのため、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する。この場合、書き込み先ブロックとして割り当てられているブロックには、プログラム中断状態の記憶位置が存在している可能性がある。
この場合、第１の条件が満たされていない。このため、コントローラ５は、書き込み先ブロックに割り当てられているブロックを利用不可のブロックに決定する（ステップＳ１１０）。コントローラ５は、このブロックを利用不可のブロックとしてブロック管理テーブル７２に登録する。
コントローラ５は、別のブロックを新たな書き込み先ブロックとして割り当てる（ステップＳ１１１）。コントローラ５は、フリーブロックリスト７３から別のブロックを選択する。そして、コントローラ５は、この選択された別のブロックを書き込み先ブロックに割り当てる。
コントローラ５は、書き込み先ブロックに割り当てられたブロックに含まれる複数の記憶位置のうちの先頭の記憶位置、つまり先頭のワード線に接続されている一つ以上の記憶位置のうちの一つの記憶位置、を次の書き込み先位置に決定する（ステップＳ１１２）。
コントローラ５は、基本的には、前回の電源遮断が、電力の供給が突然遮断される異常電源遮断であったのか、あるいはホスト２からのシャットダウン通知を受信した後に実行される電源遮断であったのかに関係なく、電力の供給が再開される度に、異常電源遮断判定処理を実行し得る。
なお、コントローラ５は、前回の電源遮断が異常電源遮断である場合にのみ、電力の供給の再開に応じ、異常電源遮断判定処理を実行してもよい。ホスト２からシャットダウン通知を受信した場合、コントローラ５は、必要なデータをＮＡＮＤメモリ６に保存する処理を含むシャットダウン準備処理を行う。よって、コントローラ５は、電力の供給の再開に応じ、例えば、シャットダウン準備処理が完了したことを示す情報がＮＡＮＤメモリ６に保存されているか否かを判定し、シャットダウン準備処理が完了したことを示す情報がＮＡＮＤメモリ６に保存されていない場合に、前回の電源遮断が異常電源遮断であると判定してもよい。
次に、書き込み先ブロックに対するデータ書き込み動作の手順について説明する。図２９は、第１実施形態に係るメモリシステム３において実行される、データ書き込み動作の手順を示すフローチャートである。
コントローラ５は、書き込み先ブロックに書き込まれるべきデータが準備されたか否かを判定する（ステップＳ２１）。例えば、コントローラ５は、書き込まれるべきデータのサイズが書き込み単位のサイズに達したか否かを判定する。書き込み単位のサイズは、書き込み先ブロックの一つの記憶位置（メモリセルグループＭＧ）に書き込むべきデータのサイズである。書き込み先ブロックにＱＬＣモードでデータを書き込む場合、書き込み単位のサイズは、４ページ分のサイズである。
書き込み先ブロックに書き込まれるべきデータが準備されていない場合（ステップＳ２１でＮｏ）、コントローラ５は、書き込み先ブロックに書き込まれるべきデータが準備されるまで待機する。
書き込み先ブロックに書き込まれるべきデータが準備された場合（ステップＳ２１でＹｅｓ）、コントローラ５は、次の書き込み先の記憶位置が、書き込み先ブロックの先頭のワード線に接続された記憶位置であるか否かを判定する（ステップＳ２２）。
次の書き込み先の記憶位置が、書き込み先ブロックの先頭のワード線に接続された記憶位置でない場合（ステップＳ２２でＮｏ）、コントローラ５は、次の書き込み先の記憶位置に対するフォギープログラム動作を実行する（ステップＳ２３）。
コントローラ５は、ステップＳ２３で実行されたフォギープログラム動作によってファインプログラム動作が実行可能になった記憶位置に対して、ファインプログラム動作を実行する（ステップＳ２４）。
次の書き込み先の記憶位置が、書き込み先ブロックの先頭のワード線に接続された記憶位置である場合（ステップＳ２２でＹｅｓ）、コントローラ５は、書き込み先ブロックに書き込まれるべきデータの総サイズが、ファインプログラム動作が実行可能になるサイズに達しているか否かを判定する（ステップＳ２５）。例えば、書き込み先ブロックが４つのストリングユニットＳＵを含む場合、ファインプログラム動作が実行可能になるサイズは、５つの記憶位置（５つのメモリセルグループＭＧ）分のデータサイズである。したがって、書き込み先ブロックにＱＬＣモードでデータを書き込む場合には、ファインプログラム動作が実行可能になるサイズは、２０ページ分のサイズである。
書き込み先ブロックに書き込まれるべきデータの総サイズが、ファインプログラム動作が実行可能になるサイズに達していない場合（ステップＳ２５でＮｏ）、コントローラ５は、書き込み先ブロックに書き込まれるべきデータの総サイズが、ファインプログラム動作が実行可能になるサイズに達するまで待つ。この場合、コントローラ５による処理は、ステップＳ２５に戻る。
書き込み先ブロックに書き込まれるべきデータの総サイズが、ファインプログラム動作が実行可能になるサイズに達している場合（ステップＳ２５でＹｅｓ）、コントローラ５は、ファインプログラム動作が実行可能になるまで、フォギープログラム動作を実行する（ステップＳ２３）。つまり、コントローラ５は、書き込み先ブロックの先頭のワード線に接続された一以上の記憶位置に対するフォギープログラム動作と、先頭のワード線に後続するワード線に接続された一つの記憶位置に対するフォギープログラム動作とを実行する。
そして、コントローラ５は、ステップＳ２３で実行されたフォギープログラム動作によってファインプログラム動作が実行可能になった記憶位置に対するファインプログラム動作を実行する（ステップＳ２４）。
このように、第１実施形態では、フォギープログラム動作と、このフォギープログラム動作の完了によって実行可能になるファインプログラム動作とを、一連のプログラム動作として実行するという規則を利用して、コントローラ５が、前回の書き込み動作が正常に停止されたか否かを判定でき、これによって次の書き込み先位置を適切に決定できる。
次に、第１実施形態において、一連のプログラム動作におけるファインプログラム動作が実行されるべき記憶位置が、フォギープログラム状態であるのか、あるいはファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態であるのか、を判定する方法を説明する。
例えば、図１８のケースにおいては、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）は、フォギープログラム状態であるのか、ファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態であるのかを判定できない記憶位置である。
ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作とを、一連のプログラム動作として完了することができなかったと判定した場合、コントローラ５は、以下の動作を実行してもよい。
コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を実行する。ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作が完了すると、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）から正常にデータを読み出すことができるか否かを判定する。ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）から正常にデータを読み出すことができた場合、コントローラ５は、前回の書き込み動作が停止された時にＭＧ（ＷＬ Ｎ＋１、ＳＵ２）はフォギープログラム状態であったと判定できる。
次に、第１実施形態において、たとえ書き込み動作の実行中に異常電源遮断が起きたとしても、一連のプログラム動作を完了できるようにするための対策を説明する。
図１に破線で示すように、メモリシステム３は、キャパシタ８１をさらに含んでもよい。キャパシタ８１は、電力を蓄えることができる素子である。キャパシタ８１は、電源回路８に電気的に接続される。ホスト２から供給される電源電圧の値が異常電源遮断によって低下した場合、電源回路８は、キャパシタ８１に蓄えられている電力をメモリシステム３の各構成要素に供給する。
異常電源遮断が起きた場合、コントローラ５は、キャパシタ８１からの電力を使用して、少なくとも、実行中の一連のプログラム動作が完了されるまで、書き込み動作を継続する。例えば、図１６のケースでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に異常電源遮断が起きる。この場合、コントローラ５は、キャパシタ８１からの電力を使用して、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作を継続する。ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了すると、コントローラ５は、キャパシタ８１からの電力を使用して、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を実行する。これによって、一連のプログラム動作が完了する。
また、例えば、図１７のケースでは、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に異常電源遮断が起きる。この場合、コントローラ５は、キャパシタ８１からの電力を使用して、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を継続する。これによって、一連のプログラム動作が完了する。
また、例えば、図１８のケースでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の完了から、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の開始までの間に、異常電源遮断が起きる。この場合、コントローラ５は、キャパシタ８１からの電力を使用して、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を実行する。これによって、一連のプログラム動作が完了する。
次に、第１実施形態において、キャパシタ８１からの電力を使用して、書き込み動作が中断された記憶位置を示す情報を、ＮＡＮＤメモリ６に書き込む動作を説明する。
例えば、図１６のケースでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の実行中に異常電源遮断が起きる。この場合、コントローラ５は、キャパシタ８１からの電力を使用して、書き込みが中断されたＭＧ（ＷＬ Ｎ＋２、ＳＵ２）を示す情報をＮＡＮＤメモリ６に書き込む。
また、例えば、図１７のケースでは、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の実行中に異常電源遮断が起きる。この場合、コントローラ５は、キャパシタ８１からの電力を使用して、書き込みが中断されたＭＧ（ＷＬ Ｎ＋１、ＳＵ２）を示す情報をＮＡＮＤメモリ６に書き込む。
また、例えば、図１８のケースでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作の完了から、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の開始までの間に、異常電源遮断が起きる。この場合、コントローラ５は、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作とＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作の間で書き込み動作が中断されたことを示す情報をＮＡＮＤメモリ６に書き込む。
このように、書き込み動作が中断された記憶位置に関する情報をＮＡＮＤメモリ６に書き込むことにより、前回の書き込み動作が正常に停止されたか否かを容易に判別できる。
（第２実施形態）
第２実施形態について説明する。図３０は、第２実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。
第２実施形態に係るメモリシステム３に含まれるほとんど全ての構成要素は、図１で説明した第１実施形態に係るメモリシステム３と同じである。そのため、第１実施形態に係るメモリシステム３と異なる点について注目して説明する。
第２実施形態に係るメモリシステム３では、コントローラ５は、フォギープログラム管理情報７６をさらに管理する。フォギープログラム管理情報７６は、例えば、ＤＲＡＭ７に格納される。
フォギープログラム管理情報７６は、書き込み先ブロックに割り当てられているブロックに含まれる複数の記憶位置のうち、フォギープログラム状態の記憶位置を示す情報である。具体的には、フォギープログラム管理情報７６は、フォギープログラム動作が完了し、且つ、ファインプログラム動作が開始されていない各記憶位置を示す。
次に、フォギープログラム動作の完了に応じて、フォギープログラム管理情報７６を更新する動作について説明する。図３１は、第２実施形態に係るメモリシステム３において実行される、フォギープログラム動作について示す図である。
図３１に初期状態として示されているように、ワード線ＷＬ Ｎに接続されたＭＧ（ＷＬ Ｎ、ＳＵ０）は、ファインプログラム状態である。ワード線ＷＬ Ｎに接続された他の３つのＭＧ（ＷＬ Ｎ、ＳＵ１）、（ＷＬ Ｎ、ＳＵ２）、（ＷＬ Ｎ、ＳＵ３）は、フォギープログラム状態である。また、ワード線ＷＬ Ｎ＋１に接続されたＭＧ（ＷＬ Ｎ＋１、ＳＵ０）も、フォギープログラム状態である。したがって、図３１に初期状態として示されているように、フォギープログラム管理情報７６には、ＭＧ（ＷＬ Ｎ、ＳＵ１）～ＭＧ（ＷＬ Ｎ、ＳＵ３）を示す情報と、ＭＧ（ＷＬ Ｎ＋１、ＳＵ０）を示す情報とが管理されている。
ステップ１：コントローラ５は、例えば、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）に対するフォギープログラム動作を実行する。
ステップ２：フォギープログラム動作が完了したことに応じて、コントローラ５は、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６を更新する。コントローラ５は、フォギープログラム動作が完了した記憶位置を示す情報、つまり、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を示す情報を、フォギープログラム管理情報７６に追加する。
ステップ３：コントローラ５は、更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む。
このように、コントローラ５は、フォギープログラム動作の完了に応じて、フォギープログラム管理情報７６を更新する。そして、コントローラ５は、更新された最新のフォギープログラム管理情報７６をＮＡＮＤメモリ６に保存する。
このように、フォギープログラム動作の完了後に、フォギープログラム管理情報７６が更新され、ＮＡＮＤメモリ６に書き込まれる。このため、例えば、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）に対するフォギープログラム動作の実行中に電源遮断が起きたならば、このＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を示す情報は、フォギープログラム管理情報７６に登録されない。したがって、メモリシステム３への電力の供給が再開された時に、コントローラ５は、ＮＡＮＤメモリ６からフォギープログラム管理情報７６を読み出すことにより、電源遮断時に書き込み先ブロックに割り当てられていたブロックにおけるフォギープログラム状態の各記憶位置を正しく判定することができる。そして、コントローラ５は、リード不可データを格納しているＭＧ（ＷＬ Ｎ＋１、ＳＵ１）がプログラム中断状態であると判定することができる。このため、コントローラ５は、前回の書き込み動作が正常に停止されなかったと判定することができる。
次に、ファインプログラム動作を開始する前にフォギープログラム管理情報７６を更新する動作について説明する。図３２は、第２実施形態に係るメモリシステム３において実行される、ファインプログラム動作について示す図である。ここでは、図３１に示した状態の後、ＭＧ（ＷＬ Ｎ、ＳＵ１）に対するファインプログラム動作を開始する場合を想定する。
ステップ１：ＭＧ（ＷＬ Ｎ、ＳＵ１）に対するファインプログラム動作を開始する前に、コントローラ５は、フォギープログラム管理情報７６を更新する。つまり、コントローラ５は、次にファインプログラム動作が実行されるＭＧ（ＷＬ Ｎ、ＳＵ１）を示す情報をフォギープログラム管理情報７６から削除する。
ステップ２：コントローラ５は、更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む。
ステップ３：コントローラ５は、ＭＧ（ＷＬ Ｎ、ＳＵ１）に対するファインプログラム動作を実行する。
このように、コントローラ５は、ある記憶位置に対するファインプログラム動作を開始する前に、この記憶位置を示す情報がフォギープログラム管理情報７６から削除されるようにフォギープログラム管理情報７６を更新する。そして、コントローラ５は、更新された最新のフォギープログラム管理情報７６をＮＡＮＤメモリ６に保存する。
ＭＧ（ＷＬ Ｎ、ＳＵ１）に対するファインプログラム動作の実行中に電源遮断が起きた場合、このＭＧ（ＷＬ Ｎ、ＳＵ１）は、フォギープログラム状態ではなく、プログラム中断状態になる。このＭＧ（ＷＬ Ｎ、ＳＵ１）は、フォギープログラム管理情報７６から既に削除されている。したがって、たとえファインプログラム動作の実行中に電源遮断が起きた場合であっても、メモリシステム３への電力の供給が再開された時に、コントローラ５は、ＮＡＮＤメモリ６からフォギープログラム管理情報７６を読み出すことにより、電源遮断時に書き込み先ブロックに割り当てられていたブロックにおけるフォギープログラム状態の各記憶位置を正しく判定することができる。
よって、コントローラ５は、フォギープログラム管理情報７６に基づいて、リード不可データが格納されている各記憶位置がフォギープログラム状態であるのか、プログラム中断状態であるのかを正しく判定できる。よって、コントローラ５は、電源遮断時に書き込み先ブロックに割り当てられていたブロックに、プログラム中断状態の記憶位置が存在するか否かを正しく判定できる。ブロックにプログラム中断状態の記憶位置が存在しないと判定した場合には、コントローラ５は、このブロックに対するデータ書き込み動作を続行する。
具体的には、メモリシステム３への電力の供給が再開された時に、コントローラ５は、以下の異常電源遮断判定処理を実行し得る。
コントローラ５は、ＮＡＮＤメモリ６からフォギープログラム管理情報７６を読み出す。コントローラ５は、フォギープログラム管理情報７６を参照して、書き込み先ブロックのフォギープログラムの状況を確認する。ここで、図３２に示すフォギープログラム管理情報７６がＮＡＮＤメモリ６に保存されている場合を想定する。図３２に示すフォギープログラム管理情報７６においては、ＭＧ（ＷＬ Ｎ、ＳＵ２）、ＭＧ（ＷＬ Ｎ、ＳＵ３）、ＭＧ（ＷＬ Ｎ＋１、ＳＵ０）、およびＭＧ（ＷＬ Ｎ＋１、ＳＵ１）が、フォギープログラム状態の記憶位置である。また、ＭＧ（ＷＬ Ｎ、ＳＵ２）が、フォギープログラム状態を有する最も古い記憶位置である。そして、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）が、フォギープログラム状態を有する最も新しい記憶位置である。
コントローラ５は、（２－Ａ）フォギープログラム管理情報７６によって示されるフォギープログラム状態を有する最も古い記憶位置（ＭＧ（ＷＬ Ｎ、ＳＵ２））に対するフォギープログラム動作よりも一つ前にフォギープログラム動作が実行された記憶位置（ＭＧ（ＷＬ Ｎ、ＳＵ１））が読み出し可能データを格納しており、（２－Ｂ）フォギープログラム管理情報７６によって示される記憶位置（ＭＧ（ＷＬ Ｎ、ＳＵ２）、ＭＧ（ＷＬ Ｎ、ＳＵ３）、ＭＧ（ＷＬ Ｎ＋１、ＳＵ０）、およびＭＧ（ＷＬ Ｎ＋１、ＳＵ１））の各々がリード不可データを格納しており、且つ、（２－Ｃ）フォギープログラム管理情報７６によって示されるフォギープログラム状態を有する最も新しい記憶位置（ＭＧ（ＷＬ Ｎ＋１、ＳＵ１））に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置（ＭＧ（ＷＬ Ｎ＋１、ＳＵ２））がイレーズ状態である、という第２の条件が満たされるか否かを判定する。
この条件が満たされた場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されたと判定し、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）を、次の書き込み先位置に決定する。
この条件が満たされない場合、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されず、書き込み先ブロックにプログラム中断状態の記憶位置が存在すると判定し、新たなブロックを書き込み先ブロックとして割り当てる。
次に、各ブロックに含まれるストリングユニットの数が１つである場合に、フォギープログラム動作の完了に応じてフォギープログラム管理情報７６を更新する動作について説明する。図３３は、第２実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットが１つである場合の、フォギープログラム動作について示す図である。
図３３に示す例では、ＭＧ（ＷＬ０）～ＭＧ（ＷＬ６）は、ファインプログラム状態である。ＭＧ（ＷＬ７）は、フォギープログラム状態である。したがって、フォギープログラム管理情報７６には、ＭＧ（ＷＬ７）を示す情報が管理されている。
ステップ１：コントローラ５は、例えば、ワード線ＷＬ８に接続されている記憶位置に対するフォギープログラム動作を実行する。
ステップ２：フォギープログラム動作が完了したことに応じて、コントローラ５は、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６を更新する。コントローラ５は、フォギープログラム動作が完了した記憶位置を示す情報、つまり、ＭＧ（ＷＬ８）を示す情報をフォギープログラム管理情報７６に追加する。
ステップ３：コントローラ５は、更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む。
次に、各ブロックに含まれるストリングユニットの数が１つである場合に、ファインプログラム動作を開始する前にフォギープログラム管理情報７６を更新する動作について説明する。図３４は、第２実施形態に係るメモリシステム３において実行される、各ブロックに含まれるストリングユニットが１つである場合の、ファインプログラム動作について示す図である。ここでは、図３３に示した状態の後、ＭＧ（ＷＬ７）に対するファインプログラム動作を開始する場合を想定する。
ステップ１：ＭＧ（ＷＬ７）に対するファインプログラム動作を開始する前に、コントローラ５は、フォギープログラム管理情報７６を更新する。コントローラ５は、次にファインプログラム動作が実行されるＭＧ（ＷＬ７）を示す情報をフォギープログラム管理情報７６から削除する。
ステップ２：コントローラ５は、更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む。
ステップ３：コントローラ５は、ＭＧ（ＷＬ７）に対するファインプログラム動作を実行する。
このように、各ブロックに含まれるストリングユニットの数が１つであっても、各ブロックに含まれるストリングユニットの数が２つ以上の場合と同じように、コントローラ５は、フォギープログラム管理情報７６の更新およびＮＡＮＤメモリ６への書き込みを実行する。
次に、フォギープログラム管理情報７６を更新する処理について説明する。図３５は、第２実施形態に係るメモリシステム３において実行される、フォギープログラム動作の完了に応じてフォギープログラム管理情報７６を更新および保存する処理の手順を示すフローチャートである。
まず、コントローラ５は、ある記憶位置に対するフォギープログラム動作が完了したか否かを判定する（ステップＳ３１）。
フォギープログラム動作が完了していない場合（ステップＳ３１でＮｏ）、コントローラ５は、フォギープログラム動作が完了するまで待つ。
フォギープログラム動作が完了した場合（ステップＳ３１でＹｅｓ）、コントローラ５は、フォギープログラム管理情報７６を更新する（ステップＳ３２）。コントローラ５は、フォギープログラム動作が完了することによってフォギープログラム状態になった記憶位置を示す情報をフォギープログラム管理情報７６に追加する。
コントローラ５は、ステップＳ３２で更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む（ステップＳ３３）。これにより、更新されたフォギープログラム管理情報７６がＮＡＮＤメモリ６に保存される。更新されたフォギープログラム管理情報７６は、例えば、ＳＬＣブロックに書き込まれてもよい。
図３６は、第２実施形態に係るメモリシステム３において実行される、ファインプログラム動作を開始する前にフォギープログラム管理情報７６を更新および保存する処理の手順を示すフローチャートである。
まず、コントローラ５は、いずれかの記憶位置に対するファインプログラム動作が実行可能であるか否かを判定する（ステップＳ４１）。
ファインプログラム動作が実行可能でない場合（ステップＳ４１でＮｏ）、コントローラ５は、ファインプログラム動作が実行可能になるまで待つ。
ファインプログラム動作が実行可能である場合（ステップＳ４１でＹｅｓ）、コントローラ５は、フォギープログラム管理情報７６を更新する（ステップＳ４２）。コントローラ５は、実行可能になったファインプログラム動作が実行されるべき記憶位置を示す情報をフォギープログラム管理情報７６から削除する。
コントローラ５は、ステップＳ４２で更新されたフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む（ステップＳ４３）。これにより、更新されたフォギープログラム管理情報７６がＮＡＮＤメモリ６に保存される。
そして、コントローラ５は、ファインプログラム動作を実行する（ステップＳ４４）。
次に、異常電源遮断判定処理について説明する。図３７は、第２実施形態に係るメモリシステム３において実行される、異常電源遮断判定処理の手順を示すフローチャートである。
メモリシステム３に対する電力の供給が再開された場合、コントローラ５は、フォギープログラム管理情報７６をＮＡＮＤメモリ６から読み出す（ステップＳ５０２）。
コントローラ５は、ステップＳ５０２で読み出したフォギープログラム管理情報７６から、書き込み先ブロックのフォギープログラム状況を取得する（ステップＳ５０３）。
コントローラ５は、フォギープログラム管理情報７６を参照して、書き込み先ブロックのフォギープログラム状況を確認する（ステップＳ５０４）。具体的には、コントローラ５は、フォギープログラム管理情報７６から、フォギープログラム状態を有する最も古い記憶位置、およびフォギープログラム状態を有する最も新しい記憶位置を特定する。そして、コントローラ５は、（１）フォギープログラム状態を有する最も古い記憶に対するフォギープログラム動作よりも一つ前にフォギープログラム動作が実行された記憶位置がリード可能データを格納しており、（２）フォギープログラム管理情報７６によって示される各記憶位置がリード不可データを格納しており、且つ、（３）フォギープログラム状態を有する最も新しい記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という第２の条件が満たされているか否かを判定する。
第２の条件が満たされている場合（ステップＳ５０４でＹｅｓ）、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止された、つまり、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在していないと判定する（ステップＳ５０５）。
コントローラ５は、ステップＳ５０２で読み出したフォギープログラム管理情報７６に基づいて、次の書き込み先位置を決定する（ステップＳ５０６）。フォギープログラム状態を有する最も新しい記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置が、次の書き込み先位置に決定される。
第２の条件が満たされていない場合（ステップＳ５０４でＮｏ）、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止されなかったと判定する（ステップＳ５０７）。
コントローラ５は、書き込み先ブロックに割り当てられているブロックを利用不可のブロックとしてブロック管理テーブル７２に登録する（ステップＳ５０８）。
コントローラ５は、別のブロックを新たな書き込み先ブロックとして割り当てる（ステップＳ５０９）。コントローラ５は、フリーブロックリスト７３から別のブロックを選択し、選択したブロックを書き込み先ブロックとして割り当てる。
コントローラ５は、別のブロックの先頭の記憶位置を次の書き込み先位置に決定する（ステップＳ５１０）。
コントローラ５は、基本的には、前回の電源遮断が、電力の供給が突然遮断される異常電源遮断であったのか、あるいはホスト２からのシャットダウン通知を受信した後に実行される電源遮断であったのかに関係なく、電力の供給が再開される度に、異常電源遮断判定処理を実行し得る。
なお、コントローラ５は、前回の電源遮断が異常電源遮断である場合にのみ、電力の供給の再開に応じ、異常電源遮断判定処理を実行してもよい。
このように、第２実施形態に係るメモリシステム３では、ＮＡＮＤメモリ６に書き込まれたフォギープログラム管理情報７６を使用して、コントローラ５が、前回の書き込み動作が正常に停止されたか否かを判定でき、これによって次の書き込み先位置を適切に決定できる。
（第３実施形態）
第３実施形態に係るメモリシステム３では、フォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む回数を低減する構成が採用されている。
具体的には、第３実施形態に係るメモリシステム３では、ホスト２からの通知なしでメモリシステム３に対する電力の供給が断たれるような、異常電源遮断の場合にのみ、フォギープログラム管理情報７６がＮＡＮＤメモリ６に書き込まれる。
まず、第３実施形態に係るメモリシステム３の構成について説明する。図３８は、第３実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示す図である。
第３実施形態に係るメモリシステム３に含まれるほとんど全ての構成要素は、図３０で説明した第２実施形態に係るメモリシステム３と同じである。そのため、異なる点について注目して説明する。
第３実施形態に係るメモリシステム３は、キャパシタ８１をさらに含む。
異常電源遮断が起きた場合、コントローラ５は、キャパシタ８１からの電力を使用して、フォギープログラム管理情報７６をＮＡＮＤメモリ６に保存する処理を実行する。
次に、フォギープログラム動作と、フォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む動作について説明する。図３９は、第３実施形態に係るメモリシステム３において実行される、フォギープログラム動作と、フォギープログラム管理情報をＮＡＮＤメモリ６に保存する処理とを示す図である。
ステップ１：コントローラ５は、例えば、ＭＧ（ＷＬ Ｎ＋１、ＳＵ１）に対するフォギープログラム動作を実行する。
ステップ２：フォギープログラム動作が完了したことに応じて、コントローラ５は、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６を更新する。コントローラ５は、フォギープログラム動作が完了されたＭＧ（ＷＬ Ｎ＋１、ＳＵ１）を示す情報をフォギープログラム管理情報７６に追加する。
また、第２実施形態と同じく、ある記憶位置に対するファインプログラム動作を開始する前に、コントローラ５は、この記憶位置を示す情報が削除されるように、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６を更新する。
コントローラ５は、異常電源遮断が起きたことを検知すると、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む。このとき、コントローラ５およびＮＡＮＤメモリ６は、キャパシタ８１に蓄えられた電力を使用して動作する。フォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込んだ後、コントローラ５は、電源回路８を制御してメモリシステム３の動作を停止させる。
そして、メモリシステム３に対する電力の供給が再開されると、コントローラ５は、ＮＡＮＤメモリ６からフォギープログラム管理情報７６を読み出す。
次に、フォギープログラム管理情報７６を管理する処理について説明する。図４０は、第３実施形態に係るメモリシステム３において実行される、フォギープログラム管理情報を管理する処理の手順を示すフローチャートである。
まず、コントローラ５は、異常電源遮断が発生したか否かを判定する（ステップＳ６１）。
異常電源遮断が発生した場合（ステップＳ６１でＹｅｓ）、コントローラ５は、ＤＲＡＭ７に格納されているフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む（ステップＳ６２）。
異常電源遮断が発生していない場合（ステップＳ６１でＮｏ）、コントローラ５は、フォギープログラム動作が実行可能か否かを判定する（ステップＳ６３）。
フォギープログラム動作が実行可能でない場合（ステップＳ６３でＮｏ）、コントローラ５は、フォギープログラム動作が実行可能になるか、あるいは異常電源遮断が発生するまで待つ。
フォギープログラム動作が実行可能である場合（ステップＳ６３でＹｅｓ）、コントローラ５は、フォギープログラム動作を実行する（ステップＳ６４）。
そして、フォギープログラム動作の完了に応じ、コントローラ５は、フォギープログラム管理情報７６を更新する（ステップＳ６５）。コントローラ５は、フォギープログラム動作が完了した記憶位置を示す情報をフォギープログラム管理情報７６に追加する。
コントローラ５は、ファインプログラム動作が実行可能であるか否かを判定する（ステップＳ６６）。
ファインプログラム動作が実行可能でない場合（ステップＳ６６でＮｏ）、コントローラ５は、ファインプログラム動作が実行可能になるまで待つ。
ファインプログラム動作が実行可能である場合（ステップＳ６６でＹｅｓ）、コントローラ５は、ファインプログラム動作を開始する前に、フォギープログラム管理情報７６を更新する（ステップＳ６７）。コントローラ５は、ファインプログラム動作が実行されるべき記憶位置を示す情報をフォギープログラム管理情報７６から削除する。
コントローラ５は、ファインプログラム動作を実行する（ステップＳ６８）。そして、コントローラ５による処理は、ステップＳ６１に戻る。
これにより、第３実施形態に係るメモリシステム３では、第２実施形態と同じ方法で、コントローラ５は、前回の書き込み動作が正常に停止されたか否かを判定することができる。
さらに、キャパシタ８１を使用することによって、異常電源遮断が発生したときにのみフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込むことにより、フォギープログラム管理情報７６が更新される度にフォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む場合に比し、フォギープログラム管理情報７６をＮＡＮＤメモリ６に書き込む動作が実行される頻度を減らすことができる。そのため、ライトアンプリフィケーション、およびＩ／Ｏ性能に対する影響を抑えることができる。
（第４実施形態）
第４実施形態に係るメモリシステム３の構成要素は、図３８で説明した第３実施形態に係るメモリシステム３の構成要素と同じであるため、説明を省略する。
第４実施形態に係るメモリシステム３において実行される、データ書き込み動作について説明する。第４実施形態に係るメモリシステム３では、異常電源遮断が起きた場合、キャパシタ８１に蓄えられた電力を使用して、フォギープログラム状態の全ての記憶位置をファインプログラム状態に遷移させる書き込み動作が実行される。図４１は、実施形態に係るメモリシステム３において実行される、メモリセルの閾値電圧をフォギープログラム状態からファインプログラム状態に遷移させる追加書き込み動作を示す図である。
図４１の（ａ）に示すように、フォギープログラム動作が実行され、且つ、未だファインプログラム動作が実行されていないフォギープログラム状態の記憶位置に含まれる複数のメモリセルの各々の閾値電圧は、正常にデータを読み出すことができない粗い精度で設定されている。
第４実施形態に係るメモリシステム３では、フォギープログラム状態の記憶位置が存在するときに異常電源遮断が発生すると、コントローラ５は、キャパシタ８１に蓄えられている電力を使用して、フォギープログラム状態の記憶位置に対するファインプログラム動作を実行する。
図４１の（ｂ）に示すように、ファインプログラム状態の記憶位置に含まれる複数のメモリセルの各々は、各メモリセルに記憶されるべきデータ値に対応する閾値電圧を有している。
次に、異常電源遮断発生時にデータ書き込み動作が実行されるブロックについて説明する。図４２は、第４実施形態に係るメモリシステム３において、異常電源遮断が起きた時のブロックの各記憶位置の状態と、追加書き込み動作が実行された後のブロックの各記憶位置の状態とを示す図である。
図４２の（ａ）は、異常電源遮断が起きた時のブロックの各記憶位置の状態を示す。ここでは、ＭＧ（ＷＬ Ｎ＋２、ＳＵ２）に対するフォギープログラム動作が完了してから、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作が完了するまでの間に、異常電源遮断が起きた場合が想定されている。
異常電源遮断が起きた場合、コントローラ５は、キャパシタ８１に蓄えられている電力を使用して、書き込み先ブロックに含まれるフォギープログラム状態の各記憶位置をファインプログラム状態にするための追加書き込み動作を実行する。
あるワード線に接続された各ストリングユニットに含まれる記憶位置に対するファインプログラム動作を実行するためには、このワード線に後続する次のワード線に接続された同じストリングユニットに含まれる記憶位置に対するフォギープログラム動作を行う必要がある。図４２の（ａ）に示す追加書き込み動作の例では、コントローラ５は、ＭＧ（ＷＬ Ｎ＋１、ＳＵ２）に対するファインプログラム動作を完了させた後、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）に対するフォギープログラム動作を行う。この場合、ＭＧ（ＷＬ Ｎ＋２、ＳＵ３）には、ダミーデータが書き込まれていてもよい。
図４２の（ｂ）は、追加書き込み動作が実行された後の書き込み先ブロックの各記憶位置の状態を示す。図４２の（ｂ）に示すように、書き込み先ブロックに含まれる全ての記憶位置は、ファインプログラム状態になる。書き込み先ブロックがフルになったため、コントローラ５は、この書き込み先ブロックをＱＬＣアクティブブロックリスト７５に登録する。
そして、コントローラ５は、メモリシステム３に対する電力の供給が再開されたとき、フリーブロックリスト７３から別のブロックを選択し、選択されたブロックを新たに書き込み先ブロックとして割り当てる。そして、コントローラ５は、新たな書き込み先ブロックの先頭の記憶位置を次の書き込み先位置に決定する。
次に、異常電源遮断発生時のデータ書き込み動作の手順について説明する。図４３は、第４実施形態に係るメモリシステム３において実行される、異常電源遮断発生時のデータ書き込み動作の手順を示すフローチャートである。
まず、コントローラ５は、異常電源遮断が発生したか否かを判定する（ステップＳ７１）。
異常電源遮断が発生していない場合（ステップＳ７１でＮｏ）、コントローラ５は、異常電源遮断が発生するまで待つ。
異常電源遮断が発生した場合（ステップＳ７１でＹｅｓ）、コントローラ５は、追加書き込み動作を実行する（ステップＳ７２）。コントローラ５は、書き込み先ブロックに含まれる全ての記憶位置に対するファインプログラム動作が完了し、書き込み先ブロックがフルになるまで追加書き込み動作を続行する。
このように、第４実施形態に係るメモリシステム３では、コントローラ５は、異常電源遮断が発生した際に、書き込み先ブロックがフルになるまで追加書き込み動作を続行する。そのため、メモリシステム３に対する電力の供給が再開された際に、コントローラ５は、前回の電源遮断が異常電源遮断であるか否かを判定する必要がない。
（第５実施形態）
第５実施形態に係るメモリシステム３の構成要素は、図１で説明した第１実施形態に係るメモリシステム３の構成要素と同じであるため、説明を省略する。
第５実施形態では、コントローラ５は、記憶位置に含まれる複数のメモリセルのうち、管理フラグを格納するための少なくとも１つのメモリセルにフラグ（フォギーフラグ）を書き込む。フォギーフラグは、この記憶位置がフォギープログラム状態であることを示す情報である。
まず、フォギーフラグについて説明する。図４４は、第５実施形態に係るメモリシステム３における、フォギープログラム状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布と、フォギープログラム動作の実行中に電源遮断が起きたプログラム中断状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布とを示す図である。
各ブロックに含まれる複数の記憶位置の各々は、データを格納するための複数のメモリセルと、管理情報を格納するための少なくとも一つのメモリセルとを含む。以下では、管理情報を格納するための少なくとも一つのメモリセルを冗長メモリセルと称する。
コントローラ５は、ある記憶位置に対するフォギープログラム動作が完了したことに応じて、その記憶位置に含まれる冗長メモリセルにフォギーフラグを書き込む。
フォギーフラグを書き込まれた冗長メモリセルの閾値電圧は、フォギー・ファインプログラム動作において使用される閾値電圧範囲よりも高い。つまり、コントローラ５は、ある記憶位置に対するフォギープログラム動作が完了したことに応じて、その記憶位置に含まれる冗長メモリセルの閾値電圧を、フォギー・ファインプログラム動作において使用される閾値電圧範囲よりも高く設定することによって、冗長メモリセルにフォギーフラグを書き込む。
図４４（ａ）は、フォギープログラム動作が完了された記憶位置に含まれている複数のメモリセルの閾値電圧分布を示す。フォギープログラム動作が完了された記憶位置に含まれている複数のメモリセルの閾値電圧分布は、データを正常に読み出すことが不可能な粗い精度に設定されている。そして、複数のメモリセルのうちの冗長メモリセルの閾値電圧は、フォギー・ファインプログラム動作において使用される閾値電圧範囲よりも高く設定されている。具体的には、フォギーフラグが書き込まれた冗長メモリセルの閾値電圧は、フォギーフラグ閾値電圧より高く、ファインフラグ閾値電圧よりも低い値に設定されている。フォギーフラグ閾値電圧は、例えば、図６を参照して説明したＶｒ１６よりも高い。
コントローラ５は、例えば、この記憶位置にフォギーフラグ閾値電圧以上の閾値電圧を有するメモリセルが存在し、且つ、ファインフラグ閾値電圧以上の閾値電圧を有するメモリセルが存在しない、ということを確認することによって、この記憶位置にフォギーフラグが書き込まれていると判定することができる。
このように、フォギープログラム動作が完了された記憶位置は、リード不可データを格納しており、さらに、フォギーフラグを格納している。よって、コントローラ５は、フォギーフラグが存在し、且つ、データを正常に読み出すことができない記憶位置を、フォギープログラム状態の記憶位置であると判定することができる。
図４４の（ｂ）は、フォギープログラム動作の実行中に電源遮断が発生した記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す。この記憶位置の冗長メモリセルには、フォギーフラグは書き込まれていない。このため、この記憶位置に含まれる全てのメモリセルの閾値電圧は、フォギー・ファインプログラム動作において使用される閾値電圧範囲に含まれている。
コントローラ５は、例えば、この記憶位置にフォギーフラグ閾値電圧以上の閾値電圧を有するメモリセルが存在しないことを確認することによって、この記憶位置にフォギーフラグが書き込まれていないと判定することができる。
このように、フォギープログラム動作の実行中に電源遮断が起きた記憶位置は、リード不可データを格納しているが、フォギーフラグを格納していない。よって、コントローラ５は、フォギーフラグが存在せず、且つ、データを正常に読み出すことができない記憶位置を、プログラム中断状態の記憶位置、つまり、フォギープログラム動作の実行中に電源遮断が起きた記憶位置、であると判定することができる。
次に、ファインフラグについて説明する。図４５は、第５実施形態に係るメモリシステム３における、ファインプログラム動作の実行中に電源遮断が起きたプログラム中断状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布と、ファインプログラム状態の記憶位置に含まれる複数のメモリセルの閾値電圧分布とを示す図である。
コントローラ５は、ある記憶位置に対するファインプログラム動作が実行可能になると、ファインプログラム動作を開始する前に、この記憶位置に含まれる冗長メモリセルからフォギーフラグを取り除く。具体的には、コントローラ５は、冗長メモリセルの閾値電圧を、フォギーフラグ閾値電圧に対応する電圧から、ファインフラグ閾値電圧に対応する電圧に変更し、これによって冗長メモリセルからフォギーフラグを取り除く。ファインフラグ閾値電圧に対応する閾値電圧を有する冗長メモリセルは、ファインフラグが書き込まれているメモリセルとも称される。つまり、コントローラ５は、冗長メモリセルにファインフラグを書き込み、これによって冗長メモリセルからフォギーフラグを取り除く。
図４５の（ａ）は、ファインプログラム動作の実行中に電源遮断が発生した記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す。この記憶位置の冗長メモリセルにおいては、フォギーフラグは書き込まれていない。つまり、ファインプログラム動作の実行中に電源遮断が発生した記憶位置は、リード不可データを格納しており、フォギーフラグを格納していない（一方で、ファインフラグを格納している）。よって、コントローラ５は、フォギーフラグが存在せず、且つ、データを正常に読み出すことができない記憶位置を、プログラム中断状態の記憶位置であると判定することができる。
また、コントローラ５は、ファインフラグが存在するか否かを判定してもよい。この場合、コントローラ５は、ファインフラグが存在し、且つ、データを正常に読み出すことができない記憶位置を、ファインプログラム動作の実行中に電源遮断が起きた記憶位置、であると判定することもできる。
図４５の（ｂ）は、ファインプログラム動作が完了された記憶位置に含まれる複数のメモリセルの閾値電圧分布を示す。この記憶位置の冗長メモリセルにおいては、フォギーフラグは書き込まれていない。つまり、ファインプログラム動作が完了された記憶位置は、リード可能データを格納しており、フォギーフラグを格納していない（一方で、ファインフラグを格納している）。コントローラ５は、データを正常に読み出すことができる記憶位置をファインプログラム状態の記憶位置であると判定する。
このように、コントローラ５は、リード不可データを格納している記憶位置のフォギーフラグを確認することで、フォギープログラム状態の記憶位置を正しく判定することができる。すなわち、コントローラ５は、リード不可データが格納されている各記憶位置にフォギーフラグが格納されているか否かに基づいて、リード不可データが格納されている各記憶位置がフォギープログラム状態であるのか、プログラム中断状態であるのかを正しく判定できる。よって、コントローラ５は、電源遮断時に書き込み先ブロックに割り当てられていたブロックに、プログラム中断状態の記憶位置が存在するか否かを正しく判定できる。ブロックにプログラム中断状態の記憶位置が存在しないと判定した場合には、コントローラ５は、このブロックに対するデータ書き込み動作を続行する。
具体的には、メモリシステム３への電力の供給が再開された時に、コントローラ５は、以下の異常電源遮断判定処理を実行し得る。
メモリシステム３に対する電力の供給が遮断された後、メモリシステム３に対する電力供給が再開されると、コントローラ５は、書き込み先ブロックに含まれる複数の記憶位置のうち、最後に読み出し可能になったデータが格納されている記憶位置を特定する。そして、コントローラ５は、（３－Ａ）最後に読み出し可能になったデータが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行された第１の個数の記憶位置の各々が、リード不可データおよびフォギーフラグを格納しており、且つ、（３－Ｂ）第１の個数の記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という第３の条件が満たされているか否かを判定する。
第１の個数は、各ブロックに含まれるストリングユニットＳＵの数に基づいて定められる。
例えば、各ブロックが４つのストリングユニットＳＵを含む場合、第１の個数は４（または５）である。各ブロックが１つのストリングユニットＳＵを含む場合、第１の個数は１（または２）である。
したがって、各ブロックが４つのストリングユニットＳＵを含むケースにおいては、コントローラ５は、最後に読み出し可能になったデータが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき４つまたは５つの記憶位置の各々が、リード不可データおよびフォギーフラグを格納しており、且つ、これら４つまたは５つの記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という第３の条件が満たされているか否かを判定する。
例えば、図７に示した例と同様に、ＭＧ（ＷＬ１、ＳＵ２）に対するファインプログラム動作が完了した時点では、ＭＧ（ＷＬ１、ＳＵ２）が最後に読み出し可能になったデータが格納されている記憶位置である。このとき、ＭＧ（ＷＬ１、ＳＵ２）に対するフォギープログラム動作の次にフォギープログラム動作が実行された記憶位置は、ＭＧ（ＷＬ１、ＳＵ３）である。コントローラ５は、ＭＧ（ＷＬ１、ＳＵ３）がリード不可データおよびフォギーフラグを格納しているか否かを判定する。さらに、コントローラ５は、ＭＧ（ＷＬ２、ＳＵ０）からＭＧ（ＷＬ２、ＳＵ２）までの３個の記憶位置がリード不可データおよびフォギーフラグを格納しているか否かを判定する。ここでは、第１の個数は、４個である。そして、コントローラ５は、ＭＧ（ＷＬ２、ＳＵ２）に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置であるＭＧ（ＷＬ２、ＳＵ３）がイレーズ状態であるか否かを判定する。これにより、コントローラ５は、第３の条件が満たされているか否かを判定する。
また、各ブロックが１つのストリングユニットＳＵのみを含むケースにおいては、コントローラ５は、最後に読み出し可能になったデータが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行された１つまたは２つの記憶位置の各々が、リード不可データおよびフォギーフラグを格納しており、且つ、これら１つまたは２つの記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という条件が満たされているか否かを判定する。
リード不可データおよびフォギーフラグを格納している各記憶位置は、フォギープログラム動作が完了し、且つ、ファインプログラム動作が開始されていない、フォギープログラム状態の記憶位置である。
よって、この条件が満たされている場合、書き込み先ブロックに割り当てられているブロックに、プログラム中断状態の記憶位置が存在しない、と判定できる。この場合、コントローラ５は、リード不可データおよびフォギーフラグを格納している記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべきイレーズ状態の記憶位置を、次の書き込み先位置に決定する。
次に、フォギープログラム動作について説明する。図４６は、第５実施形態に係るメモリシステム３において実行される、フォギープログラム動作の手順を示すフローチャートである。
まず、コントローラ５は、次にフォギープログラム動作が実行されるべき記憶位置に対するフォギープログラム動作が実行可能である否かを判定する（ステップＳ８１）。
フォギープログラム動作が実行可能でない場合（ステップＳ８１でＮｏ）、コントローラ５は、フォギープログラム動作が実行可能になるまで待つ。
フォギープログラム動作が実行可能である場合（ステップＳ８１でＹｅｓ）、コントローラ５は、この記憶位置に対するフォギープログラム動作を実行する（ステップＳ８２）。
この記憶位置に対するフォギープログラム動作が完了すると、コントローラ５は、この記憶位置の冗長メモリセルの閾値電圧をフォギーフラグ閾値電圧に対応する電圧に設定することによって、冗長メモリセルにフォギーフラグを書き込む（ステップＳ８３）。
次に、ファインプログラム動作について説明する。図４７は、第５実施形態に係るメモリシステム３において実行される、ファインプログラム動作の手順を示すフローチャートである。
まず、コントローラ５は、次にファインプログラム動作が実行されるべき記憶位置に対するファインプログラム動作が実行可能である否かを判定する（ステップＳ９１）。
ファインプログラム動作が実行可能でない場合（ステップＳ９１でＮｏ）、コントローラ５は、ファインプログラム動作が実行可能になるまで待つ。
ファインプログラム動作が実行可能である場合（ステップＳ９１でＹｅｓ）、コントローラ５は、この記憶位置に対するファインプログラム動作を開始する前に、この記憶位置の冗長メモリセルからフォギーフラグを取り除く（ステップＳ９２）。すなわち、コントローラ５は、この冗長メモリセルの閾値電圧をファインフラグ閾値電圧に対応する電圧に変更する。
そして、コントローラ５は、この記憶位置に対するファインプログラム動作を実行する（ステップＳ９３）。
次に、異常電源遮断判定処理の手順について説明する。図４８は、第５実施形態に係るメモリシステムにおいて実行される、異常電源遮断判定処理の手順を示すフローチャートである。
メモリシステム３に対する電力の供給が再開された場合、コントローラ５は、書き込み先位置を示す情報をＮＡＮＤメモリ６から取得する（ステップＳ１００２）。
そして、コントローラ５は、取得された情報によって示される記憶位置から始まる幾つかの記憶位置に対するデータリード動作を実行することによって、リード可能データが格納されている最後の記憶位置を特定する（ステップＳ１００３～Ｓ１００５）。
この場合、まず、コントローラ５は、取得された情報によって示される記憶位置を、データリード動作を実行すべき最初の記憶位置として特定する（ステップＳ１００３）。
コントローラ５は、特定された記憶位置に書き込まれているデータがリード可能データであるか否かを判定する（ステップＳ１００４）。特定された記憶位置に書き込まれているデータがリード可能データである場合（ステップＳ１００４でＹｅｓ）、コントローラ５は、特定された記憶位置に後続する次の記憶位置を特定する（ステップＳ１００５）。そして、コントローラ５による処理は、ステップＳ１００４に戻る。ステップＳ１００４で、コントローラ５は、ステップＳ１００５で特定された記憶位置に書き込まれているデータがリード可能データであるか否かを判定する。
リード可能データを格納している記憶位置に後続する記憶位置がリード不可データを格納している場合、コントローラ５は、リード可能データを格納している記憶位置を、リード可能データが格納されている最後の記憶位置であると決定する。
リード可能データが格納されている最後の記憶位置が決定されると、コントローラ５は、リード可能データが格納されているこの最後の記憶位置に後続する記憶位置、すなわち、この最後の記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行された記憶位置が、フォギープログラム状態であるか否かを判定する（ステップＳ１００６～Ｓ１００９）。
後続する記憶位置が、リード不可データを格納しており、且つ、フォギーフラグを格納している場合、この後続する記憶位置はフォギープログラム状態であると判定できる。ここでは、後続する記憶位置がリード不可データを格納していることは、ステップＳ１００４で既に確認済みである。したがって、コントローラ５は、後続する記憶位置がフォギーフラグを格納しているか否かを判定すればよい。
あるいは、コントローラ５は、後続する記憶位置がイレーズ状態であるか否かを最初に判定してもよい。この場合、コントローラ５、後続する記憶位置がイレーズ状態でないことが判定された場合に、後続する記憶位置がフォギーフラグを格納しているか否かを判定してもよい。
ここでは、例として、コントローラ５が、後続する記憶位置がイレーズ状態であるか否かを最初に判定し、後続する記憶位置がイレーズ状態でないことが判定された場合に、後続する記憶位置がフォギーフラグを格納しているか否かを判定する場合について説明する。
コントローラ５は、後続する記憶位置がイレーズ状態であるか否かを判定する（ステップＳ１００６）。つまり、コントローラ５は、後続する記憶位置にイレーズページ閾値電圧以上の閾値電圧を持つメモリセルが存在するか否かを判定する。
後続する記憶位置がイレーズ状態ではない場合（ステップＳ１００６でＮｏ）、コントローラ５は、後続する記憶位置にフラグが書き込まれているか否かを判定する（ステップＳ１００７）。コントローラ５は、後続する記憶位置に含まれている複数のメモリセルに、フォギーフラグ閾値電圧以上の閾値電圧を持つメモリセルが存在するか否かを判定する。
後続する記憶位置にフラグが書き込まれている場合（ステップＳ１００７でＹｅｓ）、コントローラ５は、後続する記憶位置に書き込まれているフラグがフォギーフラグまたはファインフラグのいずれであるかを判定する（ステップＳ１００８）。コントローラ５は、後続する記憶位置に含まれている複数のメモリセルに、ファインフラグ閾値電圧以上の閾値電圧を持つメモリセルが存在するか否かを判定する。ファインフラグ閾値電圧以上の閾値電圧を持つメモリセルが存在する場合、コントローラ５は、後続する記憶位置に書き込まれているフラグがファインフラグであると判定する。また、ファインフラグ閾値電圧以上の閾値電圧を持つメモリセルが存在しない場合、コントローラ５は、後続する記憶位置に書き込まれているフラグがフォギーフラグであると判定する。
後続する記憶位置に書き込まれているフラグがフォギーフラグである場合（ステップＳ１００８でフォギーフラグ）、コントローラ５は、後続する記憶位置にさらに後続する記憶位置を特定する（ステップＳ１００９）。そして、コントローラ５による処理はステップＳ１００６に戻る。ステップＳ１００６で、コントローラ５は、ステップＳ１００９で特定された記憶位置がイレーズ状態であるか否かを判定する。
このようにして、コントローラ５は、最後に読み出し可能になったデータが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行された第１の個数の記憶位置の各々が、リード不可データおよびフォギーフラグを格納しているか否かを判定する。
各々がリード不可データおよびフォギーフラグを格納している第１の個数の記憶位置にさらに後続する記憶位置が、ステップＳ１００９で特定される。そして、ステップＳ１００６にて、コントローラ５は、第１の個数の記憶位置にさらに後続する記憶位置がイレーズ状態であるか否かを判定する。
後続する記憶位置がイレーズ状態である場合（ステップＳ１００６でＹｅｓ）、コントローラ５は、メモリシステム３の前回の書き込み動作が正常に停止された、つまり、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在していないと判定する（ステップＳ１０１０）。
そして、コントローラ５は、後続する記憶位置を次の書き込み先位置に決定する（ステップＳ１０１１）。
後続する記憶位置がイレーズ状態でなく（ステップＳ１００６でＮｏ）、且つ、後続する記憶位置にフォギーフラグが書き込まれていない場合（ステップＳ１００７でＮｏ、またはステップＳ１００８でファインフラグ）、コントローラ５は、前回の書き込み動作が正常に停止されなかったと判定する（ステップＳ１０１２）。
また、第１の個数の記憶位置の各々がリード不可データおよびフォギーフラグを格納しているか否かを判定する処理において、判定対象の記憶位置にフォギーフラグが書き込まれていない場合（ステップＳ１００７でＮｏ、またはステップＳ１００８でファインフラグ）も、コントローラ５は、前回の書き込み動作が正常に停止されなかったと判定する（ステップＳ１０１２）。つまり、コントローラ５は、書き込み先ブロックとして割り当てられているブロックにプログラム中断状態の記憶位置が存在している可能性があると判定する。
コントローラ５は、書き込み先ブロックを利用不可のブロックに決定する（ステップＳ１０１３）。
コントローラ５は、別のブロックを新たな書き込み先ブロックとして割り当てる（ステップＳ１０１４）。コントローラ５は、フリーブロックリスト７３から別のブロックを選択する。そして、コントローラ５は、選択されたブロックを書き込み先ブロックとして割り当てる。
コントローラ５は、別のブロックの先頭の記憶位置を次の書き込み先位置に決定する（ステップＳ１０１５）。コントローラ５は、ステップＳ１０１４で書き込み先ブロックに割り当てられたブロックの先頭の記憶位置を次の書き込み先位置に決定する。
このように、第５実施形態では、各記憶位置に含まれる複数のメモリセルのうちの少なくとも一つのメモリセル（冗長メモリセル）にフォギーフラグを書き込む。そして、メモリシステム３に対する電力の供給が遮断された後、メモリシステム３に対する電力の供給が再開されたことに応じ、コントローラ５は、最後に読み出し可能になったデータが格納されている記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行された第１の個数の記憶位置の各々が、リード不可データおよびフォギーフラグを格納しており、且つ、第１の個数の記憶位置に対するフォギープログラム動作の次にフォギープログラム動作が実行されるべき記憶位置がイレーズ状態である、という条件が満たされているか否かを判定する。これにより、コントローラ５は、前回の書き込み動作が正常に停止されたか否かを正しく判定できる。
コントローラ５は、基本的には、前回の電源遮断が、電力の供給が突然遮断される異常電源遮断であったのか、あるいはホスト２からのシャットダウン通知を受信した後に実行される電源遮断であったのかに関係なく、電力の供給が再開される度に、異常電源遮断判定処理を実行し得る。
なお、コントローラ５は、前回の電源遮断が異常電源遮断である場合にのみ、電力の供給の再開に応じ、異常電源遮断判定処理を実行してもよい。
以上説明したように、第１～第５実施形態によれば、たとえ第１段階のプログラム動作（フォギープログラム動作）の実行中または第２段階のプログラム動作（フォギープログラム動作）の実行中に、メモリシステム３への電力の供給が異常電源遮断により突然遮断された場合であっても、次の書き込み先位置を正しく決定できる。
なお、第１～第５実施形態のうちの任意の２以上の実施形態を適宜組み合わせることも可能である。
また、第１～第５実施形態では、ホスト２から受信されたデータをＳＬＣブロックに書き込んだ後に、ＳＬＣブロックに格納されているデータを、複数段階のプログラム動作を使用して、ＱＬＣブロックに書き込む場合を説明した。しかしながら、第１～第５実施形態の構成は、これに限定されず、例えば、ホスト２から受信されたデータを、複数段階のプログラム動作を使用して、ＱＬＣブロックに書き込んでもよい。
リード可能データが格納されている最後の記憶位置は、第２段階のプログラム動作（すなわち、ファインプログラム動作）が最後に実行された記憶位置である。リード不可データは、読み出し不可能なデータとも称される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…情報処理システム、２…ホスト、３…メモリシステム、４…バス、５…コントローラ、６…ＮＡＮＤ型フラッシュメモリ、７…ＤＲＡＭ、８…電源回路、２１…プロセッサ、２２…メモリ、５０…内部バス、５１…ホストインタフェース、５２…ＣＰＵ、５３…ＳＲＡＭ、５４…ＤＭＡＣ、５５…ＥＣＣ回路、５６…ＤＲＡＭインタフェース、５７…ＮＡＮＤインタフェース、７１…Ｌ２Ｐテーブル、７２…ブロック管理テーブル、７３…フリーブロックリスト、７４…ＳＬＣアクティブブロックリスト、７５…ＱＬＣアクティブブロックリスト。

Claims (13)

  1. メモリシステムであって、
    各々がデータ消去動作の単位である複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数の記憶位置を含み、前記複数の記憶位置の各々は複数のメモリセルを含む、不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記複数のブロックのうちの書き込み先ブロックに対するデータ書き込み動作を、第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行するように構成されたコントローラとを具備し、
    前記書き込み先ブロックに含まれる前記複数の記憶位置に対するデータの書き込みは、前記書き込み先ブロックの第１の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第１の記憶位置に対する前記第１段階のプログラム動作が完了した後、前記書き込み先ブロックの第２の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第２の記憶位置に対する前記第１段階のプログラム動作の完了に応じて、前記第１の記憶位置に対する前記第２段階のプログラム動作が実行される、という順序で実行され、
    前記コントローラは、
    前記メモリシステムに対する電力の供給の遮断後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記複数のブロックのうちの第１のブロックに含まれる前記複数の記憶位置のうち、前記第２段階のプログラム動作が最後に実行された第３の記憶位置を特定し、
    前記第３の記憶位置に対する前記第２段階のプログラム動作の前に前記第１段階のプログラム動作が実行された第４の記憶位置が読み出し不可能なデータを格納しており、且つ、前記第４の記憶位置に対する前記第１段階のプログラム動作の次に前記第１段階のプログラム動作が実行されるべき第５の記憶位置に含まれる複数のメモリセルの各々が消去状態に対応する閾値電圧を有している、という第１の条件が満たされているか否かを判定し、
    前記第１の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定する、ように構成されている
    メモリシステム。
  2. 前記コントローラは、
    前記第１の条件が満たされていない場合、前記第１のブロックを利用不可のブロックとして管理し、前記複数のブロックのうちの第２のブロックを新たな書き込み先ブロックとして割り当て、前記第２のブロックに含まれる前記複数の記憶位置のうちの先頭の記憶位置を次の書き込み先位置に決定するように構成されている
    請求項１に記載のメモリシステム。
  3. 前記複数のブロックの各々は複数のワード線を含み、前記複数のワード線の各々は複数の前記記憶位置を接続し、
    前記コントローラは、
    前記第１の記憶位置と前記第２の記憶位置とが、前記書き込み先ブロックの先頭のワード線に接続されている場合、
    前記第１の記憶位置に書き込むべき第１のデータと、前記第２の記憶位置に書き込むべき第２のデータと、が少なくとも準備されるまで待ち、
    前記第１のデータと前記第２のデータとが準備されたことに応じ、前記第１の記憶位置に対する前記第１段階のプログラム動作と、前記第２の記憶位置に対する前記第１段階のプログラム動作とを実行し、
    前記第２の記憶位置に対する前記第１段階のプログラム動作が少なくとも完了したことに応じて、前記第１の記憶位置に対する前記第２段階のプログラム動作を実行するように構成されている
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、
    前記メモリシステムに対する電力の供給が異常電源遮断により遮断された後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記第３の記憶位置を特定し、
    前記第１の条件が満たされているか否かを判定し、
    前記第１の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定する、ように構成されている
    請求項１に記載のメモリシステム。
  5. メモリシステムであって、
    各々がデータ消去動作の単位である複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数の記憶位置を含み、前記複数の記憶位置の各々は複数のメモリセルを含む、不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記複数のブロックのうちの書き込み先ブロックに対するデータ書き込み動作を、第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行するように構成されたコントローラとを具備し、
    前記書き込み先ブロックに含まれる前記複数の記憶位置に対するデータの書き込みは、前記書き込み先ブロックの第１の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第１の記憶位置に対する前記第１段階のプログラム動作が完了した後、前記書き込み先ブロックの第２の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第２の記憶位置に対する前記第１段階のプログラム動作の完了に応じて、前記第１の記憶位置に対する前記第２段階のプログラム動作が実行される、という順序で実行され、
    前記コントローラは、
    前記複数のブロックのうちの第１のブロックに含まれる前記複数の記憶位置のうち、前記第１段階のプログラム動作が完了し、且つ、前記第２段階のプログラム動作が開始されていない第１の状態を有する各記憶位置を示す第１の情報を管理し、
    前記複数の記憶位置のうちの一つの記憶位置に対する前記第１段階のプログラム動作が完了したことに応じ、前記第１段階のプログラム動作が完了した前記一つの記憶位置を示す情報が前記第１の情報に追加されるように前記第１の情報を更新し、
    前記複数の記憶位置のうちの一つの記憶位置に対する前記第２段階のプログラム動作を開始する前に、前記第２段階のプログラム動作が開始されるべき前記一つの記憶位置を示す情報が前記第１の情報から削除されるように前記第１の情報を更新し、
    前記更新された第１の情報を前記不揮発性メモリに保存する、ように構成されている
    メモリシステム。
  6. 前記コントローラは、
    前記メモリシステムに対する電力の供給の遮断後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記第１の情報を前記不揮発性メモリから読み出し、
    前記第１の情報により示される前記第１の状態を有する最も古い記憶位置に対する前記第１段階のプログラム動作よりも一つ前に前記第１段階のプログラム動作が実行された第３の記憶位置が読み出し可能データを格納しており、前記第１の情報により示される各記憶位置が読み出し不可能なデータを格納しており、且つ、前記第１の情報により示される前記第１の状態を有する最も新しい第４の記憶位置に対する前記第１段階のプログラム動作の次に前記第１段階のプログラム動作が実行されるべき第５の記憶位置に含まれる複数のメモリセルの各々が消去状態に対応する閾値電圧を有している、という第２の条件が満たされているか否かを判定し、
    前記第２の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定するように構成されている
    請求項５に記載のメモリシステム。
  7. 前記コントローラは、
    前記第２の条件が満たされていない場合、前記第１のブロックを利用不可のブロックとして管理し、前記複数のブロックのうちの第２のブロックを新たな書き込み先ブロックとして割り当て、前記第２のブロックに含まれる前記複数の記憶位置のうちの先頭の記憶位置を次の書き込み先位置に決定するように構成されている
    請求項６に記載のメモリシステム。
  8. 前記コントローラは、
    前記メモリシステムに対する電力の供給が異常電源遮断により遮断された後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記第１の情報を前記不揮発性メモリから読み出し、
    前記第２の条件が満たされているか否かを判定し、
    前記第２の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定する、ように構成されている
    請求項６に記載のメモリシステム。
  9. 前記メモリシステムに供給される電力を蓄えるキャパシタをさらに具備し、
    前記コントローラは、
    前記メモリシステムに前記電力が供給されている間、前記更新された第１の情報を前記不揮発性メモリに保存せず、前記メモリシステムへの前記電力の供給が遮断された場合、前記キャパシタに蓄えられた電力を使用して、前記更新された第１の情報を前記不揮発性メモリに保存するように構成されている
    請求項５に記載のメモリシステム。
  10. メモリシステムであって、
    各々がデータ消去動作の単位である複数のブロックを含む不揮発性メモリであって、前記複数のブロックの各々は複数の記憶位置を含み、前記複数の記憶位置の各々はデータを格納するための複数の第１のメモリセルと管理情報を格納するための少なくとも一つの第２のメモリセルとを含む、不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記複数のブロックのうちの書き込み先ブロックに含まれる前記複数の第１のメモリセルそれぞれに対するデータ書き込み動作を、第１段階のプログラム動作と第２段階のプログラム動作とを少なくとも含む複数段階のプログラム動作を使用して実行するように構成されたコントローラとを具備し、
    前記書き込み先ブロックに含まれる前記複数の記憶位置に対するデータの書き込みは、前記書き込み先ブロックの第１の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第１の記憶位置に対する前記第１段階のプログラム動作が完了した後、前記書き込み先ブロックの第２の記憶位置に対する前記第１段階のプログラム動作が実行され、前記第２の記憶位置に対する前記第１段階のプログラム動作の完了に応じて、前記第１の記憶位置に対する前記第２段階のプログラム動作が実行される、という順序で実行され、
    前記コントローラは、
    前記複数のブロックのうちの第１のブロックに含まれる前記複数の記憶位置のうちの各記憶位置に対する前記第１段階のプログラム動作が完了したことに応じ、各記憶位置に含まれる前記第２のメモリセルの閾値電圧を前記複数段階のプログラム動作において使用される閾値電圧範囲よりも高い第１の電圧に設定することによって前記第２のメモリセルに第１のフラグを書き込み、
    前記複数の記憶位置のうちの各記憶位置に対する前記第２段階のプログラム動作を開始する前に、各記憶位置に含まれる前記第２のメモリセルの閾値電圧を前記第１の電圧から前記第１の電圧よりも高い第２の電圧に変更することによって前記第２のメモリセルから前記第１のフラグを取り除く、ように構成されている
    メモリシステム。
  11. 前記コントローラは、
    前記メモリシステムに対する電力の供給の遮断後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記第１のブロックに含まれる前記複数の記憶位置のうち、前記第２段階のプログラム動作が最後に実行された第３の記憶位置を特定し、
    前記第３の記憶位置に対する前記第１段階のプログラム動作の次に前記第１段階のプログラム動作が実行された第４の記憶位置が、読み出し不可能なデータおよび前記第１のフラグを格納しており、且つ、前記第４の記憶位置に対する前記第１段階のプログラム動作の次に前記第１段階のプログラム動作が実行されるべき第５の記憶位置に含まれる複数の前記第１のメモリセルの各々が消去状態に対応する閾値電圧を有している、という第３の条件が満たされているか否かを判定し、
    前記第３の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定する、ように構成されている
    請求項１０に記載のメモリシステム。
  12. 前記コントローラは、
    前記第３の条件が満たされていない場合、前記第１のブロックを利用不可のブロックとして管理し、前記複数のブロックのうちの第２のブロックを新たな書き込み先ブロックとして割り当て、前記第２のブロックに含まれる前記複数の記憶位置のうちの先頭の記憶位置を次の書き込み先位置に決定するように構成されている
    請求項１１に記載のメモリシステム。
  13. 前記コントローラは、
    前記メモリシステムに対する電力の供給が異常電源遮断により遮断された後に、前記メモリシステムに対する電力が回復されたことに応じ、
    前記第３の記憶位置を特定し、
    前記第３の条件が満たされているか否かを判定し、
    前記第３の条件が満たされている場合、前記第５の記憶位置を次の書き込み先位置に決定する、ように構成されている
    請求項１１に記載のメモリシステム。
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