KR20220143446A - 저장 장치 및 그 동작 방법 - Google Patents

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이종하
문민환
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Abstract

본 기술은 저장 장치에 관한 것으로, 저장 장치는 복수의 메모리 블록들 각각에 대한 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 포함하는 히스토리 리드 테이블을 저장하고, 히스토리 리드 테이블에 기초하여 복수의 메모리 블록들에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치 및 리드 동작이 페일되면, 리드 전압의 레벨을 변경하고, 변경된 리드 전압을 이용하여 리드 동작을 재시도하는 리드 리트라이 동작을 수행하도록 메모리 장치를 제어하고, 리드 리트라이 동작이 패스되면, 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블의 루트 비트 정보를 비교하여 히스토리 리드 테이블의 업데이트 여부를 결정하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법 {STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 리드 히스토리 테이블을 갖는 저장 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 저장 장치는 복수의 메모리 블록들 각각에 대한 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 포함하는 히스토리 리드 테이블을 저장하고, 상기 히스토리 리드 테이블에 기초하여 상기 복수의 메모리 블록들에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치 및 상기 리드 동작이 페일되면, 리드 전압의 레벨을 변경하고, 상기 변경된 리드 전압을 이용하여 상기 리드 동작을 재시도하는 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 리드 리트라이 동작이 패스되면, 상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보를 비교하여 상기 히스토리 리드 테이블의 업데이트 여부를 결정하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 일 실시 예에 따른 복수의 메모리 블록들을 포함하는 저장 장치의 동작 방법은 상기 복수의 메모리 블록들 각각에 대한 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 포함하는 히스토리 리드 테이블에 기초하여 상기 복수의 메모리 블록들에 저장된 데이터를 리드하는 리드 동작을 수행하는 단계, 상기 리드 동작이 페일되면, 리드 전압의 레벨을 변경하고, 상기 변경된 리드 전압을 이용하여 상기 리드 동작을 재시도하는 리드 리트라이 동작을 수행하는 단계, 상기 리드 리트라이 동작이 패스되면, 상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보를 비교하는 단계 및 상기 비교 결과에 따라 상기 히스토리 리드 테이블의 업데이트 여부를 결정하는 단계를 포함할 수 있다.
본 기술에 따르면 향상된 리드 히스토리 테이블을 갖는 저장 장치 및 이의 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 4은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 리드 페일 및 리드 리트라이 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 히스토리 리드 테이블을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 구성을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 히스토리 리드 테이블을 업데이트하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 히스토리 리드 테이블을 업데이트하는 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(1000)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, 디스플레이 장치, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(2000)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(1000)는 호스트(2000)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(Universal Serial Bus) 저장 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드 형태의 저장 장치, PCI(Peripheral Component Interconnection)) 카드 형태의 저장 장치, PCI-E(PCI Express) 카드 형태의 저장 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
저장 장치(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 구현될 수 있다. 예를 들면, 저장 장치(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 구현될 수 있다.
메모리 장치(100)는 데이터를 저장하거나 저장된 데이터를 이용할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 그리고, 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 여기서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 하나의 단위일 수 있다.
메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 이레이즈 동작을 수행할 수 있다. 여기서, 프로그램 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 데이터를 기록하는 동작일 수 있다. 리드 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역으로부터 데이터를 읽는 동작을 의미할 수 있다. 이레이즈 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 저장된 데이터를 이레이즈하는 동작을 의미할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 히스토리 리드 테이블(60)을 포함할 수 있다. 메모리 장치(100)는 리드 동작이 수행되는 리드 전압과 관련된 리드 정보를 포함하는 히스토리 리드 테이블(60)을 포함할 수 있다. 그리고, 메모리 장치(100)는 히스토리 리드 테이블(60)을 참조하여 수행된 리드 동작이 페일되면, 리드 전압의 레벨을 변경하여 리드 동작을 재시도하는 리드 리트라이 동작을 수행할 수 있다. 그리고, 메모리 장치(100)는 리드 리트라이 동작을 수행한 후, 리드 리트라이 동작의 결과를 히스토리 리드 테이블(60)에 업데이트할 수 있다.
메모리 컨트롤러(200)는 저장 장치(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 저장 장치(1000)에 전원이 인가되면 펌웨어(FW: firmware)를 실행할 수 있다. 펌웨어(FW)는 호스트(2000)로부터 입력된 요청을 수신하거나 호스트(2000)로 응답을 출력하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 호스트(2000)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(FTL: Flash Translation Layer) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터 데이터와 논리 어드레스(LA: Logical Address)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(PA: Physical Address)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(LBA: Logical Block Address)일 수 있고, 물리 어드레스는 물리 블록 어드레스(PBA: Physical Block Address)일 수 있다.
메모리 컨트롤러(200)는 호스트(2000)의 요청에 따라 프로그램 동작, 리드 동작 또는 이레이즈 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 이레이즈 동작 시, 메모리 컨트롤러(200)는 이레이즈 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 이레이즈 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(1000)와 통신할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결될 수 있다. 여기서, 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀일 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
구체적으로, 주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 그리고, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 구체적으로, 로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 그리고, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있고, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 메모리 장치(100)로 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다. 즉, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 그리고, 생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 그리고, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 유지될 수 있다.
프로그램 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽을 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다.
또한, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여 검증 동작이 패스(PASS) 또는 페일(FAIL) 되었는지를 판단할 수 있다. 그리고, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호를 포함하는 검증 정보를 페이지 버퍼 그룹(123)에 임시로 저장하도록 페이지 버퍼 그룹(123)을 제어할 수 있다. 구체적으로, 제어 로직(130)은 패스(PASS) 또는 페일(FAIL) 신호에 응답하여, 메모리 셀의 프로그램 상태를 결정할 수 있다. 예를 들어, 메모리 셀이 트리플 레벨 셀(Triple Level Cell, TLC)로 동작하는 경우, 제어 로직(130)는 메모리 셀의 프로그램 상태가 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나인지 여부를 결정할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
싱글 레벨 셀(single level cell; SLC)은 1비트의 데이터를 저장할 수 있다. 싱글 레벨 셀의 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
멀티 레벨셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드 레벨 셀(Quad Level Cell; QLC)는 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4은 본 발명의 일 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 4을 참조하면, 메모리 셀은 문턱전압에 따라 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7)로 프로그램될 수 있다. 도 4의 메모리 셀은 1개의 소거 상태 및 7개의 프로그램 상태로 프로그램될 수 있는 트리플 레벨 셀(Triple Level Cell, TLC)로 도시되었으나, 이는 설명의 편의를 위한 일 실시 예에 불과하다. 구현시에는 멀티 레벨 셀(Multi Level Cell, MLC), 싱글 레벨 셀(Single Level Cell, SLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등으로 구현될 수 있다. 그리고, 설명의 편의를 위해 소거 상태와 프로그램 상태를 구분하였으나, 소거 상태는 제0 프로그램 상태(P0)로 표현할 수 있다. 따라서, 도 4에 도시된 소거 상태(E)와 제1 내지 제7 프로그램 상태(P1 내지 P7)는 제0 내지 제7의 프로그램 상태들로 표현될 수도 있다.
선택된 워드라인에 연결된 메모리 셀들은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱전압을 가질 수 있다. 즉, 메모리 셀들은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7) 중 어느 하나의 상태에 포함된 문턱전압을 갖도록 프로그램될 수 있다. 프로그램 동작이 수행되기 전에 메모리 셀들은 소거 상태(E)일 수 있다. 프로그램 동작 시, 소거 상태(E)인 메모리 셀들은 선택된 워드라인에 프로그램 전압이 인가됨에 따라 7개의 프로그램 상태 중 어느 하나의 프로그램 상태로 프로그램될 수 있다.
그리고, 메모리 셀들의 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7)는 리드 전압을 이용하여 구분될 수 있다. 구체적으로, 리드 동작은 각 메모리 셀에 리드 전압을 인가하고, 인가된 리드 전압에 따라 흐르는 전류 상태 또는 전압을 점검하여 메모리 셀이 온(on) 셀 또는 오프(off) 셀인지 식별하는 센싱 동작을 포함할 수 있다. 센싱 동작시, 저장 장치(1000)는 메모리 셀들의 문턱전압 값에 기초하여 리드 전압을 설정하고, 저장 장치(1000)는 설정된 리드 전압을 이용하여 메모리 셀들이 온(on) 셀 또는 오프(off) 셀인지 구분할 수 있다. 구체적으로, 소거 상태(E)와 제1 프로그램 상태(P1)는 제1 리드 전압(Vr1)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)는 제2 리드 전압(Vr2)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)는 제3 리드 전압(Vr3)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4)는 제4 리드 전압(Vr4)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5)는 제5 리드 전압(Vr5)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6)는 제6 리드 전압(Vr6)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)는 제7 리드 전압(Vr7)에 의해 각각 온(on) 셀과 오프(off) 셀로 구분될 수 있다. 즉, 센싱 동작시, 저장 장치(1000)는 구분하고자 하는 온(on) 셀 분포의 최대치보다 리드 전압의 레벨을 높게 설정하고, 오프(off) 셀 분포의 최소치보다 리드 전압의 레벨을 낮게 설정하여 메모리 셀들이 온(on) 셀 또는 오프(off) 셀인지 구분할 수 있다.
그리고, 리드 동작은 복수의 메모리 셀들의 온(on) 분포 및 오프(off) 분포를 식별하고, 식별된 메모리 셀들의 분포를 데이터로 변환하는 디코딩 동작을 포함할 수 있다. 구체적으로, 저장 장치(1000)는 특정 메모리 셀에 제1 내지 제7 리드 전압(Vr1 내지 Vr7)을 인가하여 특정 메모리 셀의 분포를 식별할 수 있다. 예를 들어, 특정 메모리 셀이 제4 프로그램 상태(P4)로 프로그램된 경우, 제1 리드 전압 내지 제4 리드 전압을 인가하면 특정 메모리 셀은 오프(off) 셀로 센싱될 수 있고, 제5 리드 전압 내지 제7 리드 전압을 인가하면 특정 메모리 셀은 온(on) 셀로 센싱될 수 있다. 그리고, 저장 장치(1000)는 센싱된 결과를 조합하여 특정 메모리 셀이 제4 프로그램 상태(P4)로 프로그램된 것을 식별할 수 있다. 저장 장치(1000)는 동일한 방법으로 복수의 메모리 셀들의 프로그램 상태를 식별할 수 있고, 식별된 프로그램 상태를 조합하여 데이터로 변환할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 리드 페일 및 리드 리트라이 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1 내지 P7)로 프로그램된 메모리 셀의 분포가 도시되어 있다.
센싱 동작시, 메모리 셀들의 프로그램 상태를 명확히 구분할 수 없는 레벨의 리드 전압이 인가되는 경우, 리드 동작의 결과를 신뢰할 수 없는 리드 페일이 발생할 수 있다. 구체적으로, 인가되는 전압 레벨이 온(on) 셀 분포의 최대치보다 낮게 인가되거나, 오프(off) 셀 분포의 최소치보다 높게 인가되는 경우, 리드 페일이 발생될 수 있다. 예를 들어, 소거 상태(E) 및 제1 프로그램 상태(P1)를 구분하기 위한 리드 전압의 레벨이 Vr1'이면, 오프(off) 셀로 동작해야될 메모리 셀의 일부가 온(on) 셀로 동작할 수 있다. 마찬가지로, 나머지 프로그램 상태, 예컨대, 제2 프로그램 상태 내지 제7 프로그램 상태(P2 내지 P7)를 구분하기 위한 리드 전압(Vr2' 내지 Vr7')이 적절하지 않은 레벨로 설정되는 경우, 리드된 데이터에 에러가 포함될 수 있다.
그리고, 저장 장치(1000)는 디코딩 동작시, 잘못 리드된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 저장 장치(1000)는 에러 정정 디코딩으로 잘못 리드된 데이터를 정정할 수 있다. 예를 들어, 저장 장치(1000)는 LDPC(low density parity check) 인코딩 과정에서 생성된 패리티(parity) 비트를 이용하여 데이터의 에러 비트를 정정하는 에러 정정 디코딩을 수행할 수 있다. 다만, 에러 정정 디코딩으로 정정 가능한 에러 비트의 한계치 이상으로 에러 비트가 발생하면, 저장 장치(1000)는 리드 동작이 페일된 것으로 판단할 수 있다.
저장 장치(1000)는 리드 페일시, 리드 전압의 레벨을 변경하여 리드 동작을 재시도하는 리드 리트라이(read retry) 동작을 수행할 수 있다. 저장 장치(1000)는 리드 리트라이 동작을 반복 수행하여 리드 동작이 패스되는 리드 전압의 레벨을 결정할 수 있다. 예를 들어, 저장 장치(1000)는 리드 리트라이 동작을 수행하여 제1 리드 전압의 레벨을 Vr1으로 결정할 수 있다. 마찬가지로, 저장 장치(1000)는 제2 리드 전압 내지 제7 리드 전압의 레벨을 Vr2 내지 Vr7로 결정할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 히스토리 리드 테이블을 설명하기 위한 도면이다.
도 6을 참조하면, 히스토리 리드 테이블(60)은 각 메모리 블록별로 루트 비트(61), 리드 바이어스(62) 및 에러 비트(63)를 포함하는 리드 정보를 포함할 수 있다. 여기서, 리드 정보는 패스된 리드 동작에 대한 정보일 수 있다.
그리고, 저장 장치(1000)는 히스토리 리드 테이블(60)을 참조하여 리드 동작을 수행할 수 있다. 예를 들어, 저장 장치(1000)가 복수의 메모리 블록 중 제i 블록(BLKi)에 포함된 어느 페이지에 대한 리드 동작을 수행할 때, 저장 장치(1000)는 히스토리 리드 테이블(60)에서 제i 블록(BLKi)에 대한 리드 정보를 참조하여, 리드 동작을 수행할 수 있다. 구체적으로, 저장 장치(1000)는 히스토리 리드 테이블(60)에서 해당 메모리 블록에 대한 루트 비트(61), 리드 바이어스(62) 및 에러 비트(63)에 대한 정보를 참조하여 리드 동작을 수행할 수 있다.
한편, 저장 장치(1000)는 특정 메모리 블록에 대한 제1 리드 동작이 종료되기 전에 동일한 메모리 블록에 제2 리드 동작을 수행할 수 있다. 이때, 제1 리드 동작 및 제2 리드 동작이 모두 리드 페일되는 경우, 제1 리드 동작 및 제2 리드 동작에 대한 디펜스 동작(defense)이 각각 동작할 수 있다. 그리고, 제1 리드 동작 및 제2 리드 동작에 대한 디펜스 동작(defense)이 경합하여 히스토리 리드 테이블(60)의 업데이트가 문제될 수 있다.
본 발명의 일 실시 예에 따르면, 저장 장치(1000)는 루트 비트(61)를 이용하여 히스토리 리드 테이블(60)의 업데이트 여부를 결정할 수 있다. 저장 장치(1000)는 디펜스 동작의 루트 비트와 히스토리 리드 테이블(60)의 루트 비트(61)를 비교하여 히스토리 리드 테이블(60)의 업데이트 여부를 결정할 수 있다. 실시 예에서, 리드 리트라이 동작의 루트 비트와 히스토리 리드 테이블(60)의 루트 비트(61)가 동일하면, 저장 장치(1000)는 히스토리 리드 테이블(60)을 리드 리트라이 동작의 리드 정보로 업데이트할 수 있다. 여기서, 리드 리트라이 동작의 리드 정보는 패스된 리드 리트라이 동작의 리드 전압의 레벨, 에러 비트수일 수 있다.
실시 예에서, 루트 비트(61)는 히스토리 리드 테이블이 업데이트될 때, 플립(flip)될 수 있다. 그리고, 루트 비트(61)는 '0' 또는 '1'로 저장될 수 있다.
리드 바이어스(62)는 리드 전압에 관한 정보를 포함할 수 있다. 실시 예에서, 저장 장치(1000)는 리드 동작시 리드 바이어스(62)를 참조하여 리드 동작을 수행할 수 있다. 저장 장치(1000)는 히스토리 리드 테이블을 업데이트할 때, 리드 바이어스(62)에 리드 전압의 레벨을 업데이트할 수 있다.
에러 비트(63)는 에러에 관한 정보를 포함할 수 있다. 실시 예에서, 에러 비트(63)는 특정 리드 전압을 이용하여 리드 동작을 수행할 때, 발생하는 에러수를 의미할 수 있다. 실시 예에서, 저장 장치(1000)는 리드 리트라이 동작의 에러 비트와 히스토리 리드 테이블(60)의 에러 비트(63)를 비교 결과에 따라 히스토리 리드 테이블(60)을 업데이트할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(200)는 히스토리 리드 테이블 관리부(210) 및 리드 동작 제어부(220)를 포함할 수 있다.
히스토리 리드 테이블 관리부(210)는 히스토리 리드 테이블(60)을 업데이트하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 저장 장치(1000)는 호스트(2000)로부터 수신된 리드 요청에 대응되는 리드 동작이 페일되면, 리드 동작의 리드 전압의 레벨을 변경하고, 변경된 리드 전압을 이용하여 리드 동작을 재시도하는 리드 리트라이 동작을 수행할 수 있다. 그리고, 리드 리트라이 동작이 패스되면, 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블(60)의 루트 비트 정보를 비교할 수 있다. 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블(60)의 루트 비트 정보의 비교 결과에 따라 히스토리 리드 테이블(60)을 업데이트할 수 있다.
구체적으로, 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블(60)의 루트 비트 정보가 동일하면, 히스토리 리드 테이블을 업데이트하도록 메모리 장치(100)를 제어할 수 있다. 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 리드 정보를 바탕으로 히스토리 리드 테이블(60)을 업데이트할 수 있다. 여기서, 리드 리트라이 동작의 리드 정보는 리드 전압 정보, 에러 비트 정보를 포함할 수 있다.
한편, 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블(60)의 루트 비트 정보가 상이하면, 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 에러 비트 정보와 히스토리 리드 테이블(60)의 에러 비트 정보를 비교할 수 있다. 그리고, 히스토리 리드 테이블 관리부(210)는 리드 리트라이 동작의 에러 비트수가 히스토리 리드 테이블(60)의 에러 비트수 보다 낮으면 히스토리 리드 테이블(60)을 리드 리트라이 동작의 리드 정보로 업데이트할 수 있다.
리드 동작 제어부(220)는 리드 동작 및 리드 리트라이 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 리드 동작 제어부(220)는 호스트(2000)로부터 리드 요청을 수신하면, 히스토리 리드 테이블(60)에 기초하여 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 그리고, 리드 동작 제어부(220)는 호스트(2000)의 리드 요청에 응답하여, 히스토리 리드 테이블(60)로부터 메모리 블록에 대응되는 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 리드할 수 있다.
실시 예에서, 리드 동작 제어부(220)는 리드 리트라이 동작이 패스되면, 패스된 리드 리트라이 동작의 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 임시 저장할 수 있다.
도 8 및 도 9는 본 발명의 일 실시 예에 따른 히스토리 리드 테이블을 업데이트하는 방법을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 히스토리 리드 테이블 관리부(210) 및 리드 동작 제어부(220)가 히스토리 리드 테이블(60)을 업데이트하는 과정이 도시되어 있다. 도 8 및 도 9에 도시된 리드 리트라이 동작 및 그 결과들은 특정 블록(예컨대, BLKi)에 대응되는 것으로 가정한다.
리드 동작 제어부(220)는 리드 동작시 히스토리 리드 테이블(60)로부터 루트 비트, 리드 전압, 에러 비트를 포함하는 리드 정보를 임시 저장할 수 있다. 그리고, 리드 동작 제어부(220)는 임시 저장된 리드 정보를 바탕으로 리드 동작 및 리드 리트라이 동작을 수행할 수 있다. 그리고, 리드 동작 제어부(220)는 리드 리트라이 동작이 패스되면, 패스된 리드 리트라이 동작의 결과를 히스토리 리드 테이블 관리부(210)로 제공할 수 있다.
그리고, 히스토리 리드 테이블 관리부(210)는 리드 동작 제어부(220)로부터 수신한 리드 리트라이 동작의 결과를 바탕으로 히스토리 리드 테이블(60)을 업데이트할 수 있다. 구체적으로, 히스토리 리드 테이블 관리부(210)는 리드 동작 제어부(220)로부터 패스된 리드 리트라이 동작의 결과, 예컨대, 루트 비트, 리드 전압의 레벨, 에러 비트를 포함하는 리드 정보를 수신할 수 있다. 그리고, 히스토리 리드 테이블 관리부(210)는 히스토리 리드 테이블(60)의 루트 비트와 리드 리트라이 동작의 루트 비트를 비교할 수 있다. 히스토리 리드 테이블(60)의 루트 비트와 리드 리트라이 동작의 루트 비트가 동일하면, 히스토리 리드 테이블 관리부(210)는 히스토리 리드 테이블을 업데이트할 수 있다. 그리고, 히스토리 리드 테이블(60)의 루트 비트와 리드 리트라이 동작의 루트 비트가 상이하면, 히스토리 리드 테이블 관리부(210)는 에러 비트를 비교하고, 리드 리트라이 동작의 에러 비트가 더 작으면, 리드 리트라이 동작의 리드 정보로 히스토리 리드 테이블을 업데이트할 수 있다.
도 8을 참조하면, 히스토리 리드 테이블 관리부(210)는 리드 동작 제어부(220)로부터 제1 리드 정보(81) 및 제2 리드 정보(82)를 수신할 수 있다. 히스토리 리드 테이블 관리부(210)는 히스토리 리드 테이블(60)의 루트 비트와 리드 동작 제어부(220)로부터 수신한 루트 비트를 비교할 수 있다. 제1 리드 정보(81)의 루트 비트는 히스토리 리드 테이블(60)의 루트 비트와 동일한 '1'이므로, 히스토리 리드 테이블 관리부(210)는 제1 리드 정보(81)를 히스토리 리드 테이블(60)에 업데이트할 수 있다. 히스토리 리드 테이블(60)을 업데이트할 때, 히스토리 리드 테이블 관리부(210)는 루트 비트를 플립(flip)시킬 수 있고, 히스토리 리드 테이블 관리부(210)는 루트 비트에는 '0', 리드 바이어스에는 '6', 에러 비트에는 '30'을 업데이트할 수 있다.
그리고, 히스토리 리드 테이블 관리부(210)는 업데이트된 히스토리 리드 테이블(60)과 제2 리드 정보(82)를 비교할 수 있다. 이 경우, 업데이트된 히스토리 리드 테이블(60)의 루트 비트는 제2 리드 정보(82)의 루트 비트와 상이한 '0' 로, 히스토리 리드 테이블 관리부(210)는 업데이트된 히스토리 리드 테이블(60)의 에러 비트와 제2 리드 정보(82)의 에러 비트를 비교할 수 있다. 제2 리드 정보(82)의 에러 비트는 업데이트된 히스토리 리드 테이블(60)의 에러 비트보다 크므로, 히스토리 리드 테이블 관리부(210)는 제2 리드 정보로 히스토리 리드 테이블(60)을 업데이트하지 않을 수 있다.
도 9을 참조하면, 히스토리 리드 테이블 관리부(210)는 리드 동작 제어부(220)로부터 제1 리드 정보(91) 및 제2 리드 정보(92)를 수신할 수 있다. 히스토리 리드 테이블 관리부(210)는 히스토리 리드 테이블(60)의 루트 비트와 리드 동작 제어부(220)로부터 수신한 루트 비트를 비교할 수 있다. 제1 리드 정보(91)의 루트 비트는 히스토리 리드 테이블(60)의 루트 비트와 동일한 '1'이므로, 히스토리 리드 테이블 관리부(210)는 제1 리드 정보(91)를 히스토리 리드 테이블(60)에 업데이트할 수 있다. 히스토리 리드 테이블(60)을 업데이트할 때, 히스토리 리드 테이블 관리부(210)는 루트 비트를 플립(flip)시킬 수 있고, 히스토리 리드 테이블 관리부(210)는 루트 비트에는 '0', 리드 바이어스에는 '6', 에러 비트에는 '30'을 업데이트할 수 있다.
그리고, 히스토리 리드 테이블 관리부(210)는 업데이트된 히스토리 리드 테이블(60)과 제2 리드 정보(92)를 비교할 수 있다. 그리고, 업데이트된 히스토리 리드 테이블(60)의 루트 비트는 제2 리드 정보(92)의 루트 비트와 동일한 '0' 로, 히스토리 리드 테이블 관리부(210)는 업데이트된 히스토리 리드 테이블(60)을 제2 리드 정보(92)로 업데이트할 수 있다. 히스토리 리드 테이블 관리부(210)는 루트 비트에는 '1', 리드 바이어스에는 '8', 에러 비트에는 '50'을 업데이트할 수 있다.
제2 리드 정보(92)의 루트 비트가 '0'인 것을 참조하면, 제2 리드 정보(92)는 제1 리드 정보(91)와 상이한 히스토리 리드 테이블(60)을 참조하여 리드 동작이 수행된 것을 파악할 수 있다. 즉, 제2 리드 정보(92)는 제1 리드 정보(91)에 의해 업데이트된 히스토리 리드 테이블(60)의 리드 정보를 이용하여 리드 동작이 수행되었으나, 리드 페일된 경우로 판단될 수 있다. 따라서, 제2 리드 정보(92)의 에러 비트가 제1 리드 정보(91)에 업데이트된 히스토리 리드 테이블(60)의 에러 비트보다 크지만, 더 신뢰할 수 있는 리드 정보일 수 있다.
도 10은 본 발명의 일 실시 예에 따른 저장 장치의 동작 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 저장 장치(1000)는 호스트(2000)로부터 수신한 리드 요청에 응답하여, 리드 동작을 수행할 수 있다(S1010). 구체적으로, 저장 장치(1000)는 히스토리 리드 테이블(60)에 기초하여 리드 요청에 대응되는 메모리 블록에 리드 동작을 수행할 수 있다. 실시 예에서, 저장 장치(1000)는 호스트(2000)로부터 리드 요청을 수신하고, 히스토리 리드 테이블(60)로부터 리드 요청에 대응되는 메모리 블록에 대응되는 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 메모리 컨트롤러로 리드할 수 있다.
그리고, 리드 동작이 페일되면(S1020-YES), 저장 장치(1000)는 리드 전압의 레벨을 변경하여 리드 동작을 재시도하는 리드 리트라이 동작을 수행할 수 있다(S1030). 저장 장치(1000)는 리드 리트라이 동작이 패스될 때까지, 리드 전압의 레벨을 변경하고 변경된 리드 전압의 레벨로 메모리 장치를 리드하는 리드 동작을 반복하여 수행할 수 있다.
그리고, 리드 리트라이 동작이 패스되면(S1040-YES), 저장 장치(1000)는 리드 리트라이 동작의 루트 비트 정보 및 히스토리 리드 테이블의 루트 비트 정보를 비교할 수 있다(S1050). 그리고, 저장 장치(1000)는 비교 결과에 따라 히스토리 리드 테이블의 업데이트 여부를 결정할 수 있다. 구체적으로, 저장 장치(1000)는 리드 리트라이 동작이 패스되면, 패스된 리드 리트라이 동작의 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 임시 저장할 수 있다.
그리고, 저장 장치(1000)는 비교 결과에 따라 히스토리 리드 테이블(60)의 업데이트 여부를 결정할 수 있다. 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블의 루트 비트 정보가 동일하면, 저장 장치(1000)는 히스토리 리드 테이블을 업데이트할 수 있다(S1060).
실시 예에서, 저장 장치(1000)는 리드 리트라이 동작의 루트 비트 정보와 히스토리 리드 테이블(60)의 루트 비트 정보가 상이하면, 리드 리트라이 동작의 에러 비트 정보와 히스토리 리드 테이블의 에러 비트 정보를 비교할 수 있다. 그리고, 저장 장치(1000)는 리드 리트라이 동작의 에러 비트수가 히스토리 리드 테이블(60)의 에러 비트수 보다 낮으면, 히스토리 리드 테이블(60)을 업데이트할 수 있다.
한편, 실시 예에서, 히스토리 리드 테이블은 루트 비트 정보를 ‘0’ 또는 ‘1’로 저장할 수 있다. 실시 예에서, 히스토리 리드 테이블(60)이 업데이트되면, 히스토리 리드 테이블(60)의 루트 비트 정보를 플립(flip)시킬 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 컨트롤러(1300)는 프로세서(1310), RAM(1320), 에러 정정 회로(1330), ROM(1360), 호스트 인터페이스(1370), 및 메모리 인터페이스(1380)를 포함할 수 있다. 도 11에 도시된 메모리 컨트롤러(1300)는 도 1 또는 도 7에 도시된 메모리 컨트롤러(200)의 일 실시 예일 수 있다.
프로세서(1310)는 호스트 인터페이스(1370)를 이용하여 호스트(2000)와 통신하고, 메모리 컨트롤러(1300)의 동작을 제어하기 위해 논리 연산을 수행할 수 있다. 예를 들면, 프로세서(1310)는 호스트(2000) 또는 외부 장치로부터 수신한 요청에 기초하여 프로그램 명령, 데이터 파일, 데이터 구조 등을 로드하고, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 프로세서(1310)는 프로그램 동작, 리드 동작, 소거 동작, 서스펜드 동작 및 파라미터 셋팅 동작에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
그리고, 프로세서(1310)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1310)는 플래시 변환 계층(FTL)을 통해 호스트(2000)가 제공한 논리 블록 어드레스(Logical Block Address, LBA)를 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층(FTL)의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
그리고, 프로세서(1310)는 호스트(2000)의 요청 없이 커맨드를 생성할 수 있다. 예를 들면, 프로세서(1310)는 메모리 장치(100)의 웨어 레벨링(wear leveling)을 위한 동작들, 메모리 장치(100)의 가비지 컬렉션(garbage collection)을 위한 동작들과 같은 배경(background) 동작들을 위해 커맨드를 생성할 수 있다.
RAM(1320)은 프로세서(1310)의 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용될 수 있다. 그리고, RAM(1320)은 프로세서(1310)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. RAM(1320)은 프로세서(1310)에 의해 처리되는 데이터를 저장할 수 있다. 그리고, RAM(1320)은 구현시에 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)을 포함하여 구현될 수 있다.
에러 정정 회로(1330)는 프로그램 동작 또는 리드 동작시 에러를 검출하고 검출된 에러를 정정할 수 있다. 구체적으로, 에러 정정 회로(1330)는 에러 정정 코드(Error Correction Code, ECC)에 따라 에러 정정 동작을 수행할 수 있다. 그리고, 에러 정정 회로(1330)는 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩이 수행된 데이터는 플래시 인터페이스(1380)를 통해 메모리 장치(100)로 전달될 수 있다. 또한, 에러 정정 회로(1330)는 메모리 장치(100)로부터 플래시 인터페이스(1380)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
ROM(1360)은 메모리 컨트롤러(1300)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 구체적으로, ROM(1360)는 맵 테이블(map table)을 포함할 수 있고, 맵 테이블에는 물리-논리 어드레스 정보와 논리-물리 어드레스 정보가 저장될 수 있다. 그리고, ROM(1360)은 프로세서(1310)에 의해 제어될 수 있다.
호스트 인터페이스(1370)는 호스트(2000) 및 메모리 컨트롤러(1300) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 구체적으로, 호스트 인터페이스(1370)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(2000)와 통신하도록 구성될 수 있다.
플래시 인터페이스(1380)는 프로세서(1310)의 제어에 따라 통신 프로토콜을 이용하여 메모리 장치(100)와 통신을 수행할 수 있다. 구체적으로, 플래시 인터페이스(1380)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(100)와 통신할 수 있다. 예를 들어, 플래시 인터페이스(1380)은 낸드 인터페이스(NAND interface)를 포함할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(3000)은 메모리 컨트롤러(3100), 메모리 장치(3200) 및 커넥터(3300)를 포함할 수 있다.
메모리 컨트롤러(3100)는 메모리 장치(3200)와 전기적으로 연결되고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(3100)는 메모리 장치(3200)에 대한 읽기 동작, 쓰기 동작, 이레이즈 동작 및 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(3200) 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 그리고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
예를 들어, 메모리 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예컨대, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(4200)는 SSD 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함할 수 있다.
실시 예에서, SSD 컨트롤러(4210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다. SSD 컨트롤러(4210)는 호스트(4100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 사용자 시스템(5000)은 애플리케이션 프로세서(5100), 메모리 모듈(5200), 네트워크 모듈(5300), 스토리지 모듈(5400), 및 사용자 인터페이스(5500)를 포함할 수 있다.
애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(5100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(5200)은 사용자 시스템(5000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(5200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(5100) 및 메모리 모듈(5200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(5300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(5300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(5300)은 애플리케이션 프로세서(5100)에 포함될 수 있다.
스토리지 모듈(5400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(5400)은 애플리케이션 프로세서(5100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(5400)은 스토리지 모듈(5400)에 저장된 데이터를 애플리케이션 프로세서(5100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(5400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(5400)은 사용자 시스템(5000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(5400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 3을 참조하여 설명한 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(5400)은 도 1을 참조하여 설명된 저장 장치(1000)와 동일하게 동작할 수 있다.
사용자 인터페이스(5500)는 애플리케이션 프로세서(5100)에 데이터 또는 명령어를 입력하거나, 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
60: 히스토리 리드 테이블
100: 메모리 장치
200: 메모리 컨트롤러
210: 히스토리 리드 테이블 관리부
220: 리드 동작 제어부

Claims (18)

  1. 복수의 메모리 블록들 각각에 대한 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 포함하는 히스토리 리드 테이블을 저장하고, 상기 히스토리 리드 테이블에 기초하여 상기 복수의 메모리 블록들에 저장된 데이터를 리드하는 리드 동작을 수행하는 메모리 장치; 및
    상기 리드 동작이 페일되면, 리드 전압의 레벨을 변경하고, 상기 변경된 리드 전압을 이용하여 상기 리드 동작을 재시도하는 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하고,
    상기 리드 리트라이 동작이 패스되면, 상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보를 비교하여 상기 히스토리 리드 테이블의 업데이트 여부를 결정하는 메모리 컨트롤러;를 포함하는 저장 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    호스트로부터 리드 요청을 수신하면, 상기 히스토리 리드 테이블에 기초하여 상기 리드 요청에 대응되는 메모리 블록에 상기 리드 동작 및 상기 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는 리드 동작 제어부;를 더 포함하는 저장 장치.
  3. 제2항에 있어서,
    상기 리드 동작 제어부는,
    상기 리드 요청에 응답하여, 상기 히스토리 리드 테이블로부터 상기 메모리 블록에 대응되는 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 리드하는 저장 장치.
  4. 제3항에 있어서,
    상기 리드 동작 제어부는,
    상기 리드 리트라이 동작이 패스되면, 상기 패스된 리드 리트라이 동작의 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 임시 저장하는 저장 장치.
  5. 제1항에 있어서,
    상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보를 비교하고, 상기 히스토리 리드 테이블을 업데이트하도록 상기 메모리 장치를 제어하는 히스토리 리드 테이블 관리부;를 더 포함하는 저장 장치.
  6. 제5항에 있어서,
    상기 히스토리 리드 테이블 관리부는,
    상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보가 동일하면, 상기 히스토리 리드 테이블을 업데이트하도록 상기 메모리 장치를 제어하는 저장 장치.
  7. 제5항에 있어서,
    상기 히스토리 리드 테이블 관리부는,
    상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보가 상이하면, 상기 리드 리트라이 동작의 에러 비트 정보와 상기 히스토리 리드 테이블의 에러 비트 정보를 비교하는 저장 장치.
  8. 제7항에 있어서,
    상기 히스토리 리드 테이블 관리부는,
    상기 리드 리트라이 동작의 에러 비트수가 상기 히스토리 리드 테이블의 에러 비트수 보다 낮으면 상기 히스토리 리드 테이블을 업데이트하는 저장 장치.
  9. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 히스토리 리드 테이블의 루트 비트 정보를 '0' 또는 '1' 로 저장하는 저장 장치.
  10. 제9항에 있어서,
    상기 메모리 컨트롤러는,
    상기 히스토리 리드 테이블이 업데이트되면, 상기 히스토리 리드 테이블의 루트 비트 정보를 변경시키는 저장 장치.
  11. 복수의 메모리 블록들을 포함하는 저장 장치의 동작 방법에 있어서,
    상기 복수의 메모리 블록들 각각에 대한 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 포함하는 히스토리 리드 테이블에 기초하여 상기 복수의 메모리 블록들에 저장된 데이터를 리드하는 리드 동작을 수행하는 단계;
    상기 리드 동작이 페일되면, 리드 전압의 레벨을 변경하고, 상기 변경된 리드 전압을 이용하여 상기 리드 동작을 재시도하는 리드 리트라이 동작을 수행하는 단계;
    상기 리드 리트라이 동작이 패스되면, 상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보를 비교하는 단계; 및
    상기 비교 결과에 따라 상기 히스토리 리드 테이블의 업데이트 여부를 결정하는 단계;를 포함하는 저장 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 리드 동작을 수행하는 단계는,
    호스트로부터 리드 요청을 수신하는 단계; 및
    상기 히스토리 리드 테이블로부터 상기 리드 요청에 대응되는 메모리 블록에 대응되는 루트 비트 정보, 리드 전압 정보 및 에러 비트 정보를 메모리 컨트롤러로 리드하는 단계;를 더 포함하는 저장 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 비교하는 단계는,
    상기 리드 리트라이 동작이 패스되면, 상기 패스된 리드 리트라이 동작의 루트 비트 정, 리드 전압 정보 및 에러 비트 정보를 임시 저장하는 단계;를 더 포함하는 저장 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 결정하는 단계는,
    상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보가 동일하면, 상기 히스토리 리드 테이블을 업데이트하는 저장 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 결정하는 단계는,
    상기 리드 리트라이 동작의 루트 비트 정보와 상기 히스토리 리드 테이블의 루트 비트 정보가 상이하면, 상기 리드 리트라이 동작의 에러 비트 정보와 상기 히스토리 리드 테이블의 에러 비트 정보를 비교하는 단계;를 더 포함하는 저장 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 에러 비트 정보를 비교하는 단계는,
    상기 리드 리트라이 동작의 에러 비트수가 상기 히스토리 리드 테이블의 에러 비트수 보다 낮으면, 상기 히스토리 리드 테이블을 업데이트하는 저장 장치의 동작 방법.
  17. 제11항에 있어서,
    상기 히스토리 리드 테이블은,
    상기 루트 비트 정보를 '0' 또는 '1'로 저장하는 저장 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 히스토리 리드 테이블이 업데이트되면, 상기 히스토리 리드 테이블의 루트 비트 정보를 변경시키는 단계;를 더 포함하는 저장 장치의 동작 방법.
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