JP2022051399A - メモリシステム - Google Patents

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Abstract

【課題】メモリシステムが記憶するデータの信頼性を向上させる。【解決手段】実施形態のメモリシステムは、メモリデバイスとメモリコントローラとを含む。メモリデバイスは、基板の上方に積層された第１及び第２メモリセルと、第１及び第２メモリセルに接続された第１ワード線とを含む。メモリコントローラは、第１及び第２層にそれぞれ関連付けられた第１及び第２補正値を格納する補正値テーブルを記憶する記憶回路を含む。メモリコントローラが、第１ワード線を選択して、第１ページデータの読み出しを前記メモリデバイスに指示し、メモリデバイスから読み出された第１ページデータに対して硬判定復号処理を実行し、読み出された第１ページデータと第１エラー訂正処理により訂正された第１ページデータとに基づいて、第１及び第２層にそれぞれ最適化された第１及び第２シフト量を算出し、第１及び第２シフト量とに基づいて補正値テーブルの第１及び第２補正値とをそれぞれ更新する。【選択図】図２４

Description

実施形態は、メモリシステムに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０２０－０４７３１２号公報
メモリシステムが記憶するデータの信頼性を向上させる。
実施形態のメモリシステムは、メモリデバイスとメモリコントローラとを含む。メモリデバイスは、基板の上方に積層された第１及び第２メモリセルと、第１及び第２メモリセルに接続された第１ワード線と、第１メモリセルに接続された第１ビット線と、第２メモリセルに接続された第２ビット線とを含む。メモリコントローラは、第１メモリセルが設けられた第１層に関連付けられた読み出し電圧の第１補正値と、第２メモリセルが設けられた第２層に関連付けられた読み出し電圧の第２補正値とを格納する補正値テーブルを記憶する記憶回路を含み、メモリデバイスを制御する。メモリコントローラが、第１ワード線を選択して、第１ビットデータの集合である第１ページデータの読み出しを前記メモリデバイスに指示する。メモリコントローラが、メモリデバイスから読み出された第１ページデータに対して硬判定復号処理を実行する。メモリコントローラが、読み出された第１ページデータと第１エラー訂正処理により訂正された第１ページデータとに基づいて、第１層に最適化された読み出し電圧の第１シフト量と第２層に最適化された読み出し電圧の第２シフト量とを算出する。メモリコントローラが、第１シフト量と第２シフト量とに基づいて補正値テーブルの第１補正値と第２補正値とをそれぞれ更新する。
第１実施形態に係るメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの構造の一例を示す斜視図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの断面構造の一例を示す、図５のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの断面構造の一例を示す、図５のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの断面構造の一例を示す、図５のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたセンスアンプモジュール及びデータレジスタの構成の一例を示すブロック図。 第１実施形態に係るメモリシステムが備えるメモリデバイスに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係るメモリシステムが備えるメモリデバイスにおけるデータレジスタと入出力回路との接続関係の一例を示す回路図。 第１実施形態に係るメモリシステムにおけるメモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 第１実施形態に係るメモリシステムで使用されるＴＬＣモードのデータの割り当ての一例を示す模式図。 第１実施形態に係るメモリシステムにおけるレイヤ毎のメモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 第１実施形態に係るメモリシステムにおけるＴＬＣモードの読み出し動作のコマンドシーケンスの一例を示す模式図。 第１実施形態に係るメモリシステムにおけるシフトリードのコマンドシーケンスの一例を示す模式図。 第１実施形態に係るメモリシステムにおけるシフトリードで使用されるパラメータの割り当ての一例を示すテーブル。 第１実施形態に係るメモリシステムの読み出し動作においてメモリデバイスからメモリコントローラに出力される出力信号の一例を示すテーブル。 第１実施形態に係るメモリシステムにおけるパトロール動作の処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおける隣り合う２つのステート間のフェイルビットの一例を示す模式図。 第１実施形態に係るメモリシステムの補正動作における読み出し電圧のシフト量の設定の一例を示すテーブル。 第１実施形態に係るメモリシステムで使用される補正値テーブルの一例を示すテーブル。 第１実施形態に係るメモリシステムの補正動作の処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムの補正動作における読み出し電圧の補正値、フェイルビット数、及びフェイル割合の変化の一例を示すテーブル。 第１実施形態に係るメモリシステムの補正動作におけるフェイルビット数の変化の一例を示す模式図。 第２実施形態に係るメモリシステムにおけるワンレベルリードのコマンドシーケンスの一例を示す模式図。 第２実施形態に係るメモリシステムにおけるワンレベルリードで使用されるパラメータの割り当ての一例を示すテーブル。 第２実施形態に係るメモリシステムのトラッキングリードで使用される読み出し電圧の一例を示す模式図。 第２実施形態に係るメモリシステムのトラッキングリードで得られる読み出しデータの一例を示すテーブル。 第２実施形態に係るメモリシステムのトラッキングリードにおける読み出し電圧の最適値の検出方法の一例を示す模式図。 第２実施形態に係るメモリシステムのリトライシーケンスの一例を示すフローチャート。 第２実施形態に係るメモリシステムのレイヤ毎のトラッキングリードの処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムのレイヤ毎のカウント対象の読み出しデータの一例を示すテーブル。 第２実施形態に係るメモリシステムのレイヤ毎の最適値リードの処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムの読み出し動作で合成される読み出しデータの一例を示すテーブル。 第３実施形態に係るメモリシステムのリトライシーケンスの一例を示すフローチャート。 第３実施形態に係るメモリシステムのレイヤ毎の第１ソフトビットデータ生成処理の一例を示すフローチャート。 第３実施形態に係るメモリシステムにおけるＬＬＲテーブルの設定の一例を示す模式図。 第４実施形態に係るメモリシステムのリトライシーケンスの一例を示すフローチャート。 第４実施形態に係るメモリシステムの第２ソフトビットデータ生成処理の一例を示すフローチャート。 第４実施形態に係るメモリシステムにおけるＬＬＲテーブルの設定の一例を示す模式図。 第５実施形態に係るメモリシステムが備えるメモリデバイスに含まれたメモリセルアレイの構造の一例を示す斜視図。 第５実施形態に係るメモリシステムが備えるメモリデバイスに含まれたセンスアンプモジュール及びデータレジスタの構成の一例を示すブロック図。 第５実施形態に係るメモリシステムの読み出し動作においてメモリデバイスからメモリコントローラに出力される出力信号の一例を示すテーブル。 第５実施形態に係るメモリシステムのレイヤ毎のカウント対象の読み出しデータの一例を示すテーブル。 第５実施形態に係るメモリシステムの読み出し動作で合成される読み出しデータの一例を示すテーブル。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。
［１］第１実施形態
以下に、第１実施形態に係るメモリシステム１について説明する。
［１－１］構成
［１－１－１］メモリシステム１の全体構成
図１は、第１実施形態に係るメモリシステム１の構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、例えば、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００とは、それらの組み合わせにより１つの半導体記憶装置が構成されてもよい。このような半導体記憶装置としては、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。以下では、ＮＡＮＤ型フラッシュメモリ１００のことを、“メモリデバイス１００”と呼ぶ。
メモリデバイス１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。メモリデバイス１００は、例えば、複数のメモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリである。メモリデバイス１００は、ＮＡＮＤバスによってメモリコントローラ２００と接続され、メモリコントローラ２００からの命令に基づいて動作する。メモリデバイス１００とメモリコントローラ２００との間では、例えば８ビットの信号ＤＱ［７：０］が送受信される。信号ＤＱ［７：０］は、データ、アドレス、コマンド等を含み得る。
また、メモリデバイス１００は、メモリコントローラ２００から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。チップイネーブル信号ＣＥｎは、メモリデバイス１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をメモリデバイス１００内に取り込むための信号であり、メモリコントローラ２００からコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。つまり、信号ＤＱ［７：０］は、ライトイネーブル信号ＷＥｎがトグルされる度に、メモリデバイス１００に取り込まれる。リードイネーブル信号ＲＥｎは、メモリコントローラ２００が、メモリデバイス１００からデータを読み出すための信号であり、例えば“Ｌ”レベルでアサートされる。
また、メモリデバイス１００は、メモリコントローラ２００に、レディ／ビジー信号ＲＢｎを送信する。レディ／ビジー信号ＲＢｎは、メモリデバイス１００がレディ状態であるかビジー状態であるかを示す信号である。レディ状態は、メモリデバイス１００がメモリコントローラ２００からコマンドを受信することが可能である状態である。レディ状態は、メモリデバイス１００がメモリコントローラ２００からコマンドを受信することが不可能である状態である。例えば、レディ／ビジー信号ＲＢｎの“Ｈ”レベルが、メモリデバイス１００がレディ状態であることを示し、レディ／ビジー信号ＲＢｎの“Ｌ”レベルが、メモリデバイス１００がビジー状態であることを示す。
メモリコントローラ２００は、ホストデバイス２からの要求（命令）に応答して、メモリデバイス１００に対して、データの読み出し動作、書き込み動作、消去動作等を命令する。また、メモリコントローラ２００は、メモリデバイス１００の記憶空間を管理する。メモリコントローラ２００は、例えば、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ：Random Access Memory）２２０、プロセッサ（ＣＰＵ：Central Processing Unit）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ（ＥＣＣ：error checking and correcting）回路２６０を含む。
ホストインターフェイス回路２１０は、コントローラバスを介してホストデバイス２に接続され、ホストデバイス２との通信を司る。ホストインターフェイス回路２１０は、ＣＰＵ２３０及びバッファメモリ２４０に、ホストデバイス２から受信した要求及びデータをそれぞれ転送する。また、ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホストデバイス２へ転送する。
ＲＡＭ２２０は、例えば、ＣＰＵ２３０の作業領域として使用される。ＲＡＭ２２０は、メモリデバイス１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。ＲＡＭ２２０としては、例えば、ＳＲＡＭ（Static Random Access Memory)や、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリが使用される。
ＣＰＵ２３０は、メモリコントローラ２００の全体の動作を制御する。例えば、ＣＰＵ２３０は、ホストデバイス２からコマンド、論理アドレス、及びデータを含む書き込み要求を受信すると、受信した書き込み要求に応答して、コマンド、物理アドレス、及びデータを含む書き込み命令を発行する。そして、発行された書き込み命令がメモリデバイス１００へ転送され、メモリデバイス１００が、当該書き込み命令に基づいた書き込み動作を実行する。ＣＰＵ２３０は、読み出し動作及び消去動作のそれぞれについても、書き込み動作と同様に実行し得る。また、ＣＰＵ２３０は、ウェアレベリング等の、メモリデバイス１００を管理するための様々な処理を実行し得る。さらに、ＣＰＵ２３０は、データの暗号化処理やランダマイズ処理等の、様々な演算処理を実行し得る。
バッファメモリ２４０は、メモリコントローラ２００がメモリデバイス１００から受信した読み出しデータを一時的に保持する。また、バッファメモリ２４０は、メモリコントローラ２００がホストデバイス２から受信した書き込みデータ等を一時的に保持する。バッファメモリ２４０としては、例えば、ＤＲＡＭ等の半導体メモリが使用される。なお、バッファメモリ２４０は、メモリコントローラ２００に外部接続されてもよいし、ＲＡＭ２２０と統合されてもよい。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してメモリデバイス１００に接続され、メモリデバイス１００とメモリコントローラ２００との間の通信を司る。ＮＡＮＤインターフェイス回路２５０は、メモリデバイス１００に、ＣＰＵ２３０により発行された命令を転送する。書き込み動作時に、ＮＡＮＤインターフェイス回路２５０は、メモリデバイス１００に、バッファメモリ２４０に保持された書き込みデータを転送する。読み出し動作時に、ＮＡＮＤインターフェイス回路２５０は、バッファメモリ２４０に、メモリデバイス１００から受信した読み出しデータを転送する。
ＥＣＣ回路２６０は、メモリデバイス１００に記憶されたデータのエラー訂正に関連する処理を実行する。書き込み動作時に、ＥＣＣ回路２６０は、ホストデバイス２から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時に、ＥＣＣ回路２６０は、メモリデバイス１００から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正をする。
［１－１－２］メモリデバイス１００の構成
図２は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００の構成の一例を示すブロック図である。なお、図２では、各ブロックの接続が矢印線により示されているが、ブロック間の接続は、図示された接続に限定されない。図２に示すように、メモリデバイス１００は、例えば、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ドライバモジュール１９、ロウデコーダモジュール２０、センスアンプモジュール２１、データレジスタ２２、及びカラムデコーダ２３を含む。
入出力回路１０は、メモリデバイス１００とメモリコントローラ２００との間の信号ＤＱ［７：０］の入力及び出力を制御する。入出力回路１０は、メモリコントローラ２００から受信したデータＤＡＴ（書き込みデータ）を、データレジスタ２２に送信する。入出力回路１０は、メモリコントローラ２００から受信したアドレスＡＤＤを、アドレスレジスタ１３に送信する。入出力回路１０は、メモリコントローラ２００から受信したコマンドＣＭＤを、コマンドレジスタ１４に送信する。入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳや、データレジスタ２２から受信したデータＤＡＴ（読み出しデータ）や、アドレスレジスタ１３から受信したアドレスＡＤＤ等を、メモリコントローラ２００に送信する。
ロジック制御回路１１は、メモリコントローラ２００から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ロジック制御回路１１は、メモリコントローラ２００から受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば書き込み動作、読み出し動作、及び消去動作のそれぞれにおいて、シーケンサ１５から受信したステータス情報ＳＴＳを一時的に保持する。ステータス情報ＳＴＳは、例えば、書き込み動作、読み出し動作、消去動作等が正常に終了したか否かをメモリコントローラ２００に通知する情報を含む。
アドレスレジスタ１３は、入出力回路１０から受信したアドレスＡＤＤを一時的に保持する。アドレスＡＤＤは、例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、カラムアドレスＣＡ等を含み得る。アドレスレジスタ１３は、例えば、ページアドレスＰＡをドライバモジュール１９に送信し、ブロックアドレスＢＡをロウデコーダモジュール２０に送信し、カラムアドレスＣＡをカラムデコーダ２３に送信する。
コマンドレジスタ１４は、入出力回路１０から受信したコマンドＣＭＤを一時的に保持する。コマンドＣＭＤは、メモリデバイス１００が実行することが可能な動作に関連付けられている。コマンドレジスタ１４によって保持されたコマンドＣＭＤは、シーケンサ１５によって参照される。
シーケンサ１５は、メモリデバイス１００全体の動作を制御する。例えば、シーケンサ１５は、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ドライバモジュール１９、ロウデコーダモジュール２０、センスアンプモジュール２１、データレジスタ２２、及びカラムデコーダ２３を制御し得る。そして、シーケンサ１５は、コマンドレジスタ１４によって保持されたコマンドＣＭＤに応じて、書き込み動作、読み出し動作、消去動作等を実行する。
レディ／ビジー回路１６は、シーケンサ１５の動作状態に基づいて、レディ／ビジー信号ＲＢｎを生成する。そして、レディ／ビジー回路１６は、生成したレディ／ビジー信号ＲＢｎを、メモリコントローラ２００に送信する。
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、消去動作等に必要な電圧を発生させる。そして、電圧発生回路１７は、発生させた電圧を、メモリセルアレイ１８、ドライバモジュール１９、センスアンプモジュール２１、データレジスタ２２、カラムデコーダ２３等に供給する。
メモリセルアレイ１８は、複数のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ２、…）を含む。ブロックＢＬＫは、各々が不揮発にデータを記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。つまり、同一のブロックＢＬＫに含まれた複数のメモリセルトランジスタが保持するデータは、一括で消去され得る。ブロックＢＬＫの各々は、複数のメモリユニットＭＵ（ＭＵ０、ＭＵ１、…）を含む。メモリユニットＭＵの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１）を含む。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳ（ＮＳ０、ＮＳ１、ＮＳ２、…）を含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、１本のワード線と１本のビット線とに関連付けられる。
ドライバモジュール１９は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成し、生成した電圧をロウデコーダモジュール２０に印加する。具体的には、ドライバモジュール１９とロウデコーダモジュール２０との間は、複数の信号線によって接続される。そして、ドライバモジュール１９は、読み出し動作、書き込み動作、消去動作等に設定された複数種類の電圧を、ページアドレスＰＡに基づいて、複数の信号線にそれぞれ印加する。
ロウデコーダモジュール２０は、ドライバモジュール１９に接続された複数の信号線と、メモリセルアレイ１８内の複数のブロックＢＬＫのそれぞれに設けられた複数の配線との間に接続される。ロウデコーダモジュール２０は、ブロックアドレスＢＡに基づいて、メモリセルアレイ１８内の１つのブロックＢＬＫを選択する。例えば、ロウデコーダモジュール２０は、ドライバモジュール１９によって複数の信号線のそれぞれに印加された電圧を、選択されたブロックＢＬＫ内のワード線等に転送する。
センスアンプモジュール２１は、読み出し動作時に、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定する。そして、センスアンプモジュール２１は、判定結果を読み出しデータとして、データレジスタ２２に転送する。また、センスアンプモジュール２１は、書き込み動作時に、データレジスタ２２から受信した書き込みデータに応じて、各ビット線に電圧を印加する。
データレジスタ２２は、複数のラッチ回路を含む。複数のラッチ回路は、書き込みデータや読み出しデータ等を保持し得る。データレジスタ２２は、書き込み動作時に、入出力回路１０から受信した書き込みデータを一時的に保持し、センスアンプモジュール２１に転送する。データレジスタ２２は、読み出し動作時に、センスアンプモジュール２１から受信した読み出しデータを一時的に保持し、入出力回路１０に転送する。入出力回路１０とデータレジスタ２２との間は、例えば８本のデータバスを介して接続される。
カラムデコーダ２３は、例えば、書き込み動作、読み出し動作、及び消去動作のそれぞれにおいて、カラムアドレスＣＡをデコードする。そして、カラムデコーダ２３は、デコード結果に応じて、データレジスタ２２内のラッチ回路を選択する。
［１－１－３］メモリセルアレイ１８の回路構成
図３は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の回路構成の一例を示す回路図である。図３は、メモリセルアレイ１８に含まれた２つのメモリユニットＭＵ０及びＭＵ１の回路構成を示している。図３に示すように、各ブロックＢＬＫは、例えば、ワード線ＷＬ０～ＷＬ３、選択ゲート線ＳＧＤ０及びＳＧＤ１、並びに選択ゲート線ＳＧＳを含む。本例において、メモリユニットＭＵの各々は、２つのストリングユニットＳＵ０及びＳＵ１を含む。本例において、ストリングユニットＳＵの各々は、３つのＮＡＮＤストリングＮＳ０～ＮＳ２を含む。
ワード線ＷＬ０～ＷＬ３、選択ゲート線ＳＧＤ０及びＳＧＤ１、並びに選択ゲート線ＳＧＳは、ロウデコーダモジュール２０に接続される。ワード線ＷＬ０～ＷＬ３、選択ゲート線ＳＧＤ０及びＳＧＤ１、並びに選択ゲート線ＳＧＳは、ロウデコーダモジュール２０によって独立に制御され得る。複数のビット線ＢＬが、ブロックＢＬＫ毎に割り当てられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。ソース線は、複数のブロックＢＬＫ間で、独立に設けられてもよい。
同じストリングユニットＳＵに含まれた複数のＮＡＮＤストリングＮＳは、互いに異なるビット線ＢＬに関連付けられている。また、同じメモリユニットＭＵに含まれた同じ番号のＮＡＮＤストリングＮＳは、共通のビット線ＢＬに接続される。具体的には、メモリユニットＭＵ０のストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２が、それぞれビット線ＢＬ０～ＢＬ２に接続される。同様に、メモリユニットＭＵ０のストリングユニットＳＵ１に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２が、それぞれビット線ＢＬ０～ＢＬ２に接続される。また、メモリユニットＭＵ１のストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２が、それぞれビット線ＢＬ３～ＢＬ５に接続される。同様に、メモリユニットＭＵ１のストリングユニットＳＵ１に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２が、それぞれビット線ＢＬ３～ＢＬ５に接続される。
各ＮＡＮＤストリングＮＳは、例えば、４つのメモリセルトランジスタＭＣ０～ＭＣ３、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。第１実施形態におけるメモリセルトランジスタＭＣは、電荷蓄積層に絶縁層が用いられたＭＯＮＯＳ型のメモリセルである。なお、メモリセルトランジスタＭＣは、電荷蓄積層に導電層が用いられたフローティングゲート型であってもよい。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、書き込み動作や読み出し動作等におけるストリングユニットＳＵの選択に使用される。また、選択トランジスタＳＴ１及びＳＴ２のそれぞれは、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのチャネルをフローティング状態にするためにも使用され得る。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１、メモリセルトランジスタＭＣ３～ＭＣ０、及び選択トランジスタＳＴ２のそれぞれの電流経路が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレインが、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースが、直列に接続されたメモリセルトランジスタＭＣ３～ＭＣ０のうちメモリセルトランジスタＭＣ３のドレインに接続される。直列に接続されたメモリセルトランジスタＭＣ３～ＭＣ０のうちメモリセルトランジスタＭＣ０のソースが、選択トランジスタＳＴ２のドレインに接続される。
同一のブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＣ０のそれぞれの制御ゲートが、ワード線ＷＬ０に接続される。同一のブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＣ１のそれぞれの制御ゲートが、ワード線ＷＬ１に接続される。同一のブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＣ２のそれぞれの制御ゲートが、ワード線ＷＬ２に接続される。同一のブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＣ３のそれぞれの制御ゲートが、ワード線ＷＬ３に接続される。
同一のブロックＢＬＫ内の複数のストリングユニットＳＵ０に含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートが、選択ゲート線ＳＧＤ０に接続される。同一のブロックＢＬＫ内の複数のストリングユニットＳＵ１に含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートが、選択ゲート線ＳＧＤ１に接続される。同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートが、選択ゲート線ＳＧＳに接続される。同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのソースが、ソース線ＳＬに接続される。なお、同一のブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートが、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳに接続されてもよい。
以下では、共通の選択ゲート線ＳＧＤに接続されたストリングユニットＳＵに含まれ、且つ共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合のことを、“セルユニットＣＵ”と呼ぶ。例えば、１つのセルユニットＣＵは、メモリユニットＭＵ０のストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２のそれぞれのメモリセルトランジスタＭＣ３と、メモリユニットＭＵ１のストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ０～ＮＳ２のそれぞれのメモリセルトランジスタＭＣ３とを含む。例えば、各々が１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。書き込み動作及び読み出し動作のそれぞれは、１つのセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＣに対して一括で実行される。
なお、メモリセルアレイ１８の回路構成は、その他の回路構成であってもよい。例えば、メモリセルアレイ１８が含むブロックＢＬＫの数は、その他の数であってもよい。各ブロックＢＬＫが含むメモリユニットＭＵの数は、その他の数であってもよい。各メモリユニットＭＵが含むストリングユニットＳＵの数は、その他の数であってもよい。各ストリングユニットＳＵが含むＮＡＮＤストリングＮＳの数は、後述される半導体層３３の積層数に応じて、適宜変更され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣの数は、その他の数であってもよい。各ＮＡＮＤストリングＮＳが含む選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、その他の数であってもよい。
［１－１－４］メモリセルアレイ１８の構造
以下に、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の構造の一例について説明する。以下で説明に使用されるＸ方向、Ｙ方向、及びＺ方向は、互いに交差する方向である。Ｘ方向は、メモリデバイス１００の形成に使用される半導体基板３０の表面に対して略平行であり、且つワード線ＷＬが延伸している方向に対応している。Ｙ方向は、半導体基板３０の表面に対して略平行であり、且つビット線ＢＬが延伸している方向に対応している。Ｚ方向は、半導体基板３０の表面に対する鉛直方向に対応している。以下で参照される図面では、図を見易くするために、絶縁体層等の構成の図示が適宜省略されている。
図４は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の構造の一例を示す斜視図である。図４は、１つのメモリユニットＭＵ０に対応する構造体を含む領域を表示している。図４に示すように、メモリデバイス１００は、例えば、半導体基板３０、絶縁体層３１、複数の絶縁体層３２、複数の半導体層３３、コンタクトプラグＢＣ０～ＢＣ２、並びにコンタクトプラグＳＣ０及びＳＣ１を含む。
絶縁体層３１は、半導体基板３０の上に設けられる。絶縁体層３１は、例えば、酸化シリコン（ＳｉＯ２）を含む。絶縁体層３１の上に、メモリユニットＭＵ０に対応する構造体が設けられる。具体的には、絶縁体層３１の上に、絶縁体層３２及び半導体層３３が交互に積層される。絶縁体層３２は、例えば酸化シリコン（ＳｉＯ２）を含む。半導体層３３は、例えば、不純物がドープされたシリコンである。以下では、交互に積層された絶縁体層３２及び半導体層３３のことを、“積層体３４”と呼ぶ。
本例では、積層体３４が、４層の絶縁体層３２と、３層の半導体層３３とを含む。以下では、４層の絶縁体層３２のことを、半導体基板３０側から順に、それぞれ絶縁体層３２－０～３２－３と呼ぶ。３層の半導体層３３のことを、半導体基板３０側から順に、それぞれ半導体層３３－０～３３－２と呼ぶ。半導体層３３－０を含む配線層のことを、“レイヤＬ０”と呼ぶ。半導体層３３－１を含む配線層のことを、レイヤ“Ｌ１”と呼ぶ。半導体層３３－２を含む配線層のことを、“レイヤＬ２”と呼ぶ。
１つの積層体３４が、１つのメモリユニットＭＵに対応している。積層体３４は、ビット線接続部ＢＬＣＰと、メモリセル部ＭＣＰ０及びＭＣＰ１とを含む。ビット線接続部ＢＬＣＰは、Ｘ方向に延伸して設けられた部分を有する。メモリセル部ＭＣＰ０及びＭＣＰ１のそれぞれは、Ｙ方向に延伸して設けられた部分を有する。複数のメモリセル部ＭＣＰ０及びＭＣＰ１のそれぞれの一端が、ビット線接続部ＢＬＣＰに接続される。言い換えると、各メモリセル部ＭＣＰ内で積層された絶縁体層３２及び半導体層３３が、ビット線接続部ＢＬＣＰ内で積層された絶縁体層３２及び半導体層３３とそれぞれ連続的に設けられている。
１つのメモリセル部ＭＣＰが、１つのストリングユニットＳＵに対応している。具体的には、メモリセル部ＭＣＰ０及びＭＣＰ１が、それぞれストリングユニットＳＵ０及びＳＵ１に対応している。各メモリセル部ＭＣＰの半導体層３３－０～３３－２が、それぞれＮＡＮＤストリングＮＳ０～ＮＳ２に対応して設けられている。つまり、１つのストリングユニットＳＵが含むＮＡＮＤストリングＮＳの数が、半導体層３３の積層数に対応している。また、メモリセル部ＭＣＰに含まれた半導体層３３が、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネル層を含むアクティブエリアとして機能する。つまり、各ＮＡＮＤストリングＮＳのチャネル層が、半導体基板３０の表面と平行な方向に延伸して設けられている。
ビット線ＢＬは、積層体３４の上方に設けられる。そして、ビット線とＮＡＮＤストリングＮＳとの間が、ビット線接続部ＢＬＣＰの半導体層３３とコンタクトプラグＢＣとを介して接続される。具体的には、コンタクトプラグＢＣ０～ＢＣ２のそれぞれの底部が、それぞれ半導体層３３－０～３３－２と電気的に接続される。コンタクトプラグＢＣ０～ＢＣ２のそれぞれの上面を介して、それぞれビット線ＢＬ０～ＢＬ２が電気的に接続される。尚、各コンタクトプラグＢＣは、底部で電気的に接続された半導体層３３以外の半導体層３３と電気的に絶縁される。
ソース線ＳＬは、積層体３４の上方に設けられる。ソース線ＳＬは、例えば、Ｘ方向に延伸して設けられた部分を有する。そして、ソース線ＳＬとＮＡＮＤストリングＮＳとの間が、メモリセル部ＭＣＰの半導体層３３とコンタクトプラグＳＣとを介して接続される。具体的には、コンタクトプラグＳＣ０の側面又は底面が、メモリセル部ＭＣＰ０の他端部分の半導体層３３－０～３３－２のそれぞれと電気的に接続される。コンタクトプラグＳＣ１の側面又は底面が、メモリセル部ＭＣＰ１の他端部分の半導体層３３－０～３３－２のそれぞれと電気的に接続される。コンタクトプラグＳＣ０及びＳＣ１のそれぞれの上面を介して、ソース線ＳＬが電気的に接続される。
積層体３４の側面及び上面には、図示が省略されたトンネル絶縁膜、電荷蓄積層、及びブロック絶縁膜（以下、積層膜とも呼ぶ）が積層される。また、メモリセル部ＭＣＰのコンタクトプラグＳＣが接続された部分とビット線接続部ＢＬＣＰとの間に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３、及び選択ゲート線ＳＧＤが、ビット線接続部ＢＬＣＰ側に向かってこの順番に、並んで配置されている。選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ３のそれぞれは、積層体３４のメモリセル部ＭＣＰに設けられた積層膜の側面及び上面を覆う（跨ぐ）ように、Ｘ方向に延伸して設けられた部分を有する。選択ゲート線ＳＧＤ０は、積層体３４のメモリセル部ＭＣＰ０に設けられた積層膜の側面及び上面を覆うように設けられた部分を有する。選択ゲート線ＳＧＤ１は、積層体３４のメモリセル部ＭＣＰ１に設けられた積層膜の側面及び上面を覆うように設けられた部分を有する。
（メモリセルアレイ１８の平面レイアウト）
図５は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の平面レイアウトの一例を示す平面図である。図５は、隣り合う２つのメモリユニットＭＵ０及びＭＵ１を含む領域を表示している。図５に示すように、複数の積層体３４が、互いに離隔し、且つＸ方向に並んで配置されている。
メモリユニットＭＵ０に対応する積層体３４のビット線接続部ＢＬＣＰには、ビット線ＢＬ０～ＢＬ２にそれぞれ接続されるコンタクトプラグＢＣ０～ＢＣ２が設けられる。メモリユニットＭＵ１に対応する積層体３４のビット線接続部ＢＬＣＰには、ビット線ＢＬ３～ＢＬ５にそれぞれ接続されるコンタクトプラグＢＣ３～ＢＣ５が設けられる。このように、本例では、１つのメモリユニットＭＵの積層体３４のビット線接続部ＢＬＣＰに、３本のビット線ＢＬにそれぞれ接続される３本のコンタクトプラグＢＣが設けられる。
メモリユニットＭＵ０に対応する積層体３４には、メモリセル部ＭＣＰ０及びＭＣＰ１にそれぞれ接続されるコンタクトプラグＳＣ０～ＳＣ１が設けられる。メモリユニットＭＵ１に対応する積層体３４には、メモリセル部ＭＣＰ０及びＭＣＰ１にそれぞれ接続されるコンタクトプラグＳＣ０～ＳＣ１が設けられる。このように、１つのメモリユニットＭＵの積層体３４の各メモリセル部ＭＣＰに、ソース線ＳＬに接続される少なくとも１本のコンタクトプラグＳＣが設けられる。
１つのブロックＢＬＫに対応する複数の積層体３４が形成される領域には、選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ３が設けられる。選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ３のそれぞれは、Ｘ方向に延伸した部分を有し、複数の積層体３４と重なって配置される。これにより、選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ３のそれぞれが、同一のブロックＢＬＫ内の複数のメモリユニットＭＵの間で共有される。
メモリユニットＭＵ０に対応する積層体３４のメモリセル部ＭＣＰ０及びＭＣＰ１には、それぞれ選択ゲート線ＳＧＤ０及びＳＧＤ１が設けられる。メモリユニットＭＵ１に対応する積層体３４のメモリセル部ＭＣＰ０及びＭＣＰ１には、それぞれ選択ゲート線ＳＧＤ０及びＳＧＤ１が設けられる。このように、１つのメモリユニットＭＵに対応する積層体３４のメモリセル部ＭＣＰ０及びＭＣＰ１には、それぞれ選択ゲート線ＳＧＤ０及びＳＧＤ１が設けられる。同一のブロックＢＬＫにおいて、複数の選択ゲート線ＳＧＤ０と、複数の選択ゲート線ＳＧＤ１とのそれぞれは、図示が省略されたコンタクト及び配線を介して電気的に接続される。
（メモリセルアレイ１８の断面構造）
図６～図９のそれぞれは、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の断面構造の一例を示す断面図である。以下に、図６～図９を用いて、第１実施形態におけるメモリセルアレイ１８の断面構造の一例について説明する。
図６は、図５のＶＩ－ＶＩ線に沿った断面図であり、２つのメモリユニットＭＵ０及びＭＵ１の、ワード線ＷＬ０を含み且つＸ方向に沿った断面を表示している。図６に示すように、メモリデバイス１００は、トンネル絶縁膜３５、電荷蓄積層３６、ブロック絶縁膜３７、及び導電体層３８をさらに含む。
トンネル絶縁膜３５は、各メモリユニットＭＵの積層体３４の上面及び側面を覆うように、連続的に設けられる。言い換えると、トンネル絶縁膜３５は、各メモリユニットＭＵの積層体３４を跨ぐように、絶縁体層３１の上方に設けられる。トンネル絶縁膜３５の上に、電荷蓄積層３６、ブロック絶縁膜３７、及び導電体層３８が、この順番に積層される。トンネル絶縁膜３５、及びブロック絶縁膜３７のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含む。電荷蓄積層３６は、例えば、窒化シリコン（ＳｉＮ）を含む。導電体層３８は、例えば、タングステン（Ｗ）を含む。図６に示された断面に含まれた導電体層３８は、ワード線ＷＬ０として使用される。
各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ０内の半導体層３３－０とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ０のメモリセルトランジスタＭＣ０として機能する。各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ１内の半導体層３３－０とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ１に含まれたＮＡＮＤストリングＮＳ０のメモリセルトランジスタＭＣ０として機能する。つまり、ＮＡＮＤストリングＮＳ０に割り当てられた複数のメモリセルトランジスタＭＣ０は、レイヤＬ０に含まれている。
各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ０内の半導体層３３－１とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ１のメモリセルトランジスタＭＣ０として機能する。各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ１内の半導体層３３－１とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ１に含まれたＮＡＮＤストリングＮＳ１のメモリセルトランジスタＭＣ０として機能する。つまり、ＮＡＮＤストリングＮＳ１に割り当てられた複数のメモリセルトランジスタＭＣ０は、レイヤＬ１に含まれている。
各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ０内の半導体層３３－２とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ０に含まれたＮＡＮＤストリングＮＳ２のメモリセルトランジスタＭＣ０として機能する。各メモリユニットＭＵにおいて、メモリセル部ＭＣＰ１内の半導体層３３－２とワード線ＷＬ０とが近接した部分が、ストリングユニットＳＵ１に含まれたＮＡＮＤストリングＮＳ２のメモリセルトランジスタＭＣ０として機能する。つまり、ＮＡＮＤストリングＮＳ２に割り当てられた複数のメモリセルトランジスタＭＣ０は、レイヤＬ２に含まれている。
なお、Ｘ方向に沿った断面構造は、ワード線ＷＬ０を含む断面構造と、他のワード線ＷＬを含む断面構造との間で同様である。また、Ｘ方向に沿った断面構造は、ワード線ＷＬ０を含む断面構造と、選択ゲート線ＳＧＳを含む断面構造との間で同様である。つまり、ＮＡＮＤストリングＮＳ０に割り当てられた複数のメモリセルトランジスタＭＣ１～ＭＣ３並びに複数の選択トランジスタＳＴ２は、レイヤＬ０に含まれている。ＮＡＮＤストリングＮＳ１に割り当てられた複数のメモリセルトランジスタＭＣ１～ＭＣ３並びに複数の選択トランジスタＳＴ２は、レイヤＬ１に含まれている。ＮＡＮＤストリングＮＳ２に割り当てられた複数のメモリセルトランジスタＭＣ１～ＭＣ３並びに複数の選択トランジスタＳＴ２は、レイヤＬ２に含まれている。
図７は、図５のＶＩＩ－ＶＩＩ線に沿った断面図であり、２つのメモリユニットＭＵ０及びＭＵ１の、選択ゲート線ＳＧＤ０及びＳＧＤ１を含み且つＸ方向に沿った断面を表示している。図７に示すように、選択ゲート線ＳＧＤ０及びＳＧＤ１を含み且つＸ方向に沿った断面構造は、ワード線ＷＬ０を含み且つＸ方向に沿った断面構造に対して、異なる形状の導電体層３８を含む。
具体的には、選択ゲート線ＳＧＤ０及びＳＧＤ１を含み且つＸ方向に沿った断面において、導電体層３８は、メモリセル部ＭＣＰ毎に分離されている。言い換えると、複数の選択ゲート線ＳＧＤを含み且つＸ方向に沿った断面において、導電体層３８は、ストリングユニットＳＵ毎に独立して設けられている。
選択ゲート線ＳＧＤ０及びＳＧＤ１を含み且つＸ方向に沿った断面のその他の構造は、ワード線ＷＬ０を含み且つＸ方向に沿った断面の構造と同様である。つまり、ＮＡＮＤストリングＮＳ０に割り当てられた複数の選択トランジスタＳＴ１は、レイヤＬ０に含まれている。ＮＡＮＤストリングＮＳ１に割り当てられた複数の選択トランジスタＳＴ１は、レイヤＬ１に含まれている。ＮＡＮＤストリングＮＳ２に割り当てられた複数の選択トランジスタＳＴ１は、レイヤＬ２に含まれている。
また、図６及び図７に示すように、積層体３４のＸ方向に沿った断面形状が、テーパー形状を有している。このように、メモリデバイス１００では、積層体３４のＸ方向に沿った断面形状は、積層体３４を形成するプロセスにおけるドライエッチングの加工特性等に基づいて変化し得る。このため、積層体３４のＸ方向に沿った断面形状は、逆テーパー形状やボーイング形状等にもなり得る。
本例では、積層体３４に含まれた半導体層３３－０～３３－２のそれぞれのＸ方向の幅や、積層体３４に含まれた半導体層３３－０～３３－２のそれぞれの側面のＺ方向に沿った長さが、レイヤ毎に異なっている。その結果、ＮＡＮＤストリングＮＳ０に含まれたメモリセルトランジスタＭＣのゲート長と、ＮＡＮＤストリングＮＳ１に含まれたメモリセルトランジスタＭＣのゲート長と、ＮＡＮＤストリングＮＳ２に含まれたメモリセルトランジスタＭＣのゲート長とが、レイヤ毎に異なっている。
具体的には、レイヤＬ０に設けられたメモリセルトランジスタＭＣのゲート長、すなわちメモリセルトランジスタＭＣと隣接し且つＺ方向に沿った部分のワード線ＷＬの長さが、レイヤＬ１に設けられたメモリセルトランジスタＭＣのゲート長よりも短い。レイヤＬ１に設けられたメモリセルトランジスタＭＣのゲート長が、レイヤＬ２に設けられたメモリセルトランジスタＭＣのゲート長よりも短い。つまり、本例において、メモリセルトランジスタＭＣのゲート長は、半導体基板３０から離れるほど長くなる。
また、レイヤＬ０に設けられた半導体層３３－０のＸ方向の長さ（幅）が、レイヤＬ１に設けられた半導体層３３－１のＸ方向の長さよりも長い。レイヤＬ１に設けられた半導体層３３－１のＸ方向の長さが、レイヤＬ２に設けられた半導体層３３－２のＸ方向の長さよりも長い。つまり、本例において、メモリセルトランジスタＭＣの一部として使用される半導体層３３のＸ方向の長さは、半導体基板３０から離れるほど短くなる。
図８は、図５のＶＩＩＩ－ＶＩＩＩ線に沿った断面図であり、１つのメモリユニットＭＵに含まれたＮＡＮＤストリングＮＳ０～ＮＳ２のそれぞれのチャネルを含み且つＹ方向に沿った断面を表示している。図８に示すように、メモリデバイス１００は、導電部材４０、及び導電体層４１をさらに含む。
導電部材４０は、例えばＺ方向に沿って延伸した柱状に設けられ、コンタクトプラグＳＣとして使用される。導電部材４０は、ビット線接続部ＢＬＣＰから離れた側のメモリセル部ＭＣＰの端部の近傍において、ブロック絶縁膜３７、電荷蓄積層３６、トンネル絶縁膜３５、絶縁体層３２－３～３２－１、並びに半導体層３３－２及び３３－１を貫通している。導電部材４０の底部は、半導体層３３－０に達している。これにより、導電部材４０が、半導体層３３－０～３３－２と電気的に接続される。導電部材４０は、例えばタングステン（Ｗ）を含む。
導電部材４０の上に、導電体層４１が設けられる。導電体層４１は、例えば、Ｘ方向に沿って延伸した部分を有し、ソース線ＳＬとして使用される。つまり、導電体層４１は、導電部材４０（コンタクトプラグＳＣ）を介して、半導体層３３－０～３３－２のそれぞれと電気的に接続される。導電体層４１は、例えば銅（Ｃｕ）を含む。
また、図８に示すように、配線毎に分離された導電体層３８のＹ方向の幅が、高さに応じて変化している。このように、メモリデバイス１００では、配線毎に分離された導電体層３８のＹ方向の幅は、導電体層３８を配線毎に分離するプロセスにおけるドライエッチングの加工特性等に基づいて変化し得る。本例では、配線毎に分離された導電体層３８のＹ方向の幅が、半導体基板３０から離れるほど短くなっている。このような場合、メモリセルトランジスタＭＣのゲート幅が、ＮＡＮＤストリングＮＳ毎に異なる。
具体的には、レイヤＬ０に設けられたメモリセルトランジスタＭＣのゲート幅が、レイヤＬ１に設けられたメモリセルトランジスタＭＣのゲート幅よりも長い。レイヤＬ１に設けられたメモリセルトランジスタＭＣのゲート幅が、レイヤＬ２に設けられたメモリセルトランジスタＭＣのゲート幅よりも長い。つまり、本例において、メモリセルトランジスタＭＣのゲート幅は、半導体基板３０から離れるほど短くなる。
図９は、図５のＩＸ－ＩＸ線に沿った断面図であり、２つのメモリユニットＭＵ０及びＭＵ１の、ビット線接続部ＢＬＣＰを含み且つＸ方向に沿った断面を表示している。図９に示すように、メモリデバイス１００は、複数の導電部材４２と、複数の導電体層４３と、複数の絶縁体層３９とをさらに含む。
各導電部材４２は、例えばＺ方向に延伸した柱状に設けられ、コンタクトプラグＢＣとして使用される。具体的には、メモリユニットＭＵ０のビット線接続部ＢＬＣＰにおいて、半導体層３３－０～３３－２のそれぞれの上に、３つの導電部材４２（コンタクトプラグＢＣ０～ＢＣ２）がそれぞれ設けられる。メモリユニットＭＵ１のビット線接続部ＢＬＣＰにおいて、半導体層３３－０～３３－２のそれぞれの上に、３つの導電部材４２（コンタクトプラグＢＣ３～ＢＣ５）がそれぞれ設けられる。また、各導電部材４２は、ブロック絶縁膜３７、電荷蓄積層３６、及びトンネル絶縁膜３５を貫通している。
レイヤＬ０に含まれた半導体層３３－０に接続された導電部材４２は、レイヤＬ１に含まれた半導体層３３－１と、レイヤＬ１に含まれた半導体層３３－２とをさらに貫通している。半導体層３３－０に接続された導電部材４２と半導体層３３－１との間と、半導体層３３－０に接続された導電部材４２と半導体層３３－２との間とのそれぞれは、絶縁体層３９によって離隔及び絶縁されている。同様に、レイヤＬ１に含まれた半導体層３３－１に接続された導電部材４２は、レイヤＬ２に含まれた半導体層３３－２をさらに貫通している。半導体層３３－１に接続された導電部材４２と半導体層３３－２との間は、絶縁体層３９によって離隔及び絶縁されている。絶縁体層３９は、例えば、酸化シリコン（ＳｉＯ２）を含む。
複数の導電部材４２のそれぞれの上に、複数の導電体層４３がそれぞれ設けられる。導電体層４３は、例えば、Ｙ方向に延伸した部分を有し、ビット線ＢＬとして使用される。具体的には、コンタクトプラグＢＣ０に対応する導電部材４２の上に設けられた導電体層４３が、ビット線ＢＬ０として使用される。コンタクトプラグＢＣ１に対応する導電部材４２の上に設けられた導電体層４３が、ビット線ＢＬ１として使用される。コンタクトプラグＢＣ２に対応する導電部材４２の上に設けられた導電体層４３が、ビット線ＢＬ２として使用される。以下同様に、各導電体層４３は、コンタクトプラグＢＣを介して接続された半導体層３３に関連付けられたビット線ＢＬとして使用される。導電体層４３は、例えば、銅（Ｃｕ）を含む。
［１－１－４］センスアンプモジュール２１及びデータレジスタ２２の構成
図１０は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたセンスアンプモジュール２１及びデータレジスタ２２の構成の一例を示すブロック図である。図１０に示すように、センスアンプモジュール２１は、例えば、複数のビット線ＢＬにそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵ（ＳＡＵ０、ＳＡＵ１、ＳＡＵ２、ＳＡＵ３、ＳＡＵ４、ＳＡＵ５、…）を含む。データレジスタ２２は、例えば、複数のセンスアンプユニットＳＡＵにそれぞれ関連付けられた複数のラッチ回路ＸＤＬ（ＸＤＬ０、ＸＤＬ１、ＸＤＬ２、ＸＤＬ３、ＸＤＬ４、ＸＤＬ５、…）を含む。
各センスアンプユニットＳＡＵは、例えば、センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬ、並びにバスＬＢＵＳを含む。センス回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬ、並びに関連付けられたラッチ回路ＸＤＬは、共通のバスＬＢＵＳに接続される。これにより、センス回路ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳを介して互いにデータを送受信することができる。
センス回路ＳＡは、当該センスアンプユニットＳＡＵに関連付けられたビット線ＢＬに接続される。例えば、センス回路ＳＡは、読み出し動作時に、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルトランジスタＭＣが記憶しているデータを判定する。具体的には、センス回路ＳＡは、読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧、又は関連付けられたビット線ＢＬに流れる電流に基づいて、選択されたメモリセルトランジスタＭＣの読み出しデータが“０”であるか“１”であるかを判定する。また、センス回路ＳＡは、書き込み動作時に、当該センスアンプユニットＳＡＵに含まれた少なくとも１つのラッチ回路に格納された書き込みデータに基づいて、ビット線ＢＬに電圧を印加する。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータを一時的に保持する。読み出し動作時に、センス回路ＳＡが確定させた読み出しデータは、例えばラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬのいずれかに転送される。書き込み動作時に、ラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬのいずれかに転送される。また、ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１０との間のデータの入出力に使用される。ラッチ回路ＸＤＬは、メモリデバイス１００のキャッシュメモリとしても使用され得る。メモリデバイス１００は、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態になることができる。
第１実施形態のメモリデバイス１００では、シーケンサ１５が、メモリセルトランジスタＭＣのレイヤ数に合わせて、複数の制御信号ＳＴＢを生成する。本例では、シーケンサ１５が、レイヤＬ０～Ｌ２にそれぞれ関連付けられた制御信号ＳＴＢ０～ＳＴＢ２を生成する。そして、シーケンサ１５は、制御信号ＳＴＢ０を複数のビット線ＢＬ（ｋ×３）（ｋは０以上の整数）に入力し、制御信号ＳＴＢ１を複数のビット線ＢＬ（１＋ｋ×３）に入力し、制御信号ＳＴＢ２を複数のビット線ＢＬ（２＋ｋ×３）に入力する。具体的には、シーケンサ１５は、制御信号ＳＴＢ０を、センスアンプユニットＳＡＵ０及びＳＡＵ３のそれぞれのセンス回路ＳＡに入力し、制御信号ＳＴＢ１を、センスアンプユニットＳＡＵ１及びＳＡＵ４のそれぞれのセンス回路ＳＡに入力し、制御信号ＳＴＢ２を、センスアンプユニットＳＡＵ２及びＳＡＵ５のそれぞれのセンス回路ＳＡに入力する。
（センスアンプユニットＳＡＵの回路構成）
図１１は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたセンスアンプユニットＳＡＵの回路構成の一例を示す回路図である。図１１に示すように、センスアンプユニットＳＡＵのセンス回路ＳＡは、トランジスタＴ０～Ｔ８及びキャパシタＣＰを含む。センスアンプユニットＳＡＵのラッチ回路ＳＤＬは、インバータＩＶ０及びＩＶ１、並びにトランジスタＴ１０及びＴ１１を含む。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ７、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、トランジスタＴ０～Ｔ７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。
トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、ラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。
トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。
トランジスタＴ６のソースは、接地される。トランジスタＴ６のゲートは、ノードＳＥＮに接続される。トランジスタＴ７のドレインは、バスＬＢＵＳに接続される。トランジスタＴ７のソースは、トランジスタＴ６のドレインに接続される。トランジスタＴ７のゲートには、制御信号ＳＴＢが入力される。キャパシタＣＰの一方電極は、ノードＳＥＮに接続される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、関連付けられたビット線ＢＬに接続される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。
インバータＩＶ０の入力ノードは、ノードＳＬＡＴに接続される。インバータＩＶ０の出力ノードは、ノードＳＩＮＶに接続される。インバータＩＶ１の入力ノードは、ノードＳＩＮＶに接続される。インバータＩＶ１の出力ノードは、ノードＳＬＡＴに接続される。トランジスタＴ１０の一端は、ノードＳＩＮＶに接続される。トランジスタＴ１０の他端は、バスＬＢＵＳに接続される。トランジスタＴ１０のゲートには、制御信号ＳＴＩが入力される。トランジスタＴ１１の一端は、ノードＳＬＡＴに接続される。トランジスタＴ１１の他端は、バスＬＢＵＳに接続される。トランジスタＴ１１のゲートには、制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴに保持されるデータが、ラッチ回路ＳＤＬに保持されるデータに相当する。一方で、ノードＳＩＮＶに保持されるデータが、ノードＳＬＡＴに保持されるデータの反転データに相当する。
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬと同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＡＤＬのトランジスタＴ１０のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタＴ１１のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬは、ノードＢＬＡＴにおいてデータを保持し、ノードＢＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＢＤＬのトランジスタＴ１０のゲートには制御信号ＢＴＩが入力され、ラッチ回路ＢＤＬのトランジスタＴ１１のゲートには制御信号ＢＴＬが入力される。ラッチ回路ＣＤＬ、ＤＤＬ及びＸＤＬについても同様のため、説明を省略する。
以上で説明されたセンスアンプユニットＳＡＵの回路構成において、トランジスタＴ０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩ及びＳＴＬ並びにクロック信号ＣＬＫのそれぞれは、例えばシーケンサ１５によって生成される。ノードＳＥＮは、センス回路ＳＡのセンスノードと呼ばれてもよい。
なお、センスアンプユニットＳＡＵの回路構成は、その他の回路構成であってもよい。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を含み得る。第１実施形態におけるメモリデバイス１００では、制御信号をアサートすることが、“Ｌ”レベルの電圧を一時的に“Ｈ”レベルの電圧に変化させることに対応している。ゲートがセンスノードに接続されるトランジスタがＰ型のトランジスタである場合に、制御信号ＳＴＢをアサートすることは、“Ｈ”レベルを一時的に“Ｌ”レベルに変化させることに対応する。
（データレジスタ２２と入出力回路１０の接続関係）
図１２は、第１実施形態に係るメモリシステム１が備えるメモリデバイス１００におけるデータレジスタ２２と入出力回路１０との接続関係の一例を示す回路図である。また、図１２には、入出力回路１０に接続された８本のデータバスＩＯ０～ＩＯ７が表示されている。図１２に示すように、データレジスタ２２は、複数のトランジスタＴＲ（ＴＲ０、ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ１４、ＴＲ１５、…）をさらに含む。
トランジスタＴＲ（ｋ×８）（ｋは０以上の整数）のソース及びドレインは、ラッチ回路ＸＤＬ（ｋ×８）とデータバスＩＯ０との間に接続される。トランジスタＴＲ（１＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（１＋ｋ×８）とデータバスＩＯ１との間に接続される。トランジスタＴＲ（２＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（２＋ｋ×８）とデータバスＩＯ２との間に接続される。トランジスタＴＲ（３＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（３＋ｋ×８）とデータバスＩＯ３との間に接続される。トランジスタＴＲ（４＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（４＋ｋ×８）とデータバスＩＯ４との間に接続される。トランジスタＴＲ（５＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（５＋ｋ×８）とデータバスＩＯ５との間に接続される。トランジスタＴＲ（６＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（６＋ｋ×８）とデータバスＩＯ６との間に接続される。トランジスタＴＲ（７＋ｋ×８）のソース及びドレインは、ラッチ回路ＸＤＬ（７＋ｋ×８）とデータバスＩＯ７との間に接続される。
シーケンサ１５は、複数の制御信号ＣＳを生成及び制御する。制御信号ＣＳｋは、トランジスタＴＲｋ、ＴＲ（１＋ｋ×８）、ＴＲ（２＋ｋ×８）、ＴＲ（３＋ｋ×８）、ＴＲ（４＋ｋ×８）、ＴＲ（５＋ｋ×８）、ＴＲ（６＋ｋ×８）及びＴＲ（７＋ｋ×８）のそれぞれのゲートに入力される。具体的には、制御信号ＣＳ０が、トランジスタＴＲ０～ＴＲ７のそれぞれのゲートに入力され、制御信号ＣＳ１が、トランジスタＴＲ８～ＴＲ１５のそれぞれのゲートに入力される。つまり、同じ制御信号ＣＳが入力されるトランジスタＴＲは、互いに異なるデータバスＩＯに接続される。例えば、シーケンサ１５は、複数の制御信号ＣＳを順に“Ｈ”レベルに制御して、８つずつトランジスタＴＲをオンさせることによって、データレジスタ２２内の複数のラッチ回路ＸＤＬと入出力回路１０との間で、８ビットずつデータを送受信することができる。以下では、読み出しデータが８ビット単位での出力される処理のことを、“１回の出力サイクル”と呼ぶ。
［１－１－５］データの記憶方式
第１実施形態に係るメモリシステム１は、１つのメモリセルトランジスタＭＣに記憶させるデータのビット数に応じた複数種類の書き込みモードを使用することができる。例えば、第１実施形態に係るメモリシステム１は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、ＴＬＣ（Triple-Level Cell）モード、ＱＬＣ（Quadruple-Level Cell）モードのいずれかの書き込みモードを使用する。ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードは、１つのメモリセルトランジスタＭＣに対して、それぞれ１ビットデータ、２ビットデータ、３ビットデータ、及び４ビットデータを記憶させる書き込みモードである。
図１３は、第１実施形態に係るメモリシステム１におけるメモリセルトランジスタＭＣの閾値電圧の分布の一例を示す模式図である。図１３は、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードにそれぞれ対応する４種類の閾値電圧分布及び読み出し電圧のグループの一例を示している。縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＣの個数を示している。横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＣの閾値電圧を示している。図１３に示すように、複数のメモリセルトランジスタＭＣは、適用される書き込みモード、すなわち記憶するデータのビット数に応じて複数のステートを形成する。
ＳＬＣモード（１bit/cell）が使用された場合、メモリセルトランジスタＭＣの閾値電圧分布は、２つのステートを含む。この２つのステートは、例えば、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステートと呼ばれる。ＳＬＣモードでは、互いに異なる１ビットデータが、“Ｓ０”及び“Ｓ１”ステートのそれぞれに割り当てられる。
ＭＬＣモード（２bit/cell）が使用された場合、メモリセルトランジスタＭＣの閾値電圧分布は、４つのステートを含む。この４つのステートは、例えば、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステートと呼ばれる。ＭＬＣモードでは、互いに異なる２ビットデータが、“Ｓ０”～“Ｓ３”ステートのそれぞれに割り当てられる。
ＴＬＣモード（３bit/cell）が使用された場合、メモリセルトランジスタＭＣの閾値電圧分布は、８つのステートを含む。この８つのステートは、例えば、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステートと呼ばれる。ＴＬＣ方式では、互いに異なる３ビットデータが、“Ｓ０”～“Ｓ７”ステートのそれぞれに割り当てられる。
ＱＬＣモード（４bit/cell）が使用された場合、メモリセルトランジスタＭＣの閾値電圧分布は、１６つのステートを含む。この１６つのステートは、例えば、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステート、“Ｓ８”ステート、“Ｓ９”ステート、“Ｓ１０”ステート、“Ｓ１１”ステート、“Ｓ１２”ステート、“Ｓ１３”ステート、“Ｓ１４”ステート、“Ｓ１５”ステートと呼ばれる。ＱＬＣ方式では、互いに異なる４ビットデータが、“Ｓ０”～“Ｓ１５”ステートのそれぞれに割り当てられる。
各書き込みモードでは、読み出し電圧が、隣り合うステートの間のそれぞれに設定される。具体的には、読み出し電圧Ｒ１が、“Ｓ０”及び“Ｓ１”ステートの間に設定される。読み出し電圧Ｒ２が、“Ｓ１”及び“Ｓ２”ステートの間に設定される。読み出し電圧Ｒ３が、“Ｓ２”及び“Ｓ３”ステートの間に設定される。読み出し電圧Ｒ４が、“Ｓ３”及び“Ｓ４”ステートの間に設定される。読み出し電圧Ｒ５が、“Ｓ４”及び“Ｓ５”ステートの間に設定される。読み出し電圧Ｒ６が、“Ｓ５”及び“Ｓ６”ステートの間に設定される。読み出し電圧Ｒ７が、“Ｓ６”及び“Ｓ７”ステートの間に設定される。読み出し電圧Ｒ８が、“Ｓ７”及び“Ｓ８”ステートの間に設定される。読み出し電圧Ｒ９が、“Ｓ８”及び“Ｓ９”ステートの間に設定される。読み出し電圧Ｒ１０が、“Ｓ９”及び“Ｓ１０”ステートの間に設定される。読み出し電圧Ｒ１１が、“Ｓ１０”及び“Ｓ１１”ステートの間に設定される。読み出し電圧Ｒ１２が、“Ｓ１１”及び“Ｓ１２”ステートの間に設定される。読み出し電圧Ｒ１３が、“Ｓ１２”及び“Ｓ１３”ステートの間に設定される。読み出し電圧Ｒ１４が、“Ｓ１３”及び“Ｓ１４”ステートの間に設定される。読み出し電圧Ｒ１５が、“Ｓ１４”及び“Ｓ１５”ステートの間に設定される。
また、各書き込みモードでは、読み出しパス電圧ＶＲＥＡＤが、最も閾値電圧が高いステートよりも高い電圧に設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＣは、当該メモリセルトランジスタＭＣが記憶するデータに依らずにオン状態になる。また、各書き込みモードにおいて、隣り合う閾値分布の間には、それぞれベリファイ電圧が設定される。具体的には、書き込み動作において、“Ｓ１”～“Ｓ１５”ステートのそれぞれのベリファイ動作には、それぞれベリファイ電圧Ｖ１～Ｖ１５が使用される。例えば、ベリファイ電圧Ｖ１～Ｖ１５は、それぞれ読み出し電圧Ｒ１～Ｒ１５よりも高い電圧に設定される。
以上で説明されたメモリシステム１が使用する書き込みモードは、あくまで一例である。各メモリセルトランジスタＭＣには、５ビット以上のデータが記憶されてもよい。また、読み出し電圧、読み出しパス電圧、ベリファイ電圧のそれぞれは、各書き込みモードで同じ電圧値に設定されてもよいし、異なる電圧値に設定されてもよい。本明細書では、メモリシステム１が、データの記憶方式としてＴＬＣモードを使用する場合について説明する。以下で説明される動作は、その他の書き込みモードに対しても適用され得る。
（ＴＬＣモードのデータの割り当て）
図１４は、第１実施形態に係るメモリシステムで使用されるＴＬＣモードのデータの割り当ての一例を示す模式図である。図１４に示すように、ＴＬＣモードでは、互いに異なる３ビットデータが、８つのステートのそれぞれに割り当てられる。以下に、８つのステートに対するデータの割り付けの一例を羅列する。
“Ｓ０”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ｓ１”ステート：“１１０”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“００１”データ
“Ｓ７”ステート：“１０１”データ
ＴＬＣモードで図１４に示されたデータの割り当てが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧Ｒ１及びＲ５を用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧Ｒ２、Ｒ４及びＲ６を用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧Ｒ３及びＲ７を用いた読み出し動作によって確定する。複数の読み出し電圧が使用されるページの読み出し動作では、演算処理がセンスアンプユニットＳＡＵ内で適宜実行される。なお、ＴＬＣモードで使用されるデータの割り当ては、その他の設定であってもよい。以下で説明される動作は、その他のデータの割り当てに対しても適用され得る。
なお、以下では、読み出し電圧Ｒ１を用いた判定処理のことを、“Ｒ１読み出し”と呼ぶ。読み出し電圧Ｒ２を用いた判定処理のことを、“Ｒ２読み出し”と呼ぶ。読み出し電圧Ｒ３を用いた判定処理のことを、“Ｒ３読み出し”と呼ぶ。読み出し電圧Ｒ４を用いた判定処理のことを、“Ｒ４読み出し”と呼ぶ。読み出し電圧Ｒ５を用いた判定処理のことを、“Ｒ５読み出し”と呼ぶ。読み出し電圧Ｒ６を用いた判定処理のことを、“Ｒ６読み出し”と呼ぶ。読み出し電圧Ｒ７を用いた判定処理のことを、“Ｒ７読み出し”と呼ぶ。
（メモリセルトランジスタＭＣの閾値電圧分布のレイヤ依存性）
図６～図８を用いて説明したように、メモリセルトランジスタＭＣは、レイヤ毎に異なる特性を有し得る。このため、レイヤが異なるメモリセルトランジスタＭＣに同じ書き込み条件が適用された書き込み動作が実行された場合にも、メモリセルトランジスタＭＣの閾値電圧分布がレイヤに応じてシフトし得る。
図１５は、第１実施形態に係るメモリシステム１におけるレイヤ毎のメモリセルトランジスタＭＣの閾値電圧の分布の一例を示す模式図である。図１５（１）～（３）は、それぞれレイヤＬ２～Ｌ０に対応するメモリセルトランジスタＭＣの閾値電圧分布を示している。図１５に示すように、メモリセルトランジスタＭＣの閾値電圧分布は、レイヤ依存性を有し得る。
本例では、レイヤＬ２、すなわちＮＡＮＤストリングＮＳ２に含まれたメモリセルトランジスタＭＣの閾値電圧分布が、レイヤＬ１、すなわちＮＡＮＤストリングＮＳ１に含まれたメモリセルトランジスタＭＣの閾値電圧分布よりも低くシフトしている。レイヤＬ１、すなわちＮＡＮＤストリングＮＳ１に含まれたメモリセルトランジスタＭＣの閾値電圧分布が、レイヤＬ０、すなわちＮＡＮＤストリングＮＳ０に含まれたメモリセルトランジスタＭＣの閾値電圧分布よりも低くシフトしている。つまり、本例では、半導体基板３０に近いレイヤほど、メモリセルトランジスタＭＣの閾値電圧分布が高くシフトしている。
なお、メモリセルトランジスタＭＣの閾値電圧分布のレイヤ依存性は、積層体３４の形状やワード線ＷＬの形状に基づくメモリセルトランジスタＭＣのサイズに応じて変化し得る。例えば、複数のレイヤのうち最上層のレイヤ（例えばレイヤＬ２）に含まれたメモリセルトランジスタＭＣの閾値電圧分布が、その他のレイヤに含まれたメモリセルトランジスタＭＣの閾値電圧分布よりも高電圧側に位置していてもよい。例えば、複数のレイヤＬのうち中間のレイヤ（例えばレイヤＬ１）に含まれたメモリセルトランジスタＭＣの閾値電圧分布が、その他のレイヤに含まれたメモリセルトランジスタＭＣの閾値電圧分布よりも高電圧側に位置していてもよい。
第１実施形態に係るメモリシステム１は、メモリセルトランジスタＭＣが形成されたレイヤ毎に異なる読み出し電圧を設定することができる。例えば、Ｒ１読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ１＿Ｌ０～Ｒ１＿Ｌ２が設定される。Ｒ２読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ２＿Ｌ０～Ｒ２＿Ｌ２が設定される。Ｒ３読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ３＿Ｌ０～Ｒ３＿Ｌ２が設定される。Ｒ４読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ４＿Ｌ０～Ｒ４＿Ｌ２が設定される。Ｒ５読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ５＿Ｌ０～Ｒ５＿Ｌ２が設定される。Ｒ６読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ６＿Ｌ０～Ｒ６＿Ｌ２が設定される。Ｒ７読み出しでは、レイヤＬ０～Ｌ２に対応して、それぞれ読み出し電圧Ｒ７＿Ｌ０～Ｒ７＿Ｌ２が設定される。
本例では、読み出し電圧Ｒ１＿Ｌ０～Ｒ１＿Ｌ２が、“Ｒ１＿Ｌ０＞Ｒ１＿Ｌ１＞Ｒ１＿Ｌ２”の関係を有している。読み出し電圧Ｒ２＿Ｌ０～Ｒ２＿Ｌ２が、“Ｒ２＿Ｌ０＞Ｒ２＿Ｌ１＞Ｒ２＿Ｌ２”の関係を有している。読み出し電圧Ｒ３＿Ｌ０～Ｒ３＿Ｌ２が、“Ｒ３＿Ｌ０＞Ｒ３＿Ｌ１＞Ｒ３＿Ｌ２”の関係を有している。読み出し電圧Ｒ４＿Ｌ０～Ｒ４＿Ｌ２が、“Ｒ４＿Ｌ０＞Ｒ４＿Ｌ１＞Ｒ４＿Ｌ２”の関係を有している。読み出し電圧Ｒ５＿Ｌ０～Ｒ５＿Ｌ２が、“Ｒ５＿Ｌ０＞Ｒ５＿Ｌ１＞Ｒ５＿Ｌ２”の関係を有している。読み出し電圧Ｒ６＿Ｌ０～Ｒ６＿Ｌ２が、“Ｒ６＿Ｌ０＞Ｒ６＿Ｌ１＞Ｒ６＿Ｌ２”の関係を有している。読み出し電圧Ｒ７＿Ｌ０～Ｒ７＿Ｌ２が、“Ｒ７＿Ｌ０＞Ｒ７＿Ｌ１＞Ｒ７＿Ｌ２”の関係を有している。
なお、レイヤ毎に設定された読み出し電圧の関係は、メモリセルトランジスタＭＣの閾値電圧分布のレイヤ依存性に応じて変化し得る。また、レイヤ毎に設定された読み出し電圧は、例えば図１４に示された読み出し電圧Ｒ１～Ｒ７を基準として設定される。以下では、基準と使用される読み出し電圧Ｒ１～Ｒ７のことを、“デフォルト電圧”とも呼ぶ。例えば、レイヤ毎に設定された読み出し電圧のデフォルト電圧からのシフト量は、ＤＡＣ（digital analog converter）値により管理される。この場合、読み出し電圧のシフト量は、ＤＡＣ値に所定の電圧値を掛けた値に対応する。
［１－２］動作
次に、第１実施形態に係るメモリシステム１の動作について説明する。以下の説明では、選択されたワード線ＷＬのことを“ＷＬｓｅｌ”と呼ぶ。ワード線ＷＬに電圧が印加されることは、ドライバモジュール１９がロウデコーダモジュール２０を介して当該ワード線ＷＬに電圧を印加することに対応している。メモリデバイス１００が受信したアドレスＡＤＤ及びコマンドＣＭＤは、それぞれアドレスレジスタ１３及びコマンドレジスタ１４に転送される。メモリデバイス１００が受信した書き込みデータは、データレジスタ２２内の複数のラッチ回路ＸＤＬに転送される。
［１－２－１］読み出し動作
まず、第１実施形態に係るメモリシステム１の前提とされる動作として、読み出し動作とシフトリードについて説明する。シフトリードは、デフォルト電圧からシフトされた読み出し電圧を用いた読み出し動作である。以下に、通常の読み出し動作のコマンドシーケンスと、シフトリードのコマンドシーケントとについて順に説明し、続けて読み出し動作における信号ＤＱとメモリセルアレイ１８のレイヤとの関係について説明する。
（読み出し動作のコマンドシーケンス）
図１６は、第１実施形態に係るメモリシステム１におけるＴＬＣモードの読み出し動作のコマンドシーケンスの一例を示す模式図である。図１６（１）～（３）は、それぞれ下位ページ読み出し、中位ページ読み出し、及び上位ページ読み出しのコマンドシーケンスを示している。ＤＱ［７：０］は、メモリコントローラ２００及びメモリデバイス１００間で送受信されるコマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ等を示している。
図１６（１）に示すように、下位ページ読み出しを実行する場合に、メモリコントローラ２００は、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイス１００に送信する。コマンド“０１ｈ”は、下位ページを選択した動作を指定するコマンドである。コマンド“００ｈ”は、読み出し動作を指定するコマンドである。アドレス“ＡＤＤ”は、読み出し対象のワード線ＷＬのアドレスを含む。なお、アドレス“ＡＤＤ”は、複数サイクルで送信されてもよい。コマンド“３０ｈ”は、読み出し動作の開始を指示するコマンドである。メモリデバイス１００がコマンド“３０ｈ”を受信すると、シーケンサ１５が、メモリデバイス１００をレディ状態からビジー状態に遷移させて、下位ページ読み出しを実行する。
下位ページ読み出しにおいて、シーケンサ１５は、Ｒ１読み出しとＲ５読み出しとを実行し、読み出し結果をデータレジスタ２２に転送させる。シーケンサ１５は、例えば、読み出し結果がデータレジスタ２２に転送されると、メモリデバイス１００をビジー状態からレディ状態に遷移させる。そして、データレジスタ２２に格納された読み出しデータＤｏｕｔが、メモリコントローラ２００の制御に基づいて、メモリデバイス１００からメモリコントローラ２００に出力される（Ｄｏｕｔ）。図１６（１）には、メモリデバイス１００が読み出し動作を実行していた期間が、“ｔＲ”として示されている。
図１６（２）に示すように、中位ページ読み出しを実行する場合に、メモリコントローラ２００は、コマンド“０２ｈ”、コマンド“００ｈ”、アドレス“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイス１００に送信する。コマンド“０２ｈ”は、中位ページを選択した動作を指定するコマンドである。メモリデバイス１００がコマンド“３０ｈ”を受信すると、シーケンサ１５が、メモリデバイス１００をレディ状態からビジー状態に遷移させて、中位ページ読み出しを実行する。中位ページ読み出しにおいて、シーケンサ１５は、Ｒ２読み出しと、Ｒ４読み出しと、Ｒ６読み出しとを実行して、読み出し結果をデータレジスタ２２に転送させる。中位ページ読み出しのその他の動作は、下位ページ読み出しと同様である。
図１６（３）に示すように、上位ページ読み出しを実行する場合に、メモリコントローラ２００は、コマンド“０３ｈ”、コマンド“００ｈ”、アドレス“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイス１００に送信する。コマンド“０３ｈ”は、上位ページを選択した動作を指定するコマンドである。メモリデバイス１００がコマンド“３０ｈ”を受信すると、シーケンサ１５が、メモリデバイス１００をレディ状態からビジー状態に遷移させて、上位ページ読み出しを実行する。上位ページ読み出しにおいて、シーケンサ１５は、Ｒ３読み出しとＲ７読み出しとを実行して、読み出し結果をデータレジスタ２２に転送させる。上位ページ読み出しのその他の動作は、下位ページ読み出しと同様である。
（シフトリードのコマンドシーケンス）
図１７は、第１実施形態に係るメモリシステム１におけるシフトリードのコマンドシーケンスの一例を示す模式図である。ＤＱ［７：０］は、メモリコントローラ２００及びメモリデバイス１００間で送受信されるコマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ等を示している。
図１７に示すように、シフトリードを実行する場合に、メモリコントローラ２００は、まず、コマンド“ＸＸｈ”、コマンド“ＹＹｈ”、並びにデータ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”を、この順番に、メモリデバイス１００に送信する。コマンド“ＸＸｈ”は、メモリデバイス１００の設定の変更を指示するコマンドである。コマンド“ＹＹｈ”は、設定の変更が適用される設定項目に対応するアドレスを含む。データ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”は、コマンド“ＸＸｈ”及び“ＹＹｈ”に関連付けられたデータであり、アドレス“ＹＹｈ”によって指定された設定項目に適用されるパラメータを含む。
続けて、メモリコントローラ２００は、下位ページのシフトリードを実行する場合に、コマンド“０１ｈ”、コマンド“００ｈ”、アドレス“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイス１００に送信する。このコマンド“０１ｈ”は、読み出し動作の対象ページに応じて適宜変更され得る。メモリデバイス１００がコマンド“３０ｈ”を受信すると、シーケンサ１５が、メモリデバイス１００をレディ状態からビジー状態に遷移させて、下位ページのシフトリードを実行する。シフトリードにおいて、シーケンサ１５は、データ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”に含まれたパラメータを用いて、シフトリードで使用する読み出し電圧のデフォルト電圧からのシフト量を決定する。シフトリードのその他の動作は、通常の読み出し動作と同様である。
図１８は、第１実施形態に係るメモリシステム１におけるシフトリードで使用されるパラメータの割り当ての一例を示すテーブルである。図１８に示すように、データ“Ｐ０”、Ｐ１”、“Ｐ２”及び“Ｐ３”に、シフトリードに関するパラメータが割り当てられる。
具体的には、シフトリードの対象が下位ページ読み出しである場合に、データ“Ｐ０”に、例えば“００ｈ”が格納される。この“００ｈ”は、下位ページ読み出しに関するパラメータであることを示している。“Ｐ０”が“００ｈ”を格納している場合に、“Ｐ１”は読み出し電圧Ｒ１のシフト量“ΔＲ１”を格納し、“Ｐ２”は読み出し電圧Ｒ５のシフト量“ΔＲ５”を格納し、“Ｐ３”は無効なデータとして取り扱われる。
シフトリードの対象が中位ページ読み出しである場合に、データ“Ｐ０”に、例えば“０１ｈ”が格納される。この“０１ｈ”は、中位ページ読み出しに関するパラメータであることを示している。“Ｐ０”が“０１ｈ”を格納している場合に、“Ｐ１”は読み出し電圧Ｒ２のシフト量“ΔＲ２”を格納し、“Ｐ４”は読み出し電圧Ｒ４のシフト量“ΔＲ４”を格納し、“Ｐ３”は読み出し電圧Ｒ６のシフト量“ΔＲ６”を格納する。
シフトリードの対象が上位ページ読み出しである場合に、データ“Ｐ０”に、例えば“０２ｈ”が格納される。この“０２ｈ”は、上位ページ読み出しに関するパラメータであることを示している。“Ｐ０”が“０２ｈ”を格納している場合に、“Ｐ１”は読み出し電圧Ｒ３のシフト量“ΔＲ３”を格納し、“Ｐ７”は読み出し電圧Ｒ７のシフト量“ΔＲ７”を格納し、“Ｐ３”は無効なデータとして取り扱われる。
なお、シフトリードで使用されるパラメータの割り当ては、その他の割り当てであってもよい。シフトリードで使用されるパラメータの割り当ては、使用される書き込みモードや、使用されるデータの割り当てに応じて変更され得る。
（信号ＤＱとメモリセルアレイ１８のレイヤとの関係）
図１９は、第１実施形態に係るメモリシステム１の読み出し動作においてメモリデバイス１００からメモリコントローラ２００に出力される出力信号の一例を示すテーブルである。図１９は、読み出しデータの各出力サイクルにおいて、出力信号（信号ＤＱ［７：０］）に割り当てられた読み出しデータを示している。データＤ０～Ｄ３１は、それぞれビット線ＢＬ０～ＢＬ３１に接続されたメモリセルトランジスタＭＣから読み出されたデータを示している。尚、以下の説明では、同時に出力された信号ＤＱ０～ＤＱ７の出力順番が、信号ＤＱに付与された番号が小さい程、先に出力されたデータであるものと仮定する。つまり、本例において、同時に出力された信号ＤＱ０～ＤＱ７の出力順番は、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４、ＤＱ５、ＤＱ６、ＤＱ７の順である。
図１９に示すように、読み出しデータの出力サイクルの１回目において、信号ＤＱ０～ＤＱ７には、データＤ０～Ｄ７がそれぞれ格納される。読み出しデータの出力サイクルの２回目において、信号ＤＱ０～ＤＱ７には、データＤ８～Ｄ１５がそれぞれ格納される。読み出しデータの出力サイクルの３回目において、信号ＤＱ０～ＤＱ７には、データＤ１６～Ｄ２３がそれぞれ格納される。読み出しデータの出力サイクルの４回目において、信号ＤＱ０～ＤＱ７には、データＤ２４～Ｄ３１がそれぞれ格納される。以降も同様に、メモリデバイス１００からメモリコントローラ２００にデータが出力される。
このように、各読み出しデータが出力される信号ＤＱの割り当ては、固定され得る。また、第１実施形態では、出力される読み出しデータとレイヤＬとの対応関係が、レイヤＬ０～Ｌ２の順番で循環している。つまり、ＣＰＵ２３０は、何番目に受け取った読み出しデータであるかを把握することによって、当該読み出しデータがどのレイヤＬに対応する読み出しデータであるのかを知ることができる。
本例では、データＤ（ｋ×３）（ｋは０以上の整数）が、レイヤＬ０に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ０に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。データＤ（１＋ｋ×３）が、レイヤＬ１に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ１に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。データＤ（２＋ｋ×３）が、レイヤＬ２に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ２に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。
なお、レイヤＬと信号ＤＱとの関係は、データレジスタ２２と入出力回路１０との間のデータバスＩＯの接続方法や、データの転送順番に応じて変わり得る。第１実施形態では、メモリコントローラ２００のＣＰＵ２３０が、少なくともメモリデバイス１００から受信した読み出しデータとレイヤＬとの関係を把握できていればよい。
［１－２－２］パトロール動作
第１実施形態に係るメモリシステム１は、ホストデバイス２からの命令に基づいた動作を実行していない期間において、自発的にパトロール動作を実行し得る。言い換えると、第１実施形態に係るメモリシステム１は、バックグラウンド動作中に、ホストデバイス２からの命令とは独立してパトロール動作を実行し得る。
パトロール動作は、メモリシステム１における読み出しエラーの低減と、不良が発生したブロックＢＬＫの検出とに寄与する。例えば、パトロール動作においてメモリシステム１は、所定のパトロール期間毎に、全てのブロックＢＬＫ内の全てのページを対象としたパトロール読み出し及び補正動作を実行する。
パトロール読み出しは、パトロール動作の対象のページを読み出すことが可能であるか否かを確認する読み出し動作であり、履歴テーブルを参照して実行される。履歴テーブルは、例えばワード線ＷＬ毎に、当該パトロール期間においてパトロール動作が実行されたか否かを示す情報を保持する。履歴テーブルは、少なくともＣＰＵ２３０によって参照することが可能な領域に格納されていれば良く、例えばＲＡＭ２２０に格納される。
補正動作は、パトロール読み出しの結果に基づいて最適な読み出し電圧を見積もり、補正値テーブルを更新する動作である。補正値テーブルは、読み出し動作においてＣＰＵ２３０によって参照される読み出し電圧の補正値を保持する。補正値テーブルは、少なくともＣＰＵ２３０によって参照することが可能な領域に格納されていれば良く、例えばＲＡＭ２２０に格納される。
以下の説明では、補正値テーブルに基づいた読み出し電圧を用いた判定処理により得られたデータのことをハードビットデータと呼び、ハードビットデータの読み出しに使用される読み出し電圧から電圧をシフトさせた読み出し電圧を用いた判定処理により得られたデータのことをソフトビットデータと呼ぶ。また、ハードビットデータを用いたエラー訂正処理のことを硬判定復号処理と呼び、ハードビットデータ及びソフトビットデータを用いたエラー訂正処理のことを軟判定復号処理と呼ぶ。
（パトロール動作の流れ）
図２０は、第１実施形態に係るメモリシステム１におけるパトロール動作の処理の一例を示すフローチャートである。図２０に示すように、パトロール動作が開始すると、ＣＰＵ２３０は、履歴テーブルを参照してパトロール動作の進捗状況を確認する（ステップＳ１０）。
次に、ＣＰＵ２３０は、確認したパトロール動作の進捗状況に基づいて、パトロール動作が実行されていないワード線ＷＬを対象としたパトロール読み出しを実行する（ステップＳ１１）。具体的には、ステップＳ１１においてＣＰＵ２３０は、下位ページ、中位ページ、及び上位ページのそれぞれの読み出し動作をメモリデバイス１００に実行させる。これらの読み出し動作では、補正値テーブルに基づいた読み出し電圧が使用される。
次に、ＣＰＵ２３０は、受信した読み出し結果に対するエラー訂正処理をＥＣＣ回路２６０に実行させる（ステップＳ１２）。パトロール読み出しは、補正値テーブルに基づいた読み出し電圧を用いて実行される。ステップＳ１２におけるエラー訂正処理は、硬判定復号処理に対応している。ＥＣＣ回路２６０によるエラー訂正処理が完了すると、ＣＰＵ２３０は、エラー訂正に成功したか否かを確認する（ステップＳ１３）。
ステップＳ１３においてエラー訂正に成功していた場合（ステップＳ１３、ＹＥＳ）、続けてＣＰＵ２３０は、補正動作を実行する（ステップＳ１４）。補正動作の詳細については後述する。ＣＰＵ２３０は、補正動作が完了すると、補正動作により得られた最適な読み出し電圧の補正値に基づいて履歴テーブルを更新する（ステップＳ１５）。履歴テーブルの更新が完了すると、ＣＰＵ２３０は、当該ワード線ＷＬを選択したパトロール動作を終了して、続くワード線ＷＬを選択したパトロール動作を適宜実行する。
ステップＳ１３においてエラー訂正に失敗していた場合（ステップＳ１３、ＮＯ）、続けてＣＰＵ２３０はリトライシーケンスを実行する（ステップＳ１６）。リトライシーケンスでは、例えば読み出し電圧に所定の補正を適用したシフトリードや、複数回の読み出しによって最適な読み出し電圧を探索するトラッキングリードや、軟判定復号処理等が実行され得る。リトライシーケンスにおいてこれらの動作は、エラー訂正が成功するまで複数回実行されてもよいし、複数種類実行されてもよい。例えば、リトライシーケンスにおいてＣＰＵ２３０は、シフトリードを複数回実行してもよいし、トラッキング読み出しを複数回実行してもよいし、シフトリードを実行した後にトラッキング読み出しを実行してもよい。リトライシーケンスの詳細については、第２～第４実施形態で説明する。
リトライシーケンスによってエラー訂正可能なデータが読み出されると、続けてＣＰＵ２３０は、リフレッシュ処理を実行する（ステップＳ１７）。リフレッシュ処理は、リトライシーケンスが実行されたページのデータを、当該ページとは異なるブロックＢＬＫに待避する書き込み動作である。ＣＰＵ２３０は、リフレッシュ動作が完了すると、当該ワード線ＷＬを選択したパトロール動作を終了して、続くワード線ＷＬを選択したパトロール動作を適宜実行する。
なお、パトロール読み出しは、ページ単位で実行されてもよいし、ワード線ＷＬ単位で実行されてもよい。リフレッシュ動作は、その他のタイミングで実行されてもよい。例えば、リフレッシュ動作はブロックＢＬＫ単位で実行され得る。リトライシーケンスにより得られたデータは、ＲＡＭ２２０等に保持される。そして、ＣＰＵ２３０が、ブロックＢＬＫ内の全てのページのパトロール動作が完了した後に、当該ブロックＢＬＫのリフレッシュ動作が一括で実行される。
［１－２－３］補正動作
補正動作では、隣り合う２つのステート間で発生するフェイルビットの数に応じて、最適な読み出し電圧の補正値が算出される。第１実施形態に係るメモリシステム１では、最適な読み出し電圧の補正値を、ワード線ＷＬ毎だけでなく、レイヤＬ毎にも管理する。まず、図２１を用いて、補正動作で使用されるフェイルビットの定義について説明する。
図２１は、第１実施形態に係るメモリシステム１における隣り合う２つのステート間のフェイルビットの一例を示す模式図である。図２１（ａ）は、隣り合う２つのステート間でオーバーラップした部分を加算して示している。図２１（ｂ）及び（ｃ）は、隣り合う２つのステート間でオーバーラップした部分を独立させて示している。また、図２１（ｂ）及び（ｃ）では、それぞれ“１”データ及び“０”データに対応するステートが実線で示され、他方のステートが破線で示されている。
図２１に示すように、２つのステートのうち一方が“１”データに対応し、他方が“０”データに対応している。また、ＶＣＧは、“１”データのステートと“０”データのステートとの間に設定された読み出し電圧である。隣り合う２つのステートは、離れていることが望ましい。しかしながら、図２１（ａ）に示すように、隣り合う２つのステートには、オーバーラップした部分が形成され得る。このオーバーラップした部分には、隣り合う２つのステートのいずれかのフェイルビットが含まれている。
図２１（ｂ）に示すように、“１”データに対応するステートでは、閾値電圧が読み出し電圧ＶＣＧ以上であるメモリセルトランジスタＭＣのデータがフェイルビットとなる。当該フェイルビットは、エラー訂正処理によって“１”データから“０”データに変化していることが検出され、“１”データに訂正される。
図２１（ｃ）に示すように、“０”データに対応するステートでは、閾値電圧が読み出し電圧ＶＣＧ未満であるメモリセルトランジスタＭＣのデータがフェイルビットとなる。当該フェイルビットは、エラー訂正処理によって“０”データから“１”データに変化していることが検出され、“０”データに訂正される。
図２１に示された隣り合う２つのステートにおけるデータの定義は入れ替えられてもよい。以下では、隣り合う２つのステートのうち、閾値電圧が低い方のステートの上裾で発生したフェイルビットのことを上裾フェイルビットＴＦＢと呼び、閾値電圧が高い方のステートの下裾で発生したフェイルビットのことを下裾フェイルビットＢＦＢと呼ぶ。また、上裾フェイルビットＴＦＢの数を上裾フェイルビット数ＴＦＢＣと呼び、下裾フェイルビットＢＦＢの数を下裾フェイルビット数ＢＦＢＣと呼ぶ。
メモリセルトランジスタＭＣのデータの割り当ては、隣り合うステート間で１ビットのみが異なるように設定される。このため、ＣＰＵ２３０は、メモリセルトランジスタＭＣが複数ビットデータを記憶する場合に、エラー訂正処理によって検出されたフェイルビットの種類を、エラー訂正前のデータとエラー訂正後のデータとの組み合わせによって特定することができる。ＴＬＣ方式が使用される場合、例えば以下に羅列するように、隣り合う２つのステート間の上裾フェイルビットＴＦＢと下裾フェイルビットＢＦＢとが対応づけられる。
（例）“訂正前の上位ビット／訂正前の中位ビット／訂正前の下位ビット”→“訂正後の上位ビット／訂正後の中位ビット／訂正後の下位ビット”：対応するフェイルビットの種類
“１１０”→“１１１”：“Ｓ０”ステートの上裾フェイルビットＴＦＢ
“１１１”→“１１０”：“Ｓ１”ステートの下裾フェイルビットＢＦＢ
“１００”→“１１０”：“Ｓ１”ステートの上裾フェイルビットＴＦＢ
“１１０”→“１００”：“Ｓ２”ステートの下裾フェイルビットＢＦＢ
“０００”→“１００”：“Ｓ２”ステートの上裾フェイルビットＴＦＢ
“１００”→“０００”：“Ｓ３”ステートの下裾フェイルビットＢＦＢ
“０１０”→“０００”：“Ｓ３”ステートの上裾フェイルビットＴＦＢ
“０００”→“０１０”：“Ｓ４”ステートの下裾フェイルビットＢＦＢ
“０１１”→“０１０”：“Ｓ４”ステートの上裾フェイルビットＴＦＢ
“０１０”→“０１１”：“Ｓ５”ステートの下裾フェイルビットＢＦＢ
“００１”→“０１１”：“Ｓ５”ステートの上裾フェイルビットＴＦＢ
“０１１”→“００１”：“Ｓ６”ステートの下裾フェイルビットＢＦＢ
“１０１”→“００１”：“Ｓ６”ステートの上裾フェイルビットＴＦＢ
“００１”→“１０１”：“Ｓ７”ステートの下裾フェイルビットＢＦＢ
（読み出し電圧の補正方法について）
図２２は、第１実施形態に係るメモリシステムの補正動作における読み出し電圧のシフト量の設定の一例を示すテーブルである。フェイルビット数ＦＢＣは、隣り合う２つのステート間におけるフェイルビットの総数に対応し、下裾フェイルビット数ＢＦＢＣと上裾フェイルビット数ＴＦＢＣとの合計に相当する。フェイル割合ＲＡＴは、隣り合う２つのステート間における下裾フェイルビット数ＢＦＢＣと上裾フェイルビット数ＴＦＢＣとの割合に対応し、例えばＢＦＢＣをＴＦＢＣで割った数値に相当する。読み出し電圧のシフト量は、ＤＡＣ値によって記載されている。
図２２に示すように、例えば、ＢＦＢＣ＝１０且つＴＦＢＣ＝１００である場合、フェイルビット数ＦＢＣは“１１０”であり、フェイル割合ＲＡＴは“０．１”である。ＢＦＢＣ＝３０且つＴＦＢＣ＝６０である場合、フェイルビット数ＦＢＣは“９０”であり、フェイル割合ＲＡＴは“０．５”である。ＢＦＢＣ＝４０且つＴＦＢＣ＝４０である場合、フェイルビット数ＦＢＣは“８０”であり、フェイル割合ＲＡＴは“１”である。ＢＦＢＣ＝６０且つＴＦＢＣ＝３０である場合、フェイルビット数ＦＢＣは“９０”であり、フェイル割合ＲＡＴは“２”である。ＢＦＢＣ＝１００且つＴＦＢＣ＝１０である場合、フェイルビット数ＦＢＣは“１１０”であり、フェイル割合ＲＡＴは“１０”である。
このように、フェイルビット数ＦＢＣは、例えばフェイル割合ＲＡＴが“１”に近づく程小さくなる傾向がある。また、読み出し電圧を正方向にシフトした場合、下裾フェイルビット数ＢＦＢＣが増加し且つ上裾フェイルビット数ＴＦＢＣが減少すると考えられ、読み出し電圧を負方向にシフトした場合、下裾フェイルビット数ＢＦＢＣが減少し且つ上裾フェイルビット数ＴＦＢＣが増加すると考えられる。
このため、読み出し電圧のシフト量は、フェイル割合ＲＡＴが“１”よりも小さい場合に正方向に設定され、フェイル割合ＲＡＴが“１”よりも大きい場合に負方向に設定される。さらに、読み出し電圧のシフト量は、フェイル割合ＲＡＴが１から離れる程大きくなるように設定される。例えば、ＲＡＴ＝０．１である場合、読み出し電圧が＋５ＤＡＣ分だけシフトされる。ＲＡＴ＝０．５である場合、読み出し電圧が＋３ＤＡＣ分だけシフトされる。ＲＡＴ＝１である場合、読み出し電圧はシフトされない。ＲＡＴ＝２である場合、読み出し電圧が－３ＤＡＣ分だけシフトされる。ＲＡＴ＝１０である場合、読み出し電圧が－５ＤＡＣ分だけシフトされる。
なお、フェイル割合ＲＡＴに対する読み出し電圧のシフト量は、図２２に示された設定に限定されない。第１実施形態に係るメモリシステム１では、補正動作における読み出し電圧のシフト量が、少なくともフェイル割合ＲＡＴに基づいて決定されていればよい。
以上で説明された読み出し電圧の補正は、読み出し電圧毎、且つレイヤ（ＮＡＮＤストリングＮＳ）毎に実行される。具体的には、ＣＰＵ２３０は、図１９を用いて説明されたように、読み出しデータの出力順番に応じて、レイヤ毎のメモリセルトランジスタＭＣの閾値電圧分布を抽出する。そして、ＣＰＵ２３０は、レイヤ毎に抽出されたメモリセルトランジスタＭＣの閾値電圧分布毎に、上記補正動作を実行する。
ＴＬＣ方式が使用される場合、読み出し電圧Ｒ１に対応するフェイルビット数ＦＢＣは、“Ｓ０”ステートのＴＦＢＣと“Ｓ１”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ２に対応するフェイルビット数ＦＢＣは、“Ｓ１”ステートのＴＦＢＣと“Ｓ２”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ３に対応するフェイルビット数ＦＢＣは、“Ｓ２”ステートのＴＦＢＣと“Ｓ３”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ４に対応するフェイルビット数ＦＢＣは、“Ｓ３”ステートのＴＦＢＣと“Ｓ４”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ５に対応するフェイルビット数ＦＢＣは、“Ｓ４”ステートのＴＦＢＣと“Ｓ５”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ６に対応するフェイルビット数ＦＢＣは、“Ｓ５”ステートのＴＦＢＣと“Ｓ６”ステートのＢＦＢＣとの合計に対応する。読み出し電圧Ｒ７に対応するフェイルビット数ＦＢＣは、“Ｓ６”ステートのＴＦＢＣと“Ｓ７”ステートのＢＦＢＣとの合計に対応する。
そして、ＣＰＵ２３０は、“Ｓ０”及び“Ｓ１”ステートに対応するフェイル割合ＲＡＴと、“Ｓ１”及び“Ｓ２”ステートに対応するフェイル割合ＲＡＴと、“Ｓ２”及び“Ｓ３”ステートに対応するフェイル割合ＲＡＴと、“Ｓ３”及び“Ｓ４”ステートに対応するフェイル割合ＲＡＴと、“Ｓ４”及び“Ｓ５”ステートに対応するフェイル割合ＲＡＴと、“Ｓ５”及び“Ｓ６”ステートに対応するフェイル割合ＲＡＴと、“Ｓ６”及び“Ｓ７”ステートに対応するフェイル割合ＲＡＴとをそれぞれレイヤＬ毎に算出し、読み出し電圧Ｒ１～Ｒ７のそれぞれに対して読み出し電圧のシフト量をレイヤＬ毎に決定する。それから、ＣＰＵ２３０は、決定された読み出し電圧のレイヤＬ毎のシフト量に基づいて、補正値テーブルを適宜更新する。
図２３は、第１実施形態に係るメモリシステムで使用される補正値テーブルの一例を示すテーブルである。図２３に示すように、読み出し電圧の補正値ＣＯＬは、例えばブロックＢＬＫ、ストリングユニットＳＵ、ワード線ＷＬ、及びレイヤＩＤの組み合わせ毎に管理される。補正値ＣＯＬは、読み出し動作で使用される各読み出し電圧の補正値に対応している。補正値ＣＯＬは、例えば読み出し電圧毎にＤＡＣ（digital analog converter）値により管理される。レイヤＩＤは、例えば、ＮＡＮＤストリングＮＳに割り当てられた識別子と同じである。
読み出し動作において、ＣＰＵ２３０は、選択ワード線ＷＬｓｅｌに対応するアドレスのレイヤＬ０～Ｌ２に対応する補正値ＣＯＬを参照し、補正値ＣＯＬに基づいてデフォルト電圧からシフトされた電圧を、読み出し電圧として使用する。この場合、ＣＰＵ２３０は、例えば、最適な補正値ＣＯＬを用いた読み出し動作を、レイヤ毎に実行する。本動作の一例については第２実施形態で説明する。
なお、ページ単位の読み出し動作では、読み出し対象のページの読み出し動作で使用される読み出し電圧の補正値ＣＯＬのみが参照されてもよい。また、補正値ＣＯＬは、適宜グルーピングされてもよい。例えば、メモリユニットＭＵがＺ方向に積層された４つ以上のメモリセルトランジスタＭＣを備える場合に、複数のレイヤのそれぞれに適用され得る補正値ＣＯＬが、レイヤの高さに応じて適宜グルーピングされてもよい。また、メモリシステム１は、類似した特性を有する複数のワード線ＷＬに対して共通の補正値ＣＯＬを適用してもよい。これにより、メモリシステム１は、補正値テーブルのサイズを小さくすることができる。
（補正動作の流れ）
図２４は、第１実施形態に係るメモリシステムの補正動作の一例を示すフローチャートである。図２４に示すように、補正動作が開始すると、ＣＰＵ２３０は、ステップＳ１２及びＳ１３におけるエラー訂正処理の結果に基づいて、隣り合うステート間のフェイルビット数ＦＢＣ及びフェイル割合ＲＡＴを算出する（ステップＳ２０）。
次に、ＣＰＵ２３０は、算出したフェイルビット数ＦＢＣ又はフェイル割合ＲＡＴが所定の基準を満たしたか否かを確認する（ステップＳ２１）。所定の基準は、フェイルビット数ＦＢＣとフェイル割合ＲＡＴとのそれぞれに設定される。例えば、フェイルビット数ＦＢＣの基準はＦＢＣが所定の数値を下回ることであり、フェイル割合ＲＡＴの基準はＲＡＴが“１”を含む所定の範囲内に含まれることである。
ステップＳ２１においてＦＢＣ又はＲＡＴが基準を満たしていない場合（ステップＳ２１、ＮＯ）、ＣＰＵ２３０はフェイル割合ＲＡＴに基づいて読み出し電圧の補正値をレイヤ毎に算出する（ステップＳ２２）。ＣＰＵ２３０は、この補正値の算出に、例えば、図２２を用いて説明した方法を適用する。そして、ＣＰＵ２３０は、算出した読み出し電圧の補正値を用いてシフトリードを実行する（ステップＳ２３）。このシフトリードは、ステップＳ１１のパトロール読み出しに対して、使用される読み出し電圧がシフトされた読み出し動作である。それから、ＣＰＵ２３０は、シフトリードの読み出し結果に対するエラー訂正処理をＥＣＣ回路２６０に実行させる（ステップＳ２４）。ステップＳ２４のエラー訂正処理は、ステップＳ１２と同様の硬判定復号処理に対応している。ステップＳ２４のエラー訂正処理では、補正された読み出し電圧を使用するシフトリードの読み出し結果が使用されるため、エラーの訂正が、読み出し電圧の補正前よりも高確率で成功する。ステップＳ２４の硬判定復号処理が完了すると、ＣＰＵ２３０はステップＳ２０の処理に戻る。つまり、ＣＰＵ２３０は、ステップＳ２０～Ｓ２４の処理を適宜繰り返し実行される。
ステップＳ２１においてＦＢＣ又はＲＡＴが基準を満たしている場合（ステップＳ２１、ＹＥＳ）、ＣＰＵ２３０は、例えばシフトリードに使用した読み出し電圧の補正値とエラー訂正処理の結果とに基づいて、補正値テーブルを更新する（ステップＳ２５）。補正値テーブルの更新が完了すると、ＣＰＵ２３０は補正動作を完了する。すなわち、ＣＰＵ２３０は、ステップＳ１５の処理に移行して、パトロール動作の履歴テーブルを更新する。
なお、以上で説明した補正動作におけるステップＳ２０～Ｓ２２の処理は、設定された読み出し電圧毎に実行される。つまり、ステップＳ２１では、条件を満たした読み出し電圧と、条件を満たしていない読み出し電圧とが混在する場合がある。この場合にＣＰＵ２３０は、例えばステップＳ２１の次の動作を、条件を満たしていない場合を優先的に選択する。ステップＳ２１からステップＳ２５に処理が移行する条件としては、ステップＳ２０～Ｓ２４の処理が所定の回数繰り返されたことや、所定のステートがステップＳ２１の条件をパスしたこと等が設定されてもよい。
なお、ＦＢＣ及びＲＡＴは、ＥＣＣ回路２６０によって算出されてもよい。また、ステップＳ２０～Ｓ２４の処理の繰り返しにおいてステップＳ２１の条件を満たしたページがある場合に、ＣＰＵ２３０は、ステップＳ２３の当該ページに対するシフトリードを省略してもよい。この場合に、ＣＰＵ２３０は、ステップＳ２０におけるＦＢＣ及びＲＡＴの算出に、当該ページに対する直近のシフトリードに基づく結果を使用する。また、ＣＰＵ２３０は、ステップＳ２２の後に、算出された補正値に基づいて補正値テーブルを更新してもよい。この場合に、ＣＰＵ２３０は、ステップＳ２３で補正値テーブルに基づいた読み出し動作を実行する。
（補正動作の具体例）
以下に、補正動作の具体例について、下位ページに着目して説明する。以下の説明において、読み出し電圧Ｒ１のフェイルビット数ＦＢＣは、“Ｓ０”及び“Ｓ１”ステートの組に対応するＦＢＣのことを示している。読み出し電圧Ｒ１のフェイル割合ＲＡＴは、“Ｓ０”及び“Ｓ１”ステートの組に対応するＲＡＴのことを示している。同様に、読み出し電圧Ｒ５のフェイルビット数ＦＢＣは、“Ｓ４”及び“Ｓ５”ステートの組に対応するＦＢＣのことを示し、読み出し電圧Ｒ５のフェイル割合ＲＡＴは、“Ｓ４”及び“Ｓ５”ステートの組に対応するＲＡＴのことを示している。
図２５は、第１実施形態に係るメモリシステム１の補正動作における読み出し電圧の補正値ＣＯＬ、フェイルビット数ＦＢＣ、及びフェイル割合ＲＡＴの変化の一例を示すテーブルである。図２５に示すように、補正動作の前の読み出し電圧Ｒ１及びＲ５のそれぞれの補正値ＣＯＬが、“０”に設定されている。ステップＳ２１におけるＦＢＣ及びＲＡＴの基準の一例として、“ＦＢＣ＜３０又は０．７＜ＲＡＴ＜１．５”が設定されている。
図２５（ａ）に示すように、１回目の読み出し動作では、補正値ＣＯＬ＝０が適用された読み出し電圧Ｒ１と、補正値ＣＯＬ＝０が適用された読み出し電圧Ｒ５とが使用される。１回目の読み出し結果では、読み出し電圧Ｒ１及びＲ５のそれぞれのＦＢＣがそれぞれ“６０”及び“８０”であり、読み出し電圧Ｒ１及びＲ５のそれぞれのＲＡＴがそれぞれ“０．５”及び“２”となっている。つまり、読み出し電圧Ｒ１及びＲ５のそれぞれが、ＦＢＣ及びＲＡＴの基準を満たしていない。
この場合、ＣＰＵ２３０は、読み出し電圧Ｒ１及びＲ５のそれぞれに対して補正値の算出を実行する。例えば、ＣＰＵ２３０は、ＲＡＴ＝０．５に基づいて読み出し電圧Ｒ１に対する＋２ＤＡＣの補正を適用し、ＲＡＴ＝２に基づいて読み出し電圧Ｒ５に対する－５ＤＡＣの補正を適用する。そしてＣＰＵ２３０は、得られた読み出し電圧の補正値を適用した２回目の読み出し動作を実行する。
図２５（ｂ）に示すように、２回目の読み出し動作では、補正値ＣＯＬ＝＋２ＤＡＣが適用された読み出し電圧Ｒ１と、補正値ＣＯＬ＝－５ＤＡＣが適用された読み出し電圧Ｒ５とが使用される。２回目の読み出し結果では、読み出し電圧Ｒ１及びＲ５のそれぞれのＦＢＣがそれぞれ“２５”及び“５０”であり、読み出し電圧Ｒ１及びＲ５のそれぞれのＲＡＴがそれぞれ“０．８”及び“０．５”となっている。つまり、読み出し電圧Ｒ１がＦＢＣ及びＲＡＴの基準を満たしている（“Ａ”パス）。一方で、読み出し電圧Ｒ５がＦＢＣ及びＲＡＴの基準を満たしていない。
この場合、ＣＰＵ２３０は、読み出し電圧Ｒ５に対して補正値の算出を実行する。例えば、ＣＰＵ２３０は、ＲＡＴ＝０．５に基づいて読み出し電圧Ｒ５に対する＋３ＤＡＣの補正を適用する。また、ＣＰＵ２３０は、基準を満たした読み出し電圧Ｒ１に対する微調整を実行し、ＲＡＴ＝０．８に基づいて読み出し電圧Ｒ１に対する＋１ＤＡＣの補正を適用する。そしてＣＰＵ２３０は、得られた読み出し電圧の補正値を適用した２回目の読み出し動作を実行する。
図２５（ｃ）に示すように、３回目の読み出し動作では、補正値ＣＯＬ＝＋３ＤＡＣが適用された読み出し電圧Ｒ１と、補正値ＣＯＬ＝－２ＤＡＣが適用された読み出し電圧Ｒ５とが使用される。３回目の読み出し結果では、読み出し電圧Ｒ１及びＲ５のそれぞれのＦＢＣがそれぞれ“２０”及び“４０”であり、読み出し電圧Ｒ１及びＲ５のそれぞれのＲＡＴがそれぞれ“１”及び“１．２”となっている。つまり、読み出し電圧Ｒ１が２回目の読み出し結果と同様にＦＢＣ及びＲＡＴの基準を満たしている。一方で、読み出し電圧Ｒ５がＦＢＣの基準を満たしていない且つＲＡＴの基準を満たしている。
このように、ＦＢＣ及びＲＡＴのうち一方の基準のみを満たしている場合にも、読み出し電圧Ｒ５に対するステップＳ２１の基準は満たされる（“Ｃ”パス）。そして、ＣＰＵ２３０は、基準を満たした読み出し電圧Ｒ５に対する微調整を実行し、ＲＡＴ＝１．２に基づいて読み出し電圧Ｒ５に対する－１ＤＡＣの補正を適用し、補正動作を完了する。
その結果、図２５（ｄ）に示すように、補正動作後の読み出し電圧Ｒ１及びＲ５の補正値ＣＯＬは、それぞれ“＋３”及び“－３”に設定される。説明が省略されているが、シーケンサ１５は、下位ページの補正動作と並行して、中位ページ及び上位ページの補正動作も実行し得る。なお、ステップＳ２１の基準を満たした読み出し電圧に対する±１ＤＡＣの補正は、よりエラーの少ない読み出し電圧にするための微調整であるため、補正量が変更されてもよいし、省略されてもよい。
図２６は、第１実施形態に係るメモリシステム１の補正動作におけるフェイルビット数の変化の一例を示す模式図である。図２６は、図２５を用いて説明された各読み出し動作で、読み出し電圧Ｒ５に関連するステートの閾値電圧分布を示している。“Ｒ１ref”、“Ｒ１col１”、“Ｒ１col２”、及び“Ｒ１col３”は、それぞれ補正値ＣＯＬ＝０ＤＡＣ、－５ＤＡＣ、－２ＤＡＣ、及び－３ＤＡＣが適用された読み出し電圧Ｒ５である。
図２６（ａ）に示すように、Ｒ５refが使用された１回目の読み出し結果では、ＢＦＢＣ≫ＴＦＢＣとなっている。このため、続く２回目の読み出し動作では、読み出し電圧Ｒ５が、下裾フェイルビット数ＢＦＢＣが減少する負方向に大きく補正されている。
図２６（ｂ）に示すように、Ｒ５col１が使用された２回目の読み出し結果では、ＢＦＢＣ＜ＴＦＢＣとなっている。このため、続く３回目の読み出し動作では、読み出し電圧Ｒ５が、上裾フェイルビット数ＴＦＢＣが減少する正方向に補正されている。
図２６（ｃ）に示すように、Ｒ５col２が使用された３回目の読み出し結果では、ＢＦＢＣ＞ＦＢＣとなっている。一方で、図２５を用いて説明されたように、３回目の読み出し結果ではステップＳ２１におけるＲＡＴの条件が満たされている。このため、補正後の読み出し電圧では、読み出し電圧が、下裾フェイルビット数ＢＦＢＣが減少する負方向に微調整される。
図２６（ｄ）に示すように、補正後の読み出し電圧Ｒ５col３を用いた読み出し動作では、ＢＦＢＣ＝ＴＦＢＣに近づくことが期待される。言い換えると、補正後の読み出し電圧Ｒ５col３を用いた読み出し動作では、フェイル割合ＲＡＴが“１”に近づき、且つフェイルビット数ＦＢＣが極小になっていることが期待される。
［１－３］第１実施形態の効果
以上で説明した第１実施形態に係るメモリシステム１に依れば、データの信頼性を向上させることができる。以下に、第１実施形態に係るメモリシステム１における詳細な効果について説明する。
メモリセルトランジスタＭＣは、電荷蓄積層内の電子の数に応じて閾値電圧が変化し、閾値電圧に基づいて異なるデータを記憶する。しかしながら、電荷蓄積層内の電子は、各種動作により生じるストレスや時間経過によって増減する可能性がある。つまり、メモリセルトランジスタＭＣの閾値電圧は、当該メモリセルトランジスタＭＣにデータが書き込まれた後に変化する可能性がある。例えば、リードディスターブやプログラムディスターブ等の影響を受けてメモリセルトランジスタＭＣの閾値電圧分布の形状が変化すると、フェイルビット数ＦＢＣが増加して、読み出しデータのエラー訂正が失敗し得る。
これに対して、第１実施形態に係るメモリシステム１は、フェイルビット数ＦＢＣの増加を抑制するために、パトロール動作を定期的に実行する。そして、メモリシステム１は、パトロール読み出しの後に実行する補正動作によって、読み出し電圧を適宜補正する。これにより、第１実施形態に係るメモリシステム１は、読み出し電圧の補正値が最適な状態に維持することができ、メモリセルトランジスタＭＣに書き込まれたデータがエラー訂正不可能になるリスクを抑制することができる。
また、第１実施形態に係るメモリシステム１では、補正動作において下裾フェイルビット数ＢＦＢＣと上裾フェイルビット数ＴＦＢＣとの割合であるフェイル割合ＲＡＴを使用する。フェイル割合ＲＡＴは、読み出し電圧を補正する方向と大きさとの見積もりに使用される。そして、メモリシステム１は、補正動作において補正値の算出とシフトリードとの組を繰り返し、フェイル割合ＲＡＴを１に近づけることによって、読み出し電圧を高精度に補正することができる。その結果、第１実施形態に係るメモリシステム１は、フェイルビット数ＦＢＣの増加を抑制することができる。
なお、第１実施形態に係るメモリシステム１において、メモリセルトランジスタＭＣの形状は、メモリデバイス１００の製造プロセスに応じて変化し得る。そして、メモリセルトランジスタＭＣのゲート長及びゲート幅が、レイヤ毎にばらつき得る。つまり、メモリセルトランジスタＭＣの特性が、レイヤ毎にばらつき得る。このため、最適な読み出し電圧が、メモリセルトランジスタＭＣが設けられたレイヤ毎に異なることが考えられる。
そこで、第１実施形態に係るメモリシステム１では、上述した補正動作を、レイヤ毎に実行する。つまり、第１実施形態に係るメモリシステム１は、レイヤ毎に、最適な読み出し電圧の補正値を算出する。その結果、第１実施形態に係るメモリシステム１は、レイヤ毎の最適値を用いた読み出し動作を実行することができ、フェイルビット数ＦＢＣの増加を抑制することができる。従って、第１実施形態に係るメモリシステム１は、メモリシステム１記憶するデータの信頼性を向上させることができる。
［２］第２実施形態
第２実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１と同様のハードウェア構成を有する。第２実施形態は、第１実施形態で説明されたリトライシーケンスの第１の例に関する。以下に、第２実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。
［２－１］動作
第２実施形態に係るメモリシステム１は、リトライシーケンスにおいて、トラッキングリード及び最適値リードを実行する。トラッキングリードは、閾値電圧分布において、隣り合うステート間の谷部分を検出して、最適な読み出し電圧を算出する動作である。トラッキングリードは、“Ｖｔｈトラッキング”と呼ばれてもよい。最適値リードは、トラッキングリードによって得られた読み出し電圧の補正値を用いた読み出し動作である。以下に、第２実施形態に係るメモリシステム１の前提とされる動作としてワンレベルリードについて説明し、続けてトラッキングリードとリトライシーケンスとのそれぞれの詳細について順に説明する。
［２－１－１］ワンレベルリード
図２７は、第２実施形態に係るメモリシステム１におけるワンレベルリードのコマンドシーケンスの一例を示す模式図である。ＤＱ［７：０］は、メモリコントローラ２００及びメモリデバイス１００間で送受信されるコマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ等を示している。
図２７に示すように、ワンレベルリードを実行する場合に、メモリコントローラ２００は、まず、コマンド“ＸＸｈ”、アドレス“ＺＺｈ”、並びにデータ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”を、この順番に、メモリデバイス１００に送信する。アドレス“ＺＺｈ”は、ワンレベルリードを指定するコマンドである。データ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”は、コマンド“ＸＸｈ”及び“ＺＺｈ”に関連付けられたデータであり、アドレス“ＺＺｈ”によって指定されたワンレベルリードに関する情報を含む。
続けて、メモリコントローラ２００は、コマンド“００ｈ”、アドレス“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイス１００に送信する。メモリデバイス１００がコマンド“３０ｈ”を受信すると、シーケンサ１５が、メモリデバイス１００をレディ状態からビジー状態に遷移させて、ワンレベルリードを実行する。ワンレベルリードにおいて、シーケンサ１５は、データ“Ｐ０”、“Ｐ１”、“Ｐ２”及び“Ｐ３”によって指定された１種類の読み出し電圧を用いた読み出し動作を実行する。ワンレベルリードのその他の動作は、通常の読み出し動作と同様である。
図２８は、第２実施形態に係るメモリシステム１におけるワンレベルリードで使用されるパラメータの割り当ての一例を示すテーブルである。図２８に示すように、データ“Ｐ０”に、ワンレベルリードを実行する読み出し電圧を指定するコマンドが割り当てられる。具体的には、データ“Ｐ０”には、ワンレベルリードの対象がＲ１読み出し、Ｒ２読み出し、Ｒ３読み出し、Ｒ４読み出し、Ｒ５読み出し、Ｒ６読み出し、及びＲ７読み出しである場合に、例えば“００ｈ”、“０１ｈ”、“０２ｈ”、“０３ｈ”、“０４ｈ”、“０５ｈ”及び“０６ｈ”がそれぞれ格納される。なお、ワンレベルリードのパラメータ設定において、“Ｐ１”、“Ｐ２”及び“Ｐ３”のそれぞれは、例えば無効なデータとして取り扱われる。
なお、ワンレベルリードで使用されるパラメータの割り当ては、その他の割り当てであってもよい。ワンレベルリードで使用されるパラメータの割り当ては、使用される書き込みモードに応じて変更され得る。
［２－１－２］トラッキングリード
図２９は、第２実施形態に係るメモリシステム１のトラッキングリードで使用される読み出し電圧の一例を示す模式図である。図２９は、メモリセルトランジスタＭＣの閾値電圧分布のうち下位ページ読み出しに関連する“Ｓ０”、“Ｓ１”、“Ｓ４”及び“Ｓ５”ステートを抽出して示している。図２９に示すように、トラッキングリードにおいて、ＣＰＵ２３０は、隣り合う２つのステートの谷部分を対象として、読み出し電圧をシフトさせた読み出し動作（シフトリード）を複数回実行する。
本例では、読み出し電圧Ｒ１を対象としたトラッキングリードにおいて、読み出し電圧Ｒ１＿ＳＦＴ１～５が設定され、読み出し電圧Ｒ５を対象としたトラッキングリードにおいて、読み出し電圧Ｒ１＿ＳＦＴ１～５が設定されている。また、ＣＰＵ２３０は、下位ページ読み出しに対応するトラッキングリードにおいて、例えば、読み出し電圧Ｒ３を用いたワンレベルリードを実行する。なお、ワンレベルリードで使用される読み出し電圧は、少なくとも、当該ページの読み出し動作で使用される複数種類の読み出し電圧の間に設定された読み出し電圧であればよい。
設定された各読み出し電圧の高さは、Ｒ１＿ＳＦＴ１＜Ｒ１＿ＳＦＴ２＜Ｒ１＿ＳＦＴ３＜Ｒ１＿ＳＦＴ４＜Ｒ１＿ＳＦＴ５＜Ｒ３＜Ｒ５＿ＳＦＴ１＜Ｒ５＿ＳＦＴ２＜Ｒ５＿ＳＦＴ３＜Ｒ５＿ＳＦＴ４＜Ｒ５＿ＳＦＴ５である。読み出し電圧Ｒ１＿ＳＦＴ１～５は、“Ｓ０”及び“Ｓ１”ステートの谷部分の近傍に設定される。読み出し電圧Ｒ５＿ＳＦＴ１～５は、“Ｓ４”及び“Ｓ５”ステートの谷部分の近傍に設定される。また、これらの読み出し電圧によって、閾値電圧分布が、１２個の領域（１）～（１２）に分割される。
図３０は、第２実施形態に係るメモリシステム１のトラッキングリードで得られる読み出しデータの一例を示すテーブルである。セクション“Ｒ３”は、読み出し電圧Ｒ３のワンレベルリードによって得られた読み出し結果に対応している。セクション“ＳＦＴ１”は、読み出し電圧Ｒ１＿ＳＦＴ１及びＲ５＿ＳＦＴ１によって得られた読み出し結果に対応している。セクション“ＳＦＴ２”は、読み出し電圧Ｒ１＿ＳＦＴ２及びＲ５＿ＳＦＴ２によって得られた読み出し結果に対応している。セクション“ＳＦＴ３”は、読み出し電圧Ｒ１＿ＳＦＴ３及びＲ５＿ＳＦＴ３によって得られた読み出し結果に対応している。セクション“ＳＦＴ４”は、読み出し電圧Ｒ１＿ＳＦＴ４及びＲ５＿ＳＦＴ４によって得られた読み出し結果に対応している。セクション“ＳＦＴ５”は、読み出し電圧Ｒ１＿ＳＦＴ５及びＲ５＿ＳＦＴ５によって得られた読み出し結果に対応している。
図３０に示すように、セクション“Ｒ３”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が領域（１）～（６）のいずれかに含まれる場合に“０”になり、メモリセルトランジスタＭＣの閾値電圧が領域（７）～（１２）のいずれかに含まれる場合に“１”になる。
セクション“ＳＦＴ１”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が、領域（１）及び（８）～（１２）のいずれかに含まれる場合に“１”になり、領域（２）～（７）のいずれかに含まれる場合に“０”になる。
セクション“ＳＦＴ２”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が、領域（１）、（２）及び（９）～（１２）のいずれかに含まれる場合に“１”になり、領域（３）～（８）のいずれかに含まれる場合に“０”になる。
セクション“ＳＦＴ３”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が、領域（１）～（３）及び（１０）～（１２）のいずれかに含まれる場合に“１”になり、領域（４）～（９）のいずれかに含まれる場合に“０”になる。
セクション“ＳＦＴ４”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が、領域（１）～（４）、（１１）及び（１２）のいずれかに含まれる場合に“１”になり、領域（５）～（１０）のいずれかに含まれる場合に“０”になる。
セクション“ＳＦＴ５”の読み出し結果は、メモリセルトランジスタＭＣの閾値電圧が、領域（１）～（５）及び（１２）のいずれかに含まれる場合に“１”になり、領域（６）～（１１）のいずれかに含まれる場合に“０”になる。
図３１は、第２実施形態に係るメモリシステム１のトラッキングリードにおける読み出し電圧の最適値の検出方法の一例を示す模式図である。図３１（ａ）は、図２９に示された閾値電圧分布を示している。図３１（ｂ）は、図３１（ａ）に対応するオン状態のメモリセルトランジスタＭＣの数（オンセル数）を示している。図３１（ｃ）は、図３１（ｂ）に対応する領域（１）～（１２）毎のオンセル数のカウント結果を示し、オンセル数の変化量に対応している。
図３１（ａ）に示すようにトラッキングリードが実行されると、ＣＰＵ２３０は、図３１（ｂ）に示すようにメモリセルトランジスタＭＣのオンセル数をカウントする。オンセル数は、読み出し結果が図３０に示されたデータ“０”であるメモリセルトランジスタＭＣの数に対応している。具体的には、ＣＰＵ２３０は、読み出し電圧Ｒ３よりも低い領域（１）～（６）に含まれるオンセル数をカウントする場合に、カウント対象のセクションの読み出し結果とセクション“Ｒ３”の読み出し結果との論理積演算を使用してオン状態かオフ状態かを特定することによって、オンセル数をカウントする。一方で、ＣＰＵ２３０は、読み出し電圧Ｒ３よりも高い領域（７）～（１２）に含まれるオンセル数をカウントする場合に、カウント対象のセクションの読み出し結果とセクション“Ｒ３”の読み出し結果の反転データとの論理積演算を使用してオン状態かオフ状態かを特定することによって、オンセル数をカウントする。
例えば、ＣＰＵ２３０は、領域（１）に含まれるオンセル数をカウントする場合に、セクション“ＳＦＴ１”の読み出し結果とセクション“Ｒ３”の読み出し結果との論理積演算を使用してオン状態かオフ状態かを特定することによって、領域（１）に含まれるオンセル数をカウントする。ＣＰＵ２３０は、領域（７）に含まれるオンセル数をカウントする場合に、セクション“ＳＦＴ１”の読み出し結果とセクション“Ｒ３”の読み出し結果の反転データとの論理積演算を使用してオン状態かオフ状態かを特定することによって、領域（７）に含まれるオンセル数をカウントする。その他のセクションに関連付けられた領域におけるオンセル数は、セクション“ＳＦＴ１”に関連付けられた領域（１）及び（７）と同様の方法で算出される。
本例では、オンセル数が、領域（１）から領域（５）に向かって増加し、領域（７）から領域（１２）に向かって減少している。そして、ＣＰＵ２３０は、図３１（ａ）に示すように領域（１）～（１２）毎のオンセル数をカウントする。すると、“Ｓ０”及び“Ｓ１”ステートの谷部分と、“Ｓ４”及び“Ｓ５”ステートの谷部分とのそれぞれで、凹状に並んだカウント結果が得られる。それから、ＣＰＵ２３０は、領域（１）～（５）で検出された谷部分に基づいて、読み出し電圧Ｒ１の最適値を検出し、読み出し電圧Ｒ１の補正値を算出する。同様に、ＣＰＵ２３０は、領域（７）～（１２）で検出された谷部分に基づいて、読み出し電圧Ｒ５の最適値を検出し、読み出し電圧Ｒ５の補正値を算出する。なお、ＣＰＵ２３０は、下位ページ以外を対象としたトラッキングリードについても、下位ページを対象としたトラッキングリードと同様に実行することができる。
［２－１－３］リトライシーケンス
図３２は、第２実施形態に係るメモリシステム１のリトライシーケンスの一例を示すフローチャートである。
図３２に示すように、図２０のステップＳ１６のリトライシーケンスが開始すると、ＣＰＵ２３０は、レイヤ毎のトラッキングリードを実行する（ステップＳ３０）。具体的には、ＣＰＵ２３０は、まず図２９を用いて説明されたように、読み出し電圧をシフトさせた読み出し動作（シフトリード）を複数回実行する。そして、ＣＰＵ２３０は、図１９を用いて説明されたように、読み出しデータの出力順番に応じて、レイヤ毎のメモリセルトランジスタＭＣの閾値電圧分布を抽出する。それから、ＣＰＵ２３０は、レイヤ毎に抽出されたメモリセルトランジスタＭＣの閾値電圧分布毎に、読み出し電圧の最適値の算出を実行する。
次に、ＣＰＵ２３０は、レイヤ毎の最適値リードを実行する（ステップＳ３１）。つまり、ＣＰＵ２３０が、ステップＳ３０の処理によって得られたレイヤ毎の読み出し電圧の最適値を用いたシフトリードを実行する。そして、ＣＰＵ２３０は、最適値リードの読み出し結果に対するエラー訂正処理（硬判定復号処理）をＥＣＣ回路２６０に実行させる（ステップＳ３２）。
ステップＳ３２においてエラー訂正が成功した場合（ステップＳ３３、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。読み出し動作の結果が読み出しパスである場合、ＣＰＵ２３０は、最適値リードによる読み出しデータを用いて、続くステップＳ１７のリフレッシュ動作を実行する。
ステップＳ３２においてエラー訂正が失敗した場合（ステップＳ３３、ＮＯ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しフェイル”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。読み出し動作の結果が読み出しフェイルである場合、ＣＰＵ２３０は、当該ページの読み出しデータを消失したものと認識する。
（レイヤ毎の最適値算出）
図３３は、第２実施形態に係るメモリシステム１のレイヤ毎のトラッキングリードの処理の一例を示すフローチャートである。図３３は、レイヤ毎のトラッキングリードが下位ページを対象として実行された場合の動作の具体例を示している。ＣＰＵ２３０は、トラッキングリードの処理に、例えば、複数のカウンタを使用する。以下では、第１のカウンタの数値を変数ｉとし、第２のカウンタの数値を変数ｊと定義して説明する。
図３３に示すように、図３２のステップＳ３０のレイヤ毎のトラッキングリードが開始すると、ＣＰＵ２３０は、トラッキングリードの対象であるワード線ＷＬｎを選択したワンレベルリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したワンレベルリードの結果をＲＡＭ２２０に格納させる（ステップＳ１００）。
次に、ＣＰＵ２３０は、第１のカウンタに“１”を代入する（ステップＳ１０１）。すなわち、ＣＰＵ２３０は、“ｉ＝１”の処理を実行する。第１のカウンタの数値は、シフトリードの実行回数を示している。
次に、ＣＰＵ２３０は、ワード線ＷＬｎを選択し、且つ読み出し電圧Ｒ１及びＲ５のｉ回目のシフトリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したシフトリードの結果をＲＡＭ２２０に格納させる（ステップＳ１０２）。
次に、ＣＰＵ２３０は、Ｒ１（ｉ）のレベル分離演算を実行する（ステップＳ１０３）。“Ｒ１（ｉ）のレベル分離演算”は、ｉ回目のシフトリードにおける読み出し電圧Ｒ１＿ＳＦＴｉ及びＲ５＿ＳＦＴｉの読み出し結果と、ワンレベルリードの読み出し結果との論理積演算に対応している。これにより、ＣＰＵ２３０は、ｉ回目のシフトリードにおいて読み出し電圧Ｒ１（ｉ）に関連付けられたオンセル数を示すデータを取得する。
次に、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ１０４）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。第２のカウンタの数値は、メモリセルトランジスタＭＣのレイヤ位置を示している。
次に、ＣＰＵ２３０は、レイヤＬｊの“１”をカウントする（ステップＳ１０５）。具体的には、ＣＰＵ２３０は、ステップＳ１０３により得られた演算結果のうち、レイヤＬｊに対応する演算結果を抽出する。そして、ＣＰＵ２３０は、抽出した演算結果のうち、“１”データである演算結果の数をカウントして、カウント結果を読み出し電圧Ｒ１＿ＳＦＴｉのオンセル数のカウント結果として例えばＲＡＭ２２０に格納させる。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ１０６）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。ｊ＝＝２は、メモリセルトランジスタＭＣの積層数が３層であることを示している。なお、ステップＳ１０６における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ１０６において、“ｊ＝＝２”が満たされない場合に（ステップＳ１０６、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ１０７、ｊ＋＋）、ステップＳ１０５の処理に戻る。
ステップＳ１０６において、“ｊ＝＝２”が満たされる場合に（ステップＳ１０６、ＹＥＳ）、ＣＰＵ２３０は、Ｒ５（ｉ）のレベル分離演算を実行する（ステップＳ１０８）。“Ｒ５（ｉ）”は、ｉ回目のシフトリードにおける読み出し電圧Ｒ１＿ＳＦＴｉ及びＲ５＿ＳＦＴｉの読み出し結果と、ワンレベルリードの読み出し結果の反転データとの論理積演算の結果に対応している。これにより、ＣＰＵ２３０は、ｉ回目のシフトリードにおいて読み出し電圧Ｒ５（ｉ）に関連付けられたオンセル数を示すデータを取得する。
次に、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ１０９）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。
次に、ＣＰＵ２３０は、レイヤＬｊの“１”をカウントする（ステップＳ１１０）。具体的には、ＣＰＵ２３０は、ステップＳ１０８により得られた演算結果のうち、レイヤＬｊに対応する演算結果を抽出する。そして、ＣＰＵ２３０は、抽出した演算結果のうち、“１”データである演算結果の数をカウントして、カウント結果を読み出し電圧Ｒ５＿ＳＦＴｉのオンセル数のカウント結果として例えばＲＡＭ２２０に格納させる。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ１１１）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ１１１における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ１１１において、“ｊ＝＝２”が満たされない場合に（ステップＳ１１１、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ１１２、ｊ＋＋）、ステップＳ１１０の処理に戻る。
ステップＳ１１１において、“ｊ＝＝２”が満たされる場合に（ステップＳ１１１、ＹＥＳ）、ＣＰＵ２３０は、第１のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ１１３）。具体的には、ＣＰＵ２３０は、“ｉ＝＝５”が満たされるか否かを確認する。なお、ステップＳ１１３における判定の数値は、トラッキングリードにおけるシフトリードの実行回数に応じて変更され得る。
ステップＳ１１３において、“ｉ＝＝５”が満たされない場合に（ステップＳ１１３、ＮＯ）、ＣＰＵ２３０は、第１のカウンタの数値をインクリメントして（ステップＳ１１４、ｉ＋＋）、ステップＳ１０２の処理に戻る。
ステップＳ１１３において、“ｉ＝＝５”が満たされる場合に（ステップＳ１１３、ＹＥＳ）、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ１１５）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。
次に、ＣＰＵ２３０は、レイヤＬｊのＲ１最適値を検出する（ステップＳ１１６）。具体的には、ＣＰＵ２３０は、レイヤＬｊに対応する複数のメモリセルトランジスタＭＣの読み出し電圧Ｒ１＿ＳＦＴ１～５のそれぞれのオンセル数のカウント結果に基づいて、レイヤＬｊにおける読み出し電圧Ｒ１の最適値を検出する。すなわち、ＣＰＵ２３０は、レイヤＬｊにおける読み出し電圧Ｒ１の補正値を算出する。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ１１７）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ１１１における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ１１７において、“ｊ＝＝２”が満たされない場合に（ステップＳ１１７、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ１１８、ｊ＋＋）、ステップＳ１１６の処理に戻る。
ステップＳ１１７において、“ｊ＝＝２”が満たされる場合に（ステップＳ１１７、ＹＥＳ）、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ１１９）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。
次に、ＣＰＵ２３０は、レイヤＬｊのＲ５最適値を検出する（ステップＳ１２０）。具体的には、ＣＰＵ２３０は、レイヤＬｊに対応する複数のメモリセルトランジスタＭＣの読み出し電圧Ｒ５＿ＳＦＴ１～５のそれぞれのオンセル数のカウント結果に基づいて、レイヤＬｊにおける読み出し電圧Ｒ５の最適値を検出する。すなわち、ＣＰＵ２３０は、レイヤＬｊにおける読み出し電圧Ｒ５の補正値を算出する。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ１２１）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ１２１における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ１２１において、“ｊ＝＝２”が満たされない場合に（ステップＳ１２１、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ１２２、ｊ＋＋）、ステップＳ１２０の処理に戻る。
ステップＳ１２１において、“ｊ＝＝２”が満たされる場合に（ステップＳ１２２、ＹＥＳ）、ＣＰＵ２３０は、レイヤ別のトラッキングリードの処理を終了する（リターン）。すなわち、ＣＰＵ２３０は、ステップＳ３０の処理を完了してステップＳ３１の処理に移行する。
なお、ＣＰＵ２３０は、レイヤ毎のトラッキングリードを、図３３を用いて説明された以外の方法を用いて実行してもよい。ＣＰＵ２３０は、同様の結果が得られるのであれば、図３３に示された処理の順番を適宜入れ替えてもよいし、その他の動作を活用してもよい。また、ＣＰＵ２３０は、下位ページ以外のページに対しても同様に、レイヤ別のトラッキングリードを実行することができる。
図３４は、第２実施形態に係るメモリシステム１のレイヤ毎のカウント対象の読み出しデータの一例を示すテーブルである。図３４の上側に示されたテーブルの内容は、図１９に示されたテーブルの内容と同様である。図３４の下側は、カウント対象のレイヤと読み出しデータとの組み合わせを示している。
図３４の下側に示すように、ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ０”である場合に、読み出しデータの出力順番が（１＋ｋ×３）（ｋは０以上の整数）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ０のカウント対象の読み出しデータとして、データＤ０、Ｄ３、Ｄ６、Ｄ９、Ｄ１２、Ｄ１５、Ｄ１８、Ｄ２１、…、を抽出する。
ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ１”である場合に、読み出しデータの出力順番が（２＋ｋ×３）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ１のカウント対象の読み出しデータとして、データＤ１、Ｄ４、Ｄ７、Ｄ１０、Ｄ１３、Ｄ１６、Ｄ１９、Ｄ２２、…、を抽出する。
ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ２”である場合に、読み出しデータの出力順番が（３＋ｋ×３）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ２のカウント対象の読み出しデータとして、データＤ２、Ｄ５、Ｄ８、Ｄ１１、Ｄ１４、Ｄ１７、Ｄ２０、Ｄ２３、…、を抽出する。
このように、ＣＰＵ２３０は、データの出力順番に応じてレイヤ毎の読み出しデータを抽出することによって、ステップＳ１０５及びＳ１１０のそれぞれの処理を実行することができる。すなわち、ＣＰＵ２３０は、レイヤ毎の所定のビットの数を数えることができる。
（最適値リード）
図３５は、第２実施形態に係るメモリシステム１のレイヤ毎の最適値リードの処理の一例を示すフローチャートである。図３５は、レイヤ毎の最適値リードが下位ページを対象として実行された場合の動作の具体例を示している。ＣＰＵ２３０は、トラッキングリードの処理に、例えば、第２のカウンタを使用する。以下では、第２のカウンタの数値を変数ｊと定義して説明する。
図３５に示すように、図３２のステップＳ３１のレイヤ毎のトラッキングリードが開始すると、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ２００）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。第２のカウンタの数値は、メモリセルトランジスタＭＣのレイヤ位置を示している。
次に、ＣＰＵ２３０は、ワード線ＷＬｎを選択し、且つレイヤＬｊのＲ１最適値とＲ５最適値とを用いたシフトリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したシフトリードの結果をＲＡＭ２２０に格納させる（ステップＳ２０１）。
次に、ＣＰＵ２３０は、読み出しデータの出力順番に応じて、ステップＳ１０２により得られたシフトリードの結果からレイヤＬｊの読み出し結果を抽出する（ステップＳ２０２）。
次に、ＣＰＵ２３０は、ステップＳ２０２により抽出された読み出し結果を合成する（ステップＳ２０３）。読み出し結果の合成方法の詳細については後述する。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ２０４）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ２０４における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ２０４において、“ｊ＝＝２”が満たされない場合に（ステップＳ２０４、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ２０５、ｊ＋＋）、ステップＳ２０１の処理に戻る。
ステップＳ２０４において、“ｊ＝＝２”が満たされる場合に（ステップＳ２０４、ＹＥＳ）、ＣＰＵ２３０は、レイヤ別の最適値リードの処理を終了する（リターン）。すなわち、ＣＰＵ２３０は、ステップＳ３１の処理を完了してステップＳ３２の処理に移行する。
なお、ＣＰＵ２３０は、レイヤ毎の最適値リードを、図３５を用いて説明された以外の方法を用いて実行してもよい。ＣＰＵ２３０は、同様の結果が得られるのであれば、図３５に示された処理の順番を適宜入れ替えてもよいし、その他の動作を活用してもよい。また、ＣＰＵ２３０は、下位ページ以外のページに対しても同様に、レイヤ別の最適値リードを実行することができる。
図３６は、第２実施形態に係るメモリシステム１の読み出し動作で合成される読み出しデータの一例を示すテーブルである。図３６は、最適値リードの対象の各レイヤにおいて、出力信号（信号ＤＱ［７：０］）に割り当てられた最初の８ビットの読み出しデータを示している。レイヤＬ０の読み出しデータには、“＿Ｌ０”が付加されている。レイヤＬ１の読み出しデータには、“＿Ｌ１”が付加されている。レイヤＬ２の読み出しデータには、“＿Ｌ２”が付加されている。合成データは、ステップＳ２０３においてＣＰＵ２３０が合成する読み出し結果の組み合わせである。図３６に示すように、ＣＰＵ２３０は、最適値リードの読み出し結果を合成する。
本例では、読み出しデータの出力順番が（１＋ｋ×３）（ｋは０以上の整数）番目である読み出しデータがレイヤＬ０に対応する。このため、ＣＰＵ２３０は、レイヤＬ０の最適値リードの読み出し結果から、データＤ０＿Ｌ０、データＤ３＿Ｌ０、データＤ６＿Ｌ０、…を抽出して、合成データに格納する。
本例では、読み出しデータの出力順番が（２＋ｋ×３）番目である読み出しデータがレイヤＬ１に対応する。このため、ＣＰＵ２３０は、レイヤＬ１の最適値リードの読み出し結果から、データＤ１＿Ｌ１、データＤ４＿Ｌ１、データＤ７＿Ｌ１、…を抽出して、合成データに格納する。
本例では、読み出しデータの出力順番が（３＋ｋ×３）番目である読み出しデータがレイヤＬ２に対応する。このため、ＣＰＵ２３０は、レイヤＬ２の最適値リードの読み出し結果から、データＤ２＿Ｌ２、データＤ５＿Ｌ２、…を抽出して、合成データに格納する。
ＣＰＵ２３０は、上述したように合成データを生成し、ＥＣＣ回路２６０が、生成された合成データを参照して、硬判定復号処理Ｓ３２を実行する。なお、ＣＰＵ２３０は、読み出し電圧の補正値が同じである複数のレイヤが存在する場合に、当該複数のレイヤに対する最適値リードを統合して実行してもよい。この場合、ＣＰＵ２３０が実行する最適値リードの回数が、メモリセルトランジスタＭＣの積層数よりも少なくなる。
また、ＣＰＵ２３０は、バッファメモリ２４０に格納されたトラッキングリードのデータから、最適値リードと同じ読み出し電圧を用いた結果を抽出してもよい。この場合、ＣＰＵ２３０は、最適値リードの実行回数を減らすことができ、リトライシーケンスの処理を高速化させることができる。
［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係るメモリシステム１は、リトライシーケンスにおいて、レイヤ毎の読み出し電圧の最適値を探索するトラッキングリードと、検出した最適値を用いたレイヤ毎の最適値リードとを実行する。これにより、第２実施形態に係るメモリシステム１は、通常の読み出し動作において読み出すことができなかったページのデータを、通常の読み出し動作よりも正確に読み出すことができ、高確率でエラーを訂正することができる。その結果、第２実施形態に係るメモリシステム１は、フェイルビット数ＦＢＣが増加したページのデータを救済することができ、メモリシステム１が記憶するデータの信頼性を向上させることができる。
［３］第３実施形態
第３実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１と同様のハードウェア構成を有する。第３実施形態は、第１実施形態で説明されたリトライシーケンスの第２の例に関する。以下に、第３実施形態に係るメモリシステム１について、第１及び第２実施形態と異なる点を説明する。
［３－１］動作
第３実施形態に係るメモリシステム１は、リトライシーケンスにおいて、第１軟判定復号処理を実行する。第１軟判定復号処理は、ハードビットデータと２種類のソフトビットデータ（－Δのソフトビットデータと＋Δのソフトビットデータ）とを用いた軟判定復号処理である。以下に、第３実施形態におけるリトライシーケンスと、第１軟判定復号処理とのそれぞれの詳細について順に説明する。
［３－１－１］リトライシーケンス
図３７は、第３実施形態に係るメモリシステムのリトライシーケンスの一例を示すフローチャートである。
図３７に示すように、ステップＳ１６のリトライシーケンスが開始すると、ＣＰＵ２３０は、第２実施形態と同様に、レイヤ毎のトラッキングリードを実行する（ステップＳ３０）。次に、ＣＰＵ２３０は、第２実施形態と同様に、レイヤ毎の最適値リードを実行する（ステップＳ３１）。そして、ＣＰＵ２３０は、第２実施形態と同様に、最適値リードの読み出し結果に対するエラー訂正処理（硬判定復号処理）をＥＣＣ回路２６０に実行させる（ステップＳ３２）。
ステップＳ３２においてエラー訂正が成功した場合（ステップＳ３３、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。
ステップＳ３２においてエラー訂正が失敗した場合（ステップＳ３３、ＮＯ）、ＣＰＵ２３０は、レイヤ毎の第１ソフトビットデータ生成処理を実行する（ステップＳ４０）。そして、ＣＰＵ２３０は、ステップＳ３０の読み出し結果と、ステップＳ４０の読み出し結果とを用いて、第１軟判定復号処理を実行する（ステップＳ４１）。レイヤ毎の第１ソフトビットデータ生成処理と第１軟判定復号処理とのそれぞれの詳細については後述する。
ステップＳ４２においてエラー訂正が成功した場合（ステップＳ４２、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。
ステップＳ４２においてエラー訂正が失敗した場合（ステップＳ４２、ＮＯ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しフェイル”として（ステップＳ３５）、リトライシーケンスを終了する（リターン）。
［３－１－２］レイヤ毎の第１ソフトビットデータ生成処理
図３８は、第３実施形態に係るメモリシステムのレイヤ毎の第１ソフトビットデータ生成処理の一例を示すフローチャートである。図３８は、レイヤ毎の第１ソフトビットデータ生成処理が下位ページを対象として実行された場合の動作の具体例を示している。ＣＰＵ２３０は、トラッキングリードの処理に、例えば、第２のカウンタを使用する。以下では、第２のカウンタの数値を変数ｊと定義して説明する。
図３８に示すように、ステップＳ４０のレイヤ毎の第１ソフトビットデータ生成処理が開始すると、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ３００）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。第２のカウンタの数値は、メモリセルトランジスタＭＣのレイヤ位置を示している。
次に、ＣＰＵ２３０は、ワード線ＷＬｎを選択し、且つレイヤＬｊのＲ１最適値－ΔとレイヤＬｊのＲ５最適値－Δとを用いたシフトリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したシフトリードの結果をＲＡＭ２２０に格納させる（ステップＳ３０１）。“Ｒ１最適値－Δ”は、ステップＳ３０により算出されたレイヤＬｊの読み出し電圧Ｒ１の最適値から、所定の値（Δ）を減算した読み出し電圧である。“Ｒ５最適値－Δ”は、ステップＳ３０により算出されたレイヤＬｊの読み出し電圧Ｒ５の最適値から、所定の値（Δ）を減算した読み出し電圧である。なお、読み出し電圧Ｒ１から差し引かれる所定の値と、読み出し電圧Ｒ５から差し引かれる所定の値とは、同じであってもよいし、異なっていても良い。
次に、ＣＰＵ２３０は、ステップＳ３０１のシフトリードによる読み出し結果から、レイヤＬｊの読み出し結果を抽出する（ステップＳ３０２）。具体的には、ＣＰＵ２３０は、図１９を用いて説明されたように、読み出しデータの出力順番に応じて、レイヤＬｊに対応するメモリセルトランジスタＭＣの読み出し結果を抽出する。
次に、ＣＰＵ２３０は、－Δの読み出し結果を合成する（ステップＳ３０３）。この－Δの読み出し結果の合成方法は、例えば、図３６を用いて説明された方法と同様である。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ３０４）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ３０４における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ３０４において、“ｊ＝＝２”が満たされない場合に（ステップＳ３０４、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ３０５、ｊ＋＋）、ステップＳ３０１の処理に戻る。
ステップＳ３０４において、“ｊ＝＝２”が満たされる場合に（ステップＳ３０４、ＹＥＳ）、ＣＰＵ２３０は、第２のカウンタをリセットする（ステップＳ３０６）。すなわち、ＣＰＵ２３０は、“ｊ＝０”の処理を実行する。
次に、ＣＰＵ２３０は、ワード線ＷＬｎを選択し、且つレイヤＬｊのＲ１最適値＋ΔとレイヤＬｊのＲ５最適値＋Δとを用いたシフトリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したシフトリードの結果をＲＡＭ２２０に格納させる（ステップＳ３０７）。“Ｒ１最適値＋Δ”は、ステップＳ３０により算出されたレイヤＬｊの読み出し電圧Ｒ１の最適値から、所定の値（Δ）を加算した読み出し電圧である。“Ｒ５最適値＋Δ”は、ステップＳ３０により算出されたレイヤＬｊの読み出し電圧Ｒ５の最適値から、所定の値（Δ）を加算した読み出し電圧である。なお、読み出し電圧Ｒ１に加算される所定の値と、読み出し電圧Ｒ５に加算される所定の値とは、同じであってもよいし、異なっていても良い。
次に、ＣＰＵ２３０は、ステップＳ３０７のシフトリードによる読み出し結果から、レイヤＬｊの読み出し結果を抽出する（ステップＳ３０２）。具体的には、ＣＰＵ２３０は、図１９を用いて説明されたように、読み出しデータの出力順番に応じて、レイヤＬｊに対応するメモリセルトランジスタＭＣの読み出し結果を抽出する。
次に、ＣＰＵ２３０は、＋Δの読み出し結果を合成する（ステップＳ３０３）。この＋Δの読み出し結果の合成方法は、例えば、図３６を用いて説明された方法と同様である。
次に、ＣＰＵ２３０は、第２のカウンタの数値が所定の数に達したか否かを確認する（ステップＳ３１０）。具体的には、ＣＰＵ２３０は、“ｊ＝＝２”が満たされるか否かを確認する。なお、ステップＳ３１０における判定の数値は、メモリセルトランジスタＭＣの積層数に応じて変更され得る。
ステップＳ３１０において、“ｊ＝＝２”が満たされない場合に（ステップＳ３１０、ＮＯ）、ＣＰＵ２３０は、第２のカウンタの数値をインクリメントして（ステップＳ３１１、ｊ＋＋）、ステップＳ３０７の処理に戻る。
ステップＳ３１１において、“ｊ＝＝２”が満たされる場合に（ステップＳ３１０、ＹＥＳ）、ＣＰＵ２３０は、レイヤ毎の第１ソフトビットデータ生成処理を終了する（リターン）。すなわち、ＣＰＵ２３０は、ステップＳ４０の処理を完了してステップＳ４１の処理に移行する。
レイヤ毎の第１ソフトビットデータ生成処理において、ステップＳ３０３の繰り返しにより合成された読み出し結果が－Δのソフトビットに対応し、ステップＳ３０９の繰り返しにより合成された読み出し結果が＋Δのソフトビットに対応している。なお、ＣＰＵ２３０は、レイヤ毎の第１ソフトビットデータ生成処理を、図３８を用いて説明された以外の方法を用いて実行してもよい。ＣＰＵ２３０は、同様の結果が得られるのであれば、図３８に示された処理の順番を適宜入れ替えてもよいし、その他の動作を活用してもよい。また、ＣＰＵ２３０は、下位ページ以外のページに対しても同様に、レイヤ毎の第１ソフトビットデータ生成処理を実行することができる。
［３－１－３］第１軟判定復号処理
第３実施形態において、メモリコントローラ２００内のＲＡＭ２２０は、対数尤度比（Log Likelihood Ratio：ＬＬＲ）テーブルを格納している。対数尤度比テーブル（以下、ＬＬＲテーブルと呼ぶ）は、軟判定復号処理においてＥＣＣ回路２６０により参照される。ＬＬＲテーブルは、メモリセルトランジスタＭＣが有し得る閾値電圧の範囲が複数の範囲に分割された場合における分割された各範囲と、対数尤度比（ＬＬＲ）値との関係を保持する。ＬＬＲ値は、ある読み出し電圧により読み出されたデータの信頼度（確からしさ）を示し、事前評価によって確定される。
図３９は、第３実施形態に係るメモリシステム１におけるＬＬＲテーブルの設定の一例を示す模式図である。図３９は、下位ページに対する第１軟判定復号処理において、２種類のソフトビットデータ（－ΔのソフトビットデータＳＢ１と＋ΔのソフトビットデータＳＢ２）が利用される場合のＬＬＲテーブルの一例を示している。尚、各ＬＬＲテーブルにおけるデータの割り付けやＬＬＲ値は、あくまで一例である。ＬＬＲ値は、設定されたソフトビットの読み出し電圧を用いた事前評価によって予め設定された値であればよい。
図３９に示された一例では、－ΔのソフトビットデータＳＢ１の読み出し電圧として、Ｒ１＿Ｍ及びＲ５＿Ｍが設定され、＋ΔのソフトビットデータＳＢ１の読み出し電圧として、Ｒ１＿Ｐ及びＲ５＿Ｐが設定されている。ワンレベルリードの読み出し電圧として、読み出し電圧Ｒ３が設定されている。そして、本例では、下位ページのＬＬＲ値が、ワンレベルリードのビットデータＯＢと、下位ページのハードビットデータＨＢと、＋Δ及び－ΔのソフトビットデータＳＢ１及びＳＢ２とに基づいて決定される。以下に、本ＬＬＲテーブルのデータの割り付けとＬＬＲ値の一例を羅列する。
（例）“ワンレベルリードのビットデータＯＢ／下位ページのハードビットデータＨＢ／－ΔのソフトビットデータＳＢ１／＋ΔのソフトビットデータＳＢ２”：“ＬＬＲ値”
“１１１１”：“－Ｎａ”
“１１０１”：“－Ｎｂ”
“１００１”：“Ｎｂ”
“１０００”：“Ｎａ”
“００００”：“Ｎａ”
“００１０”：“Ｎｂ”
“０１１０”：“－Ｎｂ”
“０１１１”：“－Ｎａ”
このように、本ＬＬＲテーブルでは、ワンレベルリードのビットデータＯＢと下位ページのハードビットデータＨＢと－Δ及び＋ΔのソフトビットデータＳＢ１及びＳＢ２との組み合わせが、８種類形成される。そして、形成された８種類の組み合わせのそれぞれに対して、それぞれ下位ビットのＬＬＲ値が割り当てられる。
“Ｎａ”の絶対値は、“Ｎｂ”の絶対値よりも大きい。ＬＬＲ値の絶対値の大きさは、ハードビット＝“０”データであることの確からしさを示している。例えば、隣接している２つのステートで、ＬＬＲ値の絶対値が小さいほど、誤読み出しされているビットの割合が低いことを示している。ＥＣＣ回路２６０は、このようなＬＬＲテーブルを用いることにより、下位ページデータの第１軟判定復号処理を実行することができる。
［３－２］第３実施形態の効果
以上で説明されたように、第３実施形態に係るメモリシステム１は、リトライシーケンスにおいて、第２実施形態で説明されたトラッキングリード及び最適値リードの後に、硬判定復号処理よりもエラー訂正能力が高い第１軟判定復号処理をレイヤ毎に実行する。これにより、第３実施形態に係るメモリシステム１は、第２実施形態よりも高確率でエラーを訂正することができ、フェイルビット数ＦＢＣが増加したページのデータを救済することができる。その結果、第３実施形態に係るメモリシステム１は、第２実施形態よりも、メモリシステム１が記憶するデータの信頼性を向上させることができる。
［４］第４実施形態
第４実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１と同様のハードウェア構成を有する。第４実施形態は、第１実施形態で説明されたリトライシーケンスの第３の例に関する。以下に、第４実施形態に係るメモリシステム１について、第１～第３実施形態と異なる点を説明する。
［４－１］動作
第４実施形態に係るメモリシステム１は、リトライシーケンスにおいて、第２軟判定復号処理をさらに実行する。第２軟判定復号処理は、選択ワード線ＷＬｓｅｌと隣接したワード線ＷＬの読み出し結果を用いた軟判定復号処理である。以下に、第３実施形態におけるリトライシーケンスと、第２軟判定復号処理とのそれぞれの詳細について順に説明する。
［４－１－１］リトライシーケンス
図４０は、第４実施形態に係るメモリシステムのリトライシーケンスの一例を示すフローチャートである。
図４０に示すように、図２０のステップＳ１６のリトライシーケンスが開始すると、ＣＰＵ２３０は、第２実施形態と同様に、レイヤ毎のトラッキングリードを実行する（ステップＳ３０）。次に、ＣＰＵ２３０は、第２実施形態と同様に、レイヤ毎の最適値リードを実行する（ステップＳ３１）。そして、ＣＰＵ２３０は、第２実施形態と同様に、最適値リードの読み出し結果に対するエラー訂正処理（硬判定復号処理）をＥＣＣ回路２６０に実行させる（ステップＳ３２）。
ステップＳ３２においてエラー訂正が成功した場合（ステップＳ３３、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。
ステップＳ３２においてエラー訂正が失敗した場合（ステップＳ３３、ＮＯ）、ＣＰＵ２３０は、第３実施形態と同様に、レイヤ毎の第１ソフトビットデータ生成処理を実行する（ステップＳ４０）。そして、ＣＰＵ２３０は、第３実施形態と同様に、第１軟判定復号処理を実行する（ステップＳ４１）。
ステップＳ４２においてエラー訂正が成功した場合（ステップＳ４２、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。
ステップＳ4２においてエラー訂正が失敗した場合（ステップＳ４２、ＮＯ）、ＣＰＵ２３０は、第２ソフトビットデータ生成処理を実行する（ステップＳ５０）。そして、ＣＰＵ２３０は、ステップＳ３０の読み出し結果と、ステップＳ４０の読み出し結果と、ステップＳ５０の読み出し結果とを用いて、第２軟判定復号処理を実行する（ステップＳ５１）。第２ソフトビットデータ生成処理と第２軟判定復号処理とのそれぞれの詳細については後述する。
ステップＳ５２においてエラー訂正が成功した場合（ステップＳ５２、ＹＥＳ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しパス”として（ステップＳ３４）、リトライシーケンスを終了する（リターン）。
ステップＳ５２においてエラー訂正が失敗した場合（ステップＳ５２、ＮＯ）、ＣＰＵ２３０は、当該ページの読み出し動作の結果を“読み出しフェイル”として（ステップＳ３５）、リトライシーケンスを終了する（リターン）。
［４－１－２］第２ソフトビットデータ生成処理
図４１は、第４実施形態に係るメモリシステムの第２ソフトビットデータ生成処理の一例を示すフローチャートである。図４１を用いて、第２ソフトビットデータ生成処理が下位ページを対象として実行された場合の動作の具体例について説明する。
図４１に示すように、ステップＳ５０の第２ソフトビットデータ生成処理が開始すると、ＣＰＵ２３０は、リトライシーケンスの対象であるワード線ＷＬｎと隣り合うワード線ＷＬ（ｎ－１）を選択したワンレベルリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したワンレベルリードの結果をＲＡＭ２２０に格納させる（ステップＳ４００）。このワンレベルリードで使用される読み出し電圧としては、例えば、図３３のステップＳ１００でワード線ＷＬｎを選択して実行されたワンレベルリードと同じ読み出し電圧が使用される。本例では、ＣＰＵ２３０は、ステップＳ４００のワンレベルリードに、読み出し電圧Ｒ３を使用する。
ＣＰＵ２３０は、リトライシーケンスの対象であるワード線ＷＬｎと隣り合うワード線ＷＬ（ｎ＋１）を選択したワンレベルリードをメモリデバイス１００に実行させ、メモリデバイス１００から受信したワンレベルリードの結果をＲＡＭ２２０に格納させる（ステップＳ４０１）。このワンレベルリードで使用される読み出し電圧としては、例えば、ステップＳ１００でワード線ＷＬｎを選択して実行されたワンレベルリードと同じ読み出し電圧が使用される。本例では、ＣＰＵ２３０は、ステップＳ４００と同様に、ステップＳ４０１のワンレベルリードに読み出し電圧Ｒ３を使用する。
ステップＳ４００及びＳ４０１の処理が完了すると、ＣＰＵ２３０は、第２ソフトビットデータ生成処理を終了する（リターン）。すなわち、ＣＰＵ２３０は、ステップＳ５０の処理を完了してステップＳ５１の処理に移行する。なお、ワンレベルリードが実行される順番は、ステップＳ４００及びＳ４０１の間で入れ替えられても良い。また、ＣＰＵ２３０は、下位ページ以外のページに対しても同様に、第２ソフトビットデータ生成処理を実行することができる。
［４－１－３］第２軟判定復号処理
図４２は、第４実施形態に係るメモリシステム１におけるＬＬＲテーブルの設定の一例を示す模式図である。図４２は、下位ページに対する第２軟判定復号処理において、第１軟判定復号処理で使用された２種類のソフトビットデータと、隣接ワード線ＷＬ（ｎ－１）及びＷＬ（ｎ＋１）のワンレベルリードのビットデータとが利用される場合のＬＬＲテーブルの一例を示している。尚、各ＬＬＲテーブルにおけるデータの割り付けやＬＬＲ値は、あくまで一例である。ＬＬＲ値は、設定されたソフトビットの読み出し電圧を用いた事前評価によって予め設定された値であればよい。
図４２に示された一例では、下位ページのＬＬＲ値が、ワンレベルリードのビットデータＯＢと、下位ページのハードビットデータＨＢと、＋Δ及び－ΔのソフトビットデータＳＢ１及びＳＢ２と、隣接ワード線ＷＬ（ｎ－１）及びＷＬ（ｎ＋１）のワンレベルリードのビットデータＯＢａ及びＯＢｂとに基づいて決定される。
以下では、説明を簡潔にするために、“ワンレベルリードのビットデータＯＢ／下位ページのハードビットデータＨＢ／－ΔのソフトビットデータＳＢ１／＋ΔのソフトビットデータＳＢ２”が、“１００１”である場合に着目して説明する。第２軟判定復号処理では、第１軟判定復号処理におけるデータの組み合わせ毎に、以下に羅列された隣接ワード線ＷＬ（ｎ－１）及びＷＬ（ｎ＋１）のワンレベルリードのビットデータＯＢａ及びＯＢｂの組み合わせが追加される。
（例）“ワード線ＷＬ（ｎ－１）のワンレベルリードのビットデータＯＢａ／ワード線ＷＬ（ｎ＋１）のワンレベルリードのビットデータＯＢｂ”：“ＬＬＲ値”
“１１”：“Ｎｂ１”
“１０”：“Ｎｂ２”
“０１”：“Ｎｂ３”
“００”：“Ｎｂ４”
このように、本ＬＬＲテーブルでは、第１軟判定復号処理におけるデータの組み合わせ毎に、４種類の組み合わせが追加される。そして、追加された４種類の組み合わせのそれぞれに対して、それぞれ下位ビットのＬＬＲ値が割り当てられる。例えば、絶対値の大きさが、“Ｎｂ１＞Ｎｂ２＝Ｎｂ３＞Ｎｂ４”に設定される。例えば、隣接している２つのステートで、ＬＬＲ値の絶対値が小さいほど、誤読み出しされているビットの割合が低いことを示している。ＥＣＣ回路２６０は、このようなＬＬＲテーブルを用いることにより、下位ページデータの第２軟判定復号処理を実行することができる。
［４－２］第４実施形態の効果
以上で説明されたように、第４実施形態に係るメモリシステム１は、リトライシーケンスにおいて、第３実施形態で説明された第１軟判定復号処理の後に、第１軟判定復号処理よりもエラー訂正能力が高い第２軟判定復号処理をレイヤ毎に実行する。これにより、第４実施形態に係るメモリシステム１は、第３実施形態よりも高確率でエラーを訂正することができ、フェイルビット数ＦＢＣが増加したページのデータを救済することができる。その結果、第４実施形態に係るメモリシステム１は、第３実施形態よりも、メモリシステム１が記憶するデータの信頼性を向上させることができる。
［５］第５実施形態
第５実施形態に係るメモリシステム１は、第１実施形態に係るメモリシステム１に対して、メモリセルトランジスタＭＣの積層数が異なる。そして、第５実施形態では、メモリセルトランジスタＭＣの積層位置と信号ＤＱとの対応関係が固定される。以下に、第５実施形態に係るメモリシステム１について、第１～第４実施形態と異なる点を説明する。
［５－１］構成
［５－１－１］メモリセルアレイ１８の構成
図４３は、第５実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたメモリセルアレイ１８の構造の一例を示す斜視図である。図４３は、１つのメモリユニットＭＵ０に対応する積層体３４を含む領域を表示している。図４３に示すように、第５実施形態における積層体３４は、第１実施形態における積層体３４に対して、半導体層３３－３と絶縁体層３２－４とをさらに有している。半導体層３３－３は、絶縁体層３２－３の上に設けられる。半導体層３３－３の上に、絶縁体層３２－４が設けられる。つまり、第４実施形態における積層体３４は、５層の絶縁体層３２と、４層の半導体層３３とを含む。以下では、半導体層３３－０～３３－３を含む配線層のことを、それぞれレイヤＬ０～Ｌ３と呼ぶ。
各メモリセル部ＭＣＰの半導体層３３－０～３３－３が、それぞれＮＡＮＤストリングＮＳ０～ＮＳ３に対応している。ビット線とＮＡＮＤストリングＮＳとの間が、ビット線接続部ＢＬＣＰの半導体層３３とコンタクトプラグＢＣとを介して接続される。具体的には、コンタクトプラグＢＣ０～ＢＣ３のそれぞれの底部が、それぞれ半導体層３３－０～３３－３と電気的に接続される。コンタクトプラグＢＣ０～ＢＣ３のそれぞれの上面を介して、それぞれビット線ＢＬ０～ＢＬ３が電気的に接続される。各コンタクトプラグＢＣは、底部で電気的に接続された半導体層３３以外の半導体層３３と電気的に絶縁される。
コンタクトプラグＳＣ０の側面又は底面が、メモリセル部ＭＣＰ０の他端部分の半導体層３３－０～３３－３のそれぞれと電気的に接続される。コンタクトプラグＳＣ１の側面又は底面が、メモリセル部ＭＣＰ１の他端部分の半導体層３３－０～３３－３のそれぞれと電気的に接続される。コンタクトプラグＳＣ０及びＳＣ１のそれぞれの上面を介して、ソース線ＳＬが電気的に接続される。積層体３４の側面及び上面には、図示が省略されたトンネル絶縁膜、電荷蓄積層、及びブロック絶縁膜が積層される。また、メモリセル部ＭＣＰのコンタクトプラグＳＣが接続された部分とビット線接続部ＢＬＣＰとの間に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ３、及び選択ゲート線ＳＧＤが、第１実施形態と同様に、ビット線接続部ＢＬＣＰ側に向かってこの順番に、並んで配置されている。
［５－１－２］センスアンプモジュール２１及びデータレジスタ２２の構成
図４４は、第５実施形態に係るメモリシステム１が備えるメモリデバイス１００に含まれたセンスアンプモジュール２１及びデータレジスタ２２の構成の一例を示すブロック図である。図４４に示すように、第５実施形態のメモリデバイス１００では、シーケンサ１５が、メモリセルトランジスタＭＣのレイヤ数に合わせて、４種類の制御信号ＳＴＢ０～ＳＴＢ３を生成する。
具体的には、シーケンサ１５が、レイヤＬ０～Ｌ３にそれぞれ関連付けられた制御信号ＳＴＢ０～ＳＴＢ３を生成する。そして、シーケンサ１５は、制御信号ＳＴＢ０を、ビット線ＢＬ（ｋ×４）に接続されたセンスアンプユニットＳＡＵ（ｋ×４）のセンス回路ＳＡに入力し、制御信号ＳＴＢ１を、ビット線ＢＬ（１＋ｋ×４）に接続されたセンスアンプユニットＳＡＵ（１＋ｋ×４）のセンス回路ＳＡに入力し、制御信号ＳＴＢ２を、ビット線ＢＬ（２＋ｋ×４）に接続されたセンスアンプユニットＳＡＵ（２＋ｋ×４）のセンス回路ＳＡに入力し、制御信号ＳＴＢ３を、ビット線ＢＬ（３＋ｋ×４）に接続されたセンスアンプユニットＳＡＵ（３＋ｋ×４）のセンス回路ＳＡに入力する。第５実施形態に係るメモリシステム１のその他のハードウェア構成は、第１実施形態に係るメモリシステム１と同様である。
［５－２］動作
［５－２－１］信号ＤＱとメモリセルアレイ１８のレイヤとの関係
図４５は、第５実施形態に係るメモリシステムの読み出し動作においてメモリデバイスからメモリコントローラに出力される出力信号の一例を示すテーブルである。図４５は、読み出しデータの各出力サイクルにおいて、出力信号（信号ＤＱ［７：０］）に割り当てられた読み出しデータを示している。データＤ０～Ｄ３９は、それぞれビット線ＢＬ０～ＢＬ３９に接続されたメモリセルトランジスタＭＣから読み出されたデータを示している。
図４５に示すように、読み出しデータの出力サイクルの１回目において、信号ＤＱ０～ＤＱ７には、データＤ０～Ｄ７がそれぞれ格納される。読み出しデータの出力サイクルの２回目において、信号ＤＱ０～ＤＱ７には、データＤ８～Ｄ１５がそれぞれ格納される。読み出しデータの出力サイクルの３回目において、信号ＤＱ０～ＤＱ７には、データＤ１６～Ｄ２３がそれぞれ格納される。読み出しデータの出力サイクルの４回目において、信号ＤＱ０～ＤＱ７には、データＤ２４～Ｄ３１がそれぞれ格納される。読み出しデータの出力サイクルの５回目において、信号ＤＱ０～ＤＱ７には、データＤ３２～Ｄ３９がそれぞれ格納される。以降も同様に、メモリデバイス１００からメモリコントローラ２００にデータが出力される。
本例では、データＤ（ｋ×４）（ｋは０以上の整数）が、レイヤＬ０に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ０に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。データＤ（１＋ｋ×４）が、レイヤＬ１に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ１に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。データＤ（２＋ｋ×４）が、レイヤＬ２に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ２に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。データＤ（３＋ｋ×４）が、レイヤＬ３に設けられたメモリセルトランジスタＭＣからの読み出しデータ、すなわちＮＡＮＤストリングＮＳ３に含まれたメモリセルトランジスタＭＣの読み出しデータに対応している。
このように、各読み出しデータが出力される信号ＤＱの割り当ては、固定され得る。また、第５実施形態では、出力される読み出しデータとレイヤＬとの対応関係が、レイヤＬ０～Ｌ３の順番で循環している。これにより、ＣＰＵ２３０は、どの信号ＤＱを介して受け取った読み出しデータであるかを把握することによって、当該読み出しデータがどのレイヤＬに対応する読み出しデータであるのかを知ることができる。
［５－２－２］レイヤ毎の最適値算出
図４６は、第５実施形態に係るメモリシステムのレイヤ毎のカウント対象の読み出しデータの一例を示すテーブルである。図４６の上側に示されたテーブルの内容は、図４５に示されたテーブルの内容と同様である。図４６の下側は、カウント対象のレイヤと読み出しデータとの組み合わせを示している。
図４６の下側に示すように、ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ０”である場合に、読み出しデータの出力順番が（１＋ｋ×４）（ｋは０以上の整数）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ０のカウント対象の読み出しデータとして、データＤ０、Ｄ４、Ｄ８、Ｄ１２、Ｄ１６、Ｄ２０、Ｄ２４、Ｄ２８、…、を抽出する。つまり、レイヤＬ０の読み出しデータが出力される経路が、信号ＤＱ０又はＤＱ４に固定されている。
ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ１”である場合に、読み出しデータの出力順番が（２＋ｋ×４）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ１のカウント対象の読み出しデータとして、データＤ１、Ｄ５、Ｄ９、Ｄ１３、Ｄ１７、Ｄ２１、Ｄ２５、Ｄ２９、…、を抽出する。つまり、レイヤＬ１の読み出しデータが出力される経路が、信号ＤＱ１又はＤＱ５に固定されている。
ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ２”である場合に、読み出しデータの出力順番が（３＋ｋ×４）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ２のカウント対象の読み出しデータとして、データＤ２、Ｄ６、Ｄ１０、Ｄ１４、Ｄ１８、Ｄ２２、Ｄ２６、Ｄ３０、…、を抽出する。つまり、レイヤＬ２の読み出しデータが出力される経路が、信号ＤＱ２又はＤＱ６に固定されている。
ＣＰＵ２３０は、カウント対象のレイヤが“Ｌ３”である場合に、読み出しデータの出力順番が（４＋ｋ×４）番目である読み出しデータを抽出する。具体的には、ＣＰＵ２３０は、レイヤＬ３のカウント対象の読み出しデータとして、データＤ３、Ｄ７、Ｄ１１、Ｄ１５、Ｄ１９、Ｄ２３、Ｄ２７、Ｄ３１、…、を抽出する。つまり、レイヤＬ３の読み出しデータが出力される経路が、信号ＤＱ３又はＤＱ７に固定されている。
以上のように、ＣＰＵ２３０は、データの出力順番に応じてレイヤ毎の読み出しデータを抽出することによって、レイヤ毎の読み出しデータを抽出することができる。また、第５実施形態では、メモリセルトランジスタＭＣのレイヤと信号ＤＱとの関係が固定されている。これにより、ＣＰＵ２３０は、信号ＤＱ毎にデータを振り分けることによって、簡便にレイヤ毎の読み出しデータを収集することができる。
［５－２－３］最適値リード
図４７は、第５実施形態に係るメモリシステムの読み出し動作で合成される読み出しデータの一例を示すテーブルである。図４７は、最適値リードの対象の各レイヤにおいて、出力信号（信号ＤＱ［７：０］）に割り当てられた最初の８ビットの読み出しデータを示している。レイヤＬ０の読み出しデータには、“＿Ｌ０”が付加されている。レイヤＬ１の読み出しデータには、“＿Ｌ１”が付加されている。レイヤＬ２の読み出しデータには、“＿Ｌ２”が付加されている。レイヤＬ３の読み出しデータには、“＿Ｌ３”が付加されている。合成データは、レイヤ毎の最適値リードにおいてＣＰＵ２３０が合成する読み出し結果の組み合わせである。図４７に示すように、ＣＰＵ２３０は、最適値リードの読み出し結果を合成する。
本例では、読み出しデータの出力順番が（１＋ｋ×４）（ｋは０以上の整数）番目である読み出しデータがレイヤＬ０に対応する。このため、ＣＰＵ２３０は、レイヤＬ０の最適値リードの読み出し結果から、データＤ０＿Ｌ０、データＤ４＿Ｌ０、…を抽出して、合成データに格納する。
本例では、読み出しデータの出力順番が（２＋ｋ×４）番目である読み出しデータがレイヤＬ１に対応する。このため、ＣＰＵ２３０は、レイヤＬ１の最適値リードの読み出し結果から、データＤ１＿Ｌ１、データＤ５＿Ｌ１、…を抽出して、合成データに格納する。
本例では、読み出しデータの出力順番が（３＋ｋ×４）番目である読み出しデータがレイヤＬ２に対応する。このため、ＣＰＵ２３０は、レイヤＬ２の最適値リードの読み出し結果から、データＤ２＿Ｌ２、データＤ６＿Ｌ２、…を抽出して、合成データに格納する。
本例では、読み出しデータの出力順番が（４＋ｋ×４）番目である読み出しデータがレイヤＬ３に対応する。このため、ＣＰＵ２３０は、レイヤＬ３の最適値リードの読み出し結果から、データＤ３＿Ｌ３、データＤ７＿Ｌ３、…を抽出して、合成データに格納する。
ＣＰＵ２３０は、上述したように合成データを生成し、ＥＣＣ回路２６０が、生成された合成データを参照して、硬判定復号処理Ｓ３２を実行する。なお、ＣＰＵ２３０は、読み出し電圧の補正値が同じである複数のレイヤが存在する場合に、当該複数のレイヤに対する最適値リードを統合して実行してもよい。この場合、ＣＰＵ２３０が実行する最適値リードの回数が、メモリセルトランジスタＭＣの積層数よりも少なくなる。
また、ＣＰＵ２３０は、バッファメモリ２４０に格納されたトラッキングリードのデータから、最適値リードと同じ読み出し電圧を用いた結果を抽出してもよい。この場合、ＣＰＵ２３０は、最適値リードの実行回数を減らすことができ、リトライシーケンスの処理を高速化させることができる。
［５－３］第５実施形態の効果
以上で説明されたように、第５実施形態に係るメモリシステム１は、メモリセルトランジスタＭＣの積層位置（レイヤ）と、信号ＤＱ［７：０］との対応関係を固定する。これにより、第５実施形態に係るメモリシステム１は、第１～第４実施形態で説明された動作を実行する際のメモリコントローラ２００の制御を簡便にすることができる。その結果、第５実施形態に係るメモリシステム１は、メモリコントローラ２００の設計難易度を下げることができ、メモリシステム１の製造コストを抑制することができる。
なお、メモリセルトランジスタＭＣの積層位置と、信号ＤＱとの対応関係が固定されていれば、メモリセルトランジスタＭＣの積層数と信号ＤＱの数とのそれぞれはその他の数であってもよい。このような場合においても、メモリシステム１は、第５実施形態で説明された効果を実現し得る。
［６］その他
上記実施形態において、ＣＰＵ２３０は、レイヤ毎の補正値を用いた読み出し動作において、読み出し電圧毎に、レイヤ毎の補正値が適用された複数の読み出し電圧を順に印加して、レイヤ毎に判定処理を実行してもよい。例えば、シーケンサ１５は、レイヤＬ０の補正値が適用された読み出し電圧Ｒ１と、レイヤＬ１の補正値が適用された読み出し電圧Ｒ１と、レイヤＬ２の補正値が適用された読み出し電圧Ｒ１とを順に選択ワード線ＷＬｓｅｌに印加させる。そして、シーケンサ１５は、選択ワード線ＷＬｓｅｌにレイヤＬ０の補正値が適用された読み出し電圧Ｒ１が印加されている間に、制御信号ＳＴＢ０をアサートし、選択ワード線ＷＬｓｅｌにレイヤＬ１の補正値が適用された読み出し電圧Ｒ１が印加されている間に、制御信号ＳＴＢ１をアサートし、選択ワード線ＷＬｓｅｌにレイヤＬ２の補正値が適用された読み出し電圧Ｒ１が印加されている間に、制御信号ＳＴＢ２をアサートする。これにより、ＣＰＵ２３０は、Ｒ１読み出しで、レイヤ毎に異なる補正値ＣＯＬが適用された判定処理を実行し得る。ＣＰＵ２３０は、その他の読み出し電圧についても同様に、レイヤ毎に異なる補正値ＣＯＬが適用された判定動作を実行することができる。
第１実施形態において、ステップＳ１１のパトロール読み出し（読み出し動作）のコマンドシーケンスとしては、例えば図１６に示されたコマンドシーケンスが使用される。第１実施形態のステップＳ２３や、第２実施形態のステップＳ１０２及びＳ２０１や、第３実施形態のステップＳ３０１等のシフトリードのコマンドシーケンスとしては、例えば図１７に示されたコマンドシーケンスが使用される。第２実施形態のステップＳ１００や、第４実施形態のステップＳ４００等のワンレベルリードのコマンドシーケンスとしては、例えば図２７に示されたコマンドシーケンスが使用される。
なお、読み出し動作、シフトリード、ワンレベルリードのそれぞれの説明に使用された各コマンドは、任意のコマンドに置き換えることが可能である。各動作で使用されるコマンドとしては、上記実施形態で説明された機能を有していれば、その他のコマンドが使用されてもよい。シフトリードやワンレベルリードのコマンドシーケンスにおいて、メモリデバイス１００は、“ＸＸｈ”、“ＺＺｈ”、“Ｐ０”、“Ｐ１”、“Ｐ２”、“Ｐ３”を受信した後に、一時的にビジー状態に遷移してもよい。
上記実施形態において、パトロール動作内の補正動作は、必ずしも全てのワード線ＷＬに対して実行される必要は無く、少なくとも任意で設定した代表のワード線ＷＬに対して実行されていればよい。この場合、補正動作が省略されたワード線ＷＬに対応する読み出し電圧の補正値は、例えば代表のワード線ＷＬに対する補正動作で得られた結果に基づいて決定される。一方で、パトロール読み出しによる不良検知は、例えば隣り合うワード線ＷＬ間のショート等の物理不良を検知することが目的であるため、全てのワード線ＷＬに対して実行することが好ましい。
上記実施形態では、メモリシステム１がパトロール動作時のリトライシーケンスにおいてトラッキングリード、第１軟判定復号処理、第２軟判定復号処理を実行する場合について例示したが、これに限定されない。例えば、メモリシステム１は、ホストデバイス２からの指示に基づいた読み出し動作のリトライシーケンス時に、第２～第４実施形態で説明された動作を実行してもよい。
上記実施形態において、あるワード線ＷＬ選択したパトロール読み出しがページ単位で実行された場合に、エラー訂正に成功したページとエラー訂正に失敗したページとの両方が発生することがある。この場合にメモリシステム１は、エラー訂正に成功したページの補正値に基づいた補正値を用いて、エラー訂正に失敗したページに対するリトライシーケンスを実行しても良い。
第３及び第４実施形態では、ソフトビットデータの読み出し動作において、ソフトビットの読み出し電圧のシフト量が正方向及び負方向のそれぞれにおいて均一である場合について説明したが、これに限定されない。例えば、ソフトビットの読み出し電圧のシフト量の幅は、均一でなくても良い。ソフトビットデータの読み出し動作で使用される読み出し電圧は、事前評価に使用された電圧値であれば良く、ＬＬＲテーブルが区切られた閾値分布の領域毎に適切なＬＬＲ値が設定されていれば良い。
上記実施形態の補正動作において、読み出されたページデータと訂正されたページデータとは、例えばメモリコントローラ２００が有するＲＡＭ２２０やバッファメモリ２４０に一時的に格納される。メモリコントローラ２００は、一時的に格納されたこれらのページデータの差異、すなわちフェイルビット数をカウントするカウンタを備えていても良い。上記実施形態におけるメモリコントローラ２００の各動作は、例えばＣＰＵ２３０がメモリコントローラ２００内のＲＯＭ（Read Only Memory）等に保持されたファームウェアを実行することによって実現されても良いし、専用の回路によって実現されても良い。
上記実施形態では、データの記憶方式にＴＬＣ方式が適用された場合について例示したが、これに限定されない。例えば、メモリセルトランジスタＭＴが１ビット、２ビット、又は４ビット以上のデータを記憶する場合においても、第１～第５実施形態のそれぞれで説明された動作が実行され得る。
本明細書において、“軟判定復号処理”は、ＬＬＲテーブルに基づいた読み出し動作を含めても良い。“最適値リード”は、補正動作により算出された隣り合う２つのステートの間の谷部分に相当する読み出し電圧が使用されることが好ましいが、少なくとも補正値が適用された読み出し動作であればよい。言い換えると、最適値リードは、第１実施形態の補正動作若しくは第２実施形態のトラッキングリードにより更新された補正値テーブルを参照した読み出し動作であればよい。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“Ｈ”レベルとは、ｎチャネルＭＯＳトランジスタがオン状態になり、ｐチャネルＭＯＳトランジスタがオフ状態になる電圧のことを示している。“Ｌ”レベルとは、ｐチャネルＭＯＳトランジスタがオン状態になり、ｎチャネルＭＯＳトランジスタがオフ状態になる電圧のことを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホストデバイス、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ドライバモジュール、２０…ロウデコーダモジュール、２１…センスアンプモジュール、２２…データレジスタ、２３…カラムデコーダ、３０…半導体基板、３１…絶縁体層、３２…絶縁体層、３３…半導体層、３４…積層体、３５…トンネル絶縁膜、３６…電荷蓄積層、３７…ブロック絶縁膜、３８…導電体層、３９…絶縁体層、４０…導電部材、４１…導電体層、４２…導電部材、４３…導電体層、１００…ＮＡＮＤ型フラッシュメモリデバイス、２００…メモリコントローラ、２１０…ホストインターフェイス回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路、ＭＣＰ…メモリセル部、ＢＬＣＰ…ビット線接続部、ＢＣ，ＳＣ…コンタクトプラグ、ＢＬＫ…ブロック、ＭＵ…メモリユニット、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＭＣ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＡＵ…センスアンプユニット、ＳＡ…センス回路、ＸＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ…ラッチ回路、Ｔ０～Ｔ８，Ｔ１０，Ｔ１１，ＴＲ０～ＴＲ１５…トランジスタ、ＣＳ…制御信号、ＤＱ０～ＤＱ７…信号、ＩＯ０～ＩＯ７…データバス、Ｌ０～Ｌ３…レイヤ、ＳＢ１，ＳＢ２…ソフトビットデータ、ＨＢ…ハードビットデータ

Claims (8)

  1. 基板の上方に積層された第１及び第２メモリセルと、前記第１及び第２メモリセルに接続された第１ワード線と、前記第１メモリセルに接続された第１ビット線と、前記第２メモリセルに接続された第２ビット線と、を含むメモリデバイスと、
    前記第１メモリセルが設けられた第１層に関連付けられた読み出し電圧の第１補正値と、前記第２メモリセルが設けられた第２層に関連付けられた読み出し電圧の第２補正値とを格納する補正値テーブルを記憶する記憶回路を含み、前記メモリデバイスを制御するメモリコントローラと、を備え、
    前記メモリコントローラが、
    前記第１ワード線を選択して、第１ビットデータの集合である第１ページデータの読み出しを前記メモリデバイスに指示し、
    前記メモリデバイスから読み出された第１ページデータに対して硬判定復号処理を実行し、
    前記読み出された第１ページデータと前記硬判定復号処理により訂正された第１ページデータとに基づいて、前記第１層に最適化された読み出し電圧の第１シフト量と前記第２層に最適化された読み出し電圧の第２シフト量とを算出し、
    前記第１シフト量と前記第２シフト量とに基づいて前記補正値テーブルの前記第１補正値と前記第２補正値とをそれぞれ更新する、
    メモリシステム。
  2. 前記メモリコントローラは、
    前記読み出された第１ページデータに含まれ且つ前記第１層に対応する第１データセットと、前記訂正された第１ページデータに含まれ且つ前記第１層に対応する第２データセットとに基づいて、第１組み合わせに対応するメモリセルの第１の数と、第２組み合わせに対応するメモリセルの第２の数とのそれぞれをカウントし、
    前記読み出された第１ページデータに含まれ且つ前記第２層に対応する第３データセットと前記訂正された第１ページデータに含まれ且つ前記第２層に対応する第４データセットとに基づいて、前記第１組み合わせに対応するメモリセルの第３の数と、前記第２組み合わせに対応するメモリセルの第４の数とのそれぞれをカウントし、
    前記第１シフト量の算出において、前記第１の数と前記第２の数との比に基づいて、読み出し電圧のシフト量の大きさ及びシフトする方向を決定し、
    前記第２シフト量の算出において、前記第３の数と前記第４の数との比に基づいて、読み出し電圧のシフト量の大きさ及びシフトする方向を決定する、
    請求項１に記載のメモリシステム。
  3. 基板の上方に積層された第１及び第２メモリセルと、前記第１及び第２メモリセルに接続された第１ワード線と、前記第１メモリセルに接続された第１ビット線と、前記第２メモリセルに接続された第２ビット線と、を含むメモリデバイスと、
    前記第１メモリセルが設けられた第１層に関連付けられた読み出し電圧の第１補正値と、前記第２メモリセルが設けられた第２層に関連付けられた読み出し電圧の第２補正値とを格納する補正値テーブルを記憶する記憶回路を含み、前記メモリデバイスを制御するメモリコントローラと、を備え、
    前記メモリコントローラが、
    前記第１ワード線を選択して、第１ビットデータの集合である第１ページデータの読み出しを、互いに異なる読み出し電圧のシフト量で複数回、前記メモリデバイスに指示し、
    前記複数回の読み出しにより前記メモリデバイスから受信した複数の第１ページデータに基づいて、前記第１層に最適化された読み出し電圧の第１シフト量と前記第２層に最適化された読み出し電圧の第２シフト量とを算出し、
    前記第１ワード線を選択して、前記第１シフト量を適用した第１読み出し電圧を用いた前記第１ページデータの読み出しと、前記第２シフト量を適用した第２読み出し電圧を用いた前記第１ページデータの読み出しとを前記メモリデバイスに指示する、
    メモリシステム。
  4. 前記メモリコントローラが、
    前記第１読み出し電圧を用いて読み出された前記第１ページデータから、前記第１層に対応する第１データセットを抽出し、
    前記第２読み出し電圧を用いて読み出された前記第１ページデータから、前記第２層に対応する第２データセットを抽出し、
    前記第１データセットと、前記第２データセットとを組み合わせて、硬判定復号処理を実行する、
    請求項３に記載のメモリシステム。
  5. 前記メモリコントローラが、
    前記第１ワード線を選択して、前記第１読み出し電圧から負方向にシフトされた第３読み出し電圧を用いた前記第１ページデータの読み出しと、前記第１読み出し電圧から正方向にシフトされた第４読み出し電圧を用いた前記第１ページデータの読み出しとを、前記メモリデバイスに指示し、
    前記第３読み出し電圧を用いて読み出された前記第１ページデータから、前記第１層に対応する第３データセットを抽出し、前記第４読み出し電圧を用いて読み出された前記第１ページデータから、前記第２層に対応する第４データセットを抽出し、前記第３データセットと、前記第４データセットとを組み合わせた第５データセットを生成し、
    前記第１ワード線を選択して、前記第２読み出し電圧から負方向にシフトされた第５読み出し電圧を用いた前記第１ページデータの読み出しと、前記第２読み出し電圧から正方向にシフトされた第６読み出し電圧を用いた前記第１ページデータの読み出しとを、前記メモリデバイスに指示し、
    前記第５読み出し電圧を用いて読み出された前記第１ページデータから、前記第１層に対応する第６データセットを抽出し、前記第６読み出し電圧を用いて読み出された前記第１ページデータから、前記第２層に対応する第７データセットを抽出し、前記第６データセットと、前記第７データセットとを組み合わせた第８データセットを生成し、
    前記第１データセットと、前記第２データセットと、前記第５データセットと、前記第８データセットとを組み合わせたデータを用いて、第１の軟判定復号処理を実行する、
    請求項４に記載のメモリシステム。
  6. 前記メモリデバイスが、
    各々が前記第１ビット線に接続され、且つ前記基板の表面と平行な第１方向に前記第１メモリセルを挟んで設けられた第３及び第４メモリセルと、
    各々が前記第２ビット線に接続され、且つ前記第１方向に前記第２メモリセルを挟んで設けられた第５及び第６メモリセルと、
    前記第３及び第５メモリセルに接続された第２ワード線と、
    前記第４及び第６メモリセルに接続された第３ワード線と、
    をさらに含み、
    前記メモリコントローラが、
    前記第１ワード線を選択して、前記第１ページデータの読み出し電圧セットに含まれた第１電圧と第２電圧との間の第３電圧を用いた読み出しを前記メモリデバイスに指示し、
    前記第２ワード線を選択して、第４電圧を用いた読み出しを前記メモリデバイスに指示し、
    前記第３ワード線を選択して、第５電圧を用いた読み出しを前記メモリデバイスに指示し、
    前記第１データセットと、前記第２データセットと、前記第５データセットと、前記第８データセットと、前記第３電圧を用いて読み出された第９データセットと、前記第４電圧を用いて読み出された第１０データセットと、前記第５電圧を用いて読み出された第１１データセットとを組み合わせたデータを用いて、第２の軟判定復号処理を実行する、
    請求項５に記載のメモリシステム。
  7. 前記メモリコントローラは、前記メモリデバイスから読み出された前記第１ページデータのうち、第１の順番に受信したデータを前記第１層に対応するデータとみなし、第２の順番に受信したデータを前記第２層に対応するデータとみなす、
    請求項１乃至請求項６のいずれか一項に記載のメモリシステム。
  8. 前記メモリデバイスと前記メモリコントローラとの間を接続し、各々がデータの送受信に使用される第１信号線及び第２信号線をさらに備え、
    前記メモリデバイスから読み出された前記第１ページデータのうち、前記第１信号線を介して受信したデータを前記第１層に対応するデータとみなし、前記第２信号線を介して受信したデータを前記第２層に対応するデータとみなす、
    請求項１乃至請求項６のいずれか一項に記載のメモリシステム。
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