KR102238592B1 - 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법 - Google Patents

비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법 Download PDF

Info

Publication number
KR102238592B1
KR102238592B1 KR1020140102312A KR20140102312A KR102238592B1 KR 102238592 B1 KR102238592 B1 KR 102238592B1 KR 1020140102312 A KR1020140102312 A KR 1020140102312A KR 20140102312 A KR20140102312 A KR 20140102312A KR 102238592 B1 KR102238592 B1 KR 102238592B1
Authority
KR
South Korea
Prior art keywords
data
read voltage
default read
memory cells
default
Prior art date
Application number
KR1020140102312A
Other languages
English (en)
Other versions
KR20160018149A (ko
Inventor
김경륜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140102312A priority Critical patent/KR102238592B1/ko
Priority to US14/743,311 priority patent/US9666292B2/en
Publication of KR20160018149A publication Critical patent/KR20160018149A/ko
Application granted granted Critical
Publication of KR102238592B1 publication Critical patent/KR102238592B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 메모리 장치는 복수의 제1 메모리 셀들을 포함한다. 제1 메모리 셀들은 각각 복수의 데이터 비트들을 복수의 논리 상태들에 상응하는 복수의 문턱 전압들 중 하나로서 저장한다. 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 제1 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터를 제1 메모리 셀들에 프로그램하는 단계, 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 제1 메모리 셀들에 연결된 워드 라인들에 인가하고, 제1 메모리 셀들 중 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들의 제1 비율을 측정하는 단계 및 제1 비율과 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 제1 디폴트 독출 전압을 변경하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법{METHOD OF SETTING DEFAULT READ VOLTAGE OF NON-VOLATILE MEMORY DEVICE AND METHOD OF READING DATA OF NON-VOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법에 관한 것이다.
플래시 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들에 상응하는 문턱 전압 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 상기 소정의 문턱 전압을 가지는 메모리 셀에 소정의 독출 전압을 인가하여 상기 메모리 셀에 저장된 상기 데이터를 독출할 수 있다.
상기 메모리 셀들이 상기 문턱 전압 분포들을 가지도록 프로그램되는 도중 또는 프로그램된 후, 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의해 각 문턱 전압 분포의 폭이 증가할 수 있다. 상기 문턱 전압 분포들이 넓어지면, 독출 전압으로서 미리 정해진 디폴트 독출 전압들을 이용하는 경우 상기 데이터가 부정확하게 독출될 수 있다. 이 경우, 종래의 비휘발성 메모리 장치는 디폴트 독출 전압에서 시작해서 독출 전압의 레벨을 변경하면서 독출 재시도(Read Retry)를 수행한다. 상기 독출 재시도는 상기 데이터가 정확하게 독출될 때까지 독출 전압들을 순차적으로 변경하면서 독출 동작을 여러 번 수행하기 때문에 많은 시간을 소요한다.
독출 재시도 횟수를 줄이기 위해 문턱 전압 분포 상태에 따라 독출 에러를 최소화하는 비휘발성 메모리 장치의 디폴트 독출 전압의 설정 방법이 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 셀들의 문턱 전압 분포 상태에 따라 독출 에러를 최소화하는 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법을 제공하는데 있다.
본 발명의 일 목적은 메모리 셀들의 문턱 전압 분포 상태에 따라 독출 에러를 최소화하도록 디폴트 독출 전압을 설정하여 데이터를 독출하는 비휘발성 메모리 장치의 데이터 독출 방법을 제공하는데 있다.
본 발명의 일 목적은 메모리 셀들의 문턱 전압 분포 상태에 따라 독출 에러를 최소화하도록 디폴트 독출 전압을 설정하여 데이터를 독출하는 비휘발성 메모리 장치를 제공하는 데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른, 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 제1 메모리 셀들을 포함하는 비휘발성 메모리 장치의 디폴트(Default) 독출 전압 설정 방법은, 상기 제1 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 제1 메모리 셀들에 프로그램하는 단계, 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 제1 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계 및 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계를 포함한다.
일 실시예에 있어서, 상기 제1 기준값은 상기 제1 디폴트 독출 전압이 상기 워드 라인에 인가되고 상기 제1 메모리 셀들의 문턱 전압들이 산포를 갖지 않는 경우, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 비율을 나타낼 수 있다.
일 실시예에 있어서, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 상기 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계는, 상기 제1 비율이 상기 제1 기준값보다 큰 경우, 상기 제1 디폴트 독출 전압을 감소시키는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 상기 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계는, 상기 제1 비율이 상기 제1 기준값보다 작은 경우, 상기 제1 디폴트 독출 전압을 증가시키는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계 및 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치는, 각각 복수의 데이터 비트들을 상기 논리 상태들에 상응하는 상기 문턱 전압들 중 하나로서 저장하는 복수의 제2 메모리 셀들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 상기 제2 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제2 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 제2 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제2 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계 및 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계를 더 포함할 수 있다. 상기 제1 디폴트 독출 전압의 레벨과 상기 제2 디폴트 독출 전압의 레벨은 서로 동일하고, 상기 변경된 제1 디폴트 독출 전압의 레벨과 상기 변경된 제2 디폴트 독출 전압의 레벨은 서로 상이할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른, 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 메모리 셀들에 프로그램하는 단계, 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제2 데이터로서 독출하는 단계, 상기 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 메모리 셀들에 연결된 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계, 에러 정정 코드에 기초하여 상기 제2 데이터에 포함된 에러들을 정정하는 단계, 상기 제2 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제2 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 독출 데이터로서 출력하는 단계 및 상기 제2 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하고, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제3 데이터로서 독출하는 단계를 포함한다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 에러 정정 코드에 기초하여 상기 제3 데이터에 포함된 에러들을 정정하는 단계, 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제3 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 상기 독출 데이터로서 출력하는 단계 및 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 추가적으로 독출하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공할 때까지 상기 제1 디폴트 독출 전압을 재변경하고, 상기 재변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 동작을 반복적으로 수행하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하고, 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하고, 상기 변경된 제2 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제2 데이터로 독출하는 단계와 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 상기 제1 온-셀들의 상기 제1 비율을 측정하는 단계는 동시에 수행될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 제어 회로, 전압 생성 회로, 어드레스 디코더, 데이터 입/출력 회로를 포함한다. 상기 데이터 입/출력 회로는 페이지 버퍼(Page buffer)를 포함한다. 상기 메모리 셀 어레이는 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 제1 메모리 셀들을 포함한다. 상기 제어 회로는 커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성한다. 상기 전압 생성 회로는 제1 디폴트 독출 전압 제어 신호에 기초하여 제1 디폴트 독출 전압을 생성한다. 상기 어드레스 디코더는 상기 커맨드 신호가 상기 제1 메모리 셀들의 독출 커맨드 신호인 경우, 상기 행 어드레스 신호에 상응하는 제1 워드 라인에 상기 제1 디폴트 독출 전압을 인가한다. 상기 페이지 버퍼는 상기 열 어드레스 신호에 응답하여 상기 제1 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 복수의 비트 라인들을 통해 수신하고, 상기 수신된 데이터로부터 제1 독출 데이터를 추출한다. 상기 페이지 버퍼는 상기 수신된 데이터에 기초하여 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들의 제1 비율을 측정한다. 상기 제1 메모리 셀들은 상기 제1 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터가 프로그램된다. 상기 제어 회로는 상기 제1 독출 데이터의 에러 정정 결과가 실패를 나타내는 경우, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경시키는 상기 제1 디폴트 독출 전압 제어 신호를 생성하는 독출 전압 제어 유닛을 포함한다.
일 실시예에 있어서, 상기 제1 독출 데이터의 상기 에러 정정 결과는 상기 제1 독출 데이터에 기초하여 상기 비휘발성 메모리 장치의 메모리 콘트롤러에서 생성될 수 있다.
일 실시예에 있어서, 상기 비휘발성 메모리 장치는 상기 제1 독출 데이터 및 에러 정정 코드(Error correction code)에 기초하여 상기 제1 독출 데이터의 상기 에러 정정 결과를 생성하는 에러 정정 유닛을 더 포함할 수 있다.
일 실시예에 있어서, 상기 독출 전압 제어 유닛은 상기 제1 비율이 상기 제1 기준값보다 큰 경우, 상기 제1 디폴트 독출 전압을 감소시키는 상기 제1 디폴트 독출 전압 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 독출 전압 제어 유닛은 상기 제1 비율이 상기 제1 기준값보다 작은 경우, 상기 제1 디폴트 독출 전압을 증가시키는 상기 제1 디폴트 독출 전압 제어 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 메모리 셀 어레이는 각각 복수의 데이터 비트들을 상기 논리 상태들에 상응하는 상기 문턱 전압들 중 하나로서 저장하는 복수의 제2 메모리 셀들을 더 포함할 수 있다. 상기 전압 생성 회로는 제2 디폴트 독출 전압 제어 신호에 기초하여 제2 디폴트 독출 전압을 생성할 수 있다. 상기 어드레스 디코더는, 상기 커맨드 신호가 상기 제2 메모리 셀들의 독출 커맨드 신호인 경우, 상기 행 어드레스 신호에 상응하는 제2 워드 라인에 상기 제2 디폴트 독출 전압을 인가할 수 있다. 상기 페이지 버퍼는 상기 열 어드레스 신호에 응답하여 상기 제2 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 상기 비트 라인들을 통해 수신하고, 상기 수신된 데이터로부터 제2 독출 데이터를 추출하고, 상기 수신된 데이터에 기초하여 상기 제2 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀의 제2 비율을 측정할 수 있다. 상기 제2 메모리 셀들은 상기 제2 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제2 데이터가 프로그램될 수 있다. 상기 독출 전압 제어 유닛은 상기 제2 독출 데이터의 에러 정정 결과가 실패를 나타내는 경우, 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경시키는 상기 제2 디폴트 독출 전압 제어 신호를 생성할 수 있다. 상기 제1 디폴트 독출 전압의 레벨과 상기 제2 디폴트 독출 전압의 레벨은 서로 동일하고, 상기 변경된 제1 디폴트 독출 전압의 레벨과 상기 변경된 제2 디폴트 독출 전압의 레벨은 서로 상이할 수 있다.
일 실시예에 있어서, 상기 독출 전압 제어 유닛은 상기 제1 디폴트 독출 전압 제어 신호의 레벨을 저장하는 제1 레지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 독출 전압 제어 유닛은 상기 제2 디폴트 독출 전압 제어 신호의 레벨을 저장하는 제2 레지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 데이터 독출 방법은 문턱 전압 분포 상태에 따라 독출 에러가 최소화되도록 비휘발성 메모리 장치의 디폴트 독출 전압들을 설정하기 때문에, 독출 재시도 횟수를 종래 기술에 비해 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법을 나타내는 순서도이다.
도 2는 도 1의 순서도에 포함되는 상기 제1 디폴트 독출 전압을 변경하는 단계를 나타내는 순서도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법을 나타내는 순서도이다.
도 4 및 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 독출 방법들을 나타내는 순서도들이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 7A는 도 6의 메모리 시스템에 포함되는 메모리 셀 어레이가 평면적으로 구현된 실시예를 나타내는 블록도이다.
도 7B는 도 6의 메모리 시스템에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.
도 7C는 도 7A의 메모리 셀 어레이의 등가 회로도이다.
도 8A 및 8B는 도 7의 메모리 셀 어레이에 포함되는 메모리 셀들에 저장된 데이터를 나타내는 도면들이다.
도 9 내지 11은 도 7의 메모리 셀 어레이에 포함되는 제1 메모리 셀들의 문턱 전압들을 나타내는 그래프들이다.
도 12A 및 12B는 도 7의 메모리 셀 어레이에 포함되는 메모리 셀들에 저장된 데이터를 나타내는 도면들이다.
도 13 내지 15는 도 7의 메모리 셀 어레이에 포함되는 제1 메모리 셀들의 문턱 전압들을 나타내는 그래프들이다.
도 16 내지 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함하는 메모리 시스템들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법을 나타내는 순서도이다.
도 1을 참조하면, 비휘발성 메모리 장치는 복수의 제1 메모리 셀들을 포함한다. 상기 제1 메모리 셀들은 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장한다.
상기 비휘발성 메모리 장치의 디폴트(Default) 독출 전압 설정 방법은, 상기 제1 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 제1 메모리 셀들에 프로그램하는 단계(단계 S110)를 포함한다. 상기 제1 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 상기 제1 데이터를 상기 제1 메모리 셀들에 프로그램하는 단계(S110)는 도 8A, 8B, 12A 및 12B를 참조하여 후술한다.
상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 제1 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계(단계 S120)를 포함한다. 상기 제1 온-셀들의 상기 제1 비율을 측정하는 단계(S120)는 도 10, 11, 14 및 15를 참조하여 후술한다.
상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계(단계 S130)를 포함한다. 상기 제1 디폴트 독출 전압을 변경하는 단계(S130)는 도 9 내지 11, 13 내지 15를 참조하여 후술한다.
상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계(단계 S140) 및 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계(단계 S150)를 더 포함할 수 있다. 상기 제2 온-셀들의 상기 제2 비율을 측정하는 단계(S140) 및 상기 제2 디폴트 독출 전압을 변경하는 단계(S150)는 도 11 및 15를 참조하여 후술한다.
도 2는 도 1의 순서도에 포함되는 상기 제1 디폴트 독출 전압을 변경하는 단계를 나타내는 순서도이다.
도 2를 참조하면, 상기 제1 디폴트 독출 전압을 변경하는 단계(S130)는 상기 제1 비율이 상기 제1 기준값보다 큰 경우, 상기 제1 디폴트 독출 전압을 감소시키는 단계(단계 S131) 및 상기 제1 비율이 상기 제1 기준값보다 작은 경우, 상기 제1 디폴트 독출 전압을 증가시키는 단계(단계 S132)를 포함할 수 있다. 상기 제1 디폴트 독출 전압을 감소시키는 단계(S131) 및 상기 제1 디폴트 독출 전압을 증가시키는 단계(S132)는 도 11 및 15를 참조하여 후술한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법을 나타내는 순서도이다.
도 3을 참조하면, 도 1의 순서도의 상기 비휘발성 메모리 장치는, 각각 복수의 데이터 비트들을 상기 논리 상태들에 상응하는 상기 문턱 전압들 중 하나로서 저장하는 복수의 제2 메모리 셀들을 더 포함할 수 있다.
상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은, 도 1의 순서도의 일련의 단계들(S110, S120, S130)을 포함하고, 상기 제2 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제2 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계(단계 S160), 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 제2 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제2 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계(단계 S170) 및 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계(단계 S180)를 더 포함할 수 있다.
상기 제1 디폴트 독출 전압을 변경하는 단계(S130) 및 상기 제2 디폴트 독출 전압을 변경하는 단계(S180)가 수행되기 전, 상기 제1 디폴트 독출 전압의 레벨과 상기 제2 디폴트 독출 전압의 레벨은 서로 동일할 수 있다. 상기 제1 디폴트 독출 전압을 변경하는 단계(S130) 및 상기 제2 디폴트 독출 전압을 변경하는 단계(S180)가 수행된 후, 상기 변경된 제1 디폴트 독출 전압의 레벨과 상기 변경된 제2 디폴트 독출 전압의 레벨은 서로 상이할 수 있다.
도 4 및 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 독출 방법들을 나타내는 순서도들이다.
도 4를 참조하면, 비휘발성 메모리 장치는 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장한다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 메모리 셀들에 프로그램하는 단계(단계 S210)를 포함한다. 상기 제1 데이터를 상기 메모리 셀들에 프로그램하는 단계(S210)는 도 8A, 8B, 12A 및 12B를 참조하여 후술한다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제2 데이터로서 독출하는 단계(단계 S220) 및 상기 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 메모리 셀들에 연결된 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계(단계 S225)를 포함한다. 산포된 상기 메모리 셀들의 문턱 전압들로 인해 상기 메모리 셀들로부터 독출된 데이터는 본래 상기 메모리 셀들에 프로그램되었던 상기 제1 데이터에 독출 에러들이 더해진 상기 제2 데이터가 된다. 상기 메모리 셀들의 문턱 전압들의 산포에 대하여 도 10 및 14를 참조하여 후술한다. 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 상기 제1 온-셀들의 상기 제1 비율을 측정하는 단계(S225)는 도 9, 10, 13 및 14를 참조하여 후술한다.
상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제2 데이터로 독출하는 단계(S220)와 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 상기 제1 온-셀들의 상기 제1 비율을 측정하는 단계(S225)는 동시에 수행(S227)될 수 있다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 에러 정정 코드에 기초하여 상기 제2 데이터에 포함된 에러들을 정정하는 단계(단계 S230)를 포함한다. 일 실시예에 있어서, 상기 제2 데이터에 포함된 상기 에러들을 정정하는 단계(S230)는 상기 비휘발성 메모리 장치에 포함되는 에러 정정 유닛에서 수행될 수 있다. 상기 에러 정정 유닛은 상기 제2 데이터에 포함된 패리티 비트들에 기초하여 상기 제2 데이터가 에러 정정 코드(Error correction code; ECC)에 의해 정정될 수 없는 에러들을 포함하는지 여부를 확인할 수 있다. 상기 제2 데이터가 정정될 수 없는 에러들을 포함하는 경우 상기 에러 정정 유닛은 상기 에러들의 정정에 실패한다. 상기 제2 데이터가 정정될 수 없는 에러들을 포함하지 않는 경우, 상기 에러 정정 유닛은 상기 에러들의 정정에 성공하고, 상기 에러 정정 유닛은 상기 제2 데이터에서 상기 에러들을 정정하여 상기 제1 데이터를 복원할 수 있다.
다른 실시예에 있어서, 상기 제2 데이터에 포함된 상기 에러들을 정정하는 단계(S230)는 상기 비휘발성 메모리 장치와 연결되는 메모리 콘트롤러에서 수행될 수 있다. 메모리 콘트롤러는 상기 제2 데이터에 포함된 패리티 비트들에 기초하여 상기 제2 데이터가 상기 에러 정정 코드에 의해 정정될 수 없는 에러들을 포함하는지 여부를 판단할 수 있다. 상기 제2 데이터가 정정될 수 없는 에러들을 포함하는 경우 상기 메모리 콘트롤러는 상기 에러들의 정정에 실패한다. 상기 제2 데이터가 정정될 수 없는 에러들을 포함하지 않는 경우, 상기 메모리 콘트롤러는 상기 에러들의 정정에 성공하고, 상기 메모리 콘트롤러는 상기 제2 데이터에서 상기 에러들을 정정하여 상기 제1 데이터를 복원할 수 있다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 제2 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제2 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 독출 데이터로서 출력하는 단계(단계 S240) 및 상기 제2 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하고, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제3 데이터로서 독출하는 단계(단계 S250)를 포함한다. 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제3 데이터로서 독출하는 단계(S250)는 도 11 및 15를 참조하여 후술한다.
일 실시예에 있어서, 상기 제2 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제2 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 독출 데이터로서 출력하는 단계(S240)는, 상기 에러들의 정정이 성공하였더라도, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경할 수 있다.
상기 제2 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제2 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 독출 데이터로서 출력하는 단계(S240) 및 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제3 데이터로서 독출하는 단계(S250)가 수행된 후에, 변경된 제1 디폴트 독출 전압은 상기 메모리 셀들의 차후 독출 동작에서 사용될 수 있다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 에러 정정 코드에 기초하여 상기 제3 데이터에 포함된 에러들을 정정하는 단계(단계 S260), 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제3 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 상기 독출 데이터로서 출력하는 단계(단계 S270) 및 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 추가적으로 독출하는 단계(단계 S280)를 더 포함할 수 있다. 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들의 데이터 독출에 적합하다는 사실이 검증되었으므로, 이후의 독출 동작들은 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압에 기초하여 수행될 수 있다.
상기 비휘발성 메모리 장치의 데이터 독출 방법은, 상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공할 때까지 상기 제1 디폴트 독출 전압을 재변경하고, 상기 재변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 동작을 반복적으로 수행하는 단계(단계 S290)를 더 포함할 수 있다. 위와 같이, 상기 메모리 셀들에 저장되어 있는 데이터를 에러 없이 독출하기 위해, 상기 제1 디폴트 독출 전압만을 변경할 수 있다.
도 5를 참조하면, 다른 실시예에 있어서, 비휘발성 메모리 장치의 데이터 독출 방법은 상기 일련의 단계들(S210 내지 S280) 및 상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하고, 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하고, 상기 변경된 제2 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 단계(단계 S300)를 더 포함할 수 있다. 위와 같이, 상기 메모리 셀들에 저장되어 있는 데이터를 에러 없이 독출하기 위해, 상기 제1 디폴트 독출 전압 및 상기 제2 디폴트 독출 전압을 포함하는 복수의 디폴트 독출 전압을 순차적으로 변경할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 제어 회로(160), 전압 생성 회로(150), 어드레스 디코더(140), 데이터 입/출력 회로(170)를 포함한다. 데이터 입/출력 회로(170)는 페이지 버퍼(PAGE BUFFER)를 포함한다.
메모리 셀 어레이(110)는 복수의 제1 메모리 셀들(120)을 포함한다. 제1 메모리 셀들(120)은 각각 복수의 데이터 비트들을 복수의 논리 상태들에 상응하는 복수의 문턱 전압들 중 하나로서 저장한다. 제어 회로(160)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 행 어드레스 신호(RADDR) 및 열 어드레스 신호(CADDR)를 생성한다. 전압 생성 회로(150)는 제1 디폴트 독출 전압 제어 신호(VGCS1)에 기초하여 제1 디폴트 독출 전압(VRD1)을 생성한다. 어드레스 디코더(140)는 커맨드 신호(CMD)가 제1 메모리 셀들(120)의 독출 커맨드 신호인 경우, 행 어드레스 신호(RADDR)에 상응하는 제1 워드 라인(WL1)에 제1 디폴트 독출 전압(VRD1)을 인가한다. 페이지 버퍼(PAGE BUFFER)는 열 어드레스 신호(CADDR)에 응답하여 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11 내지 MC1M)에 저장된 데이터를 복수의 비트 라인들(BL1 내지 BLM)을 통해 수신한다. 페이지 버퍼(PAGE BUFFER)는 상기 수신된 데이터로부터 제1 독출 데이터(DATA1)를 추출한다. 페이지 버퍼(PAGE BUFFER)는 상기 수신된 데이터에 기초하여 제1 메모리 셀들(120) 중 제1 디폴트 독출 전압(VRD1)보다 낮은 문턱 전압을 가지는 제1 온-셀들의 제1 비율(RATIO1)을 측정한다.
페이지 버퍼(PAGE BUFFER)는 제1 독출 데이터(DATA1)를 추출하는 과정과 상기 제1 온-셀들의 상기 제1 비율(RATIO1)을 측정하는 과정을 동시에 수행할 수 있다.
제1 메모리 셀들(120)은 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 제1 데이터가 프로그램된다. 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 제1 데이터가 프로그램되는 경우에 대하여 도 8A, 8B, 12A 및 12B를 참조하여 후술한다.
제1 독출 데이터(DATA1)의 에러 정정 결과(ECCR)는 제1 독출 데이터(DATA1)에 기초하여 메모리 콘트롤러(200)에서 생성될 수 있다. 메모리 콘트롤러(200)는 제1 독출 데이터(DATA1)에 포함된 패리티 비트들에 기초하여 제1 독출 데이터(DATA1)가 에러 정정 코드에 의해 정정될 수 없는 에러들을 포함하는지 여부를 판단할 수 있다. 제1 독출 데이터(DATA1)가 정정될 수 없는 에러들을 포함하는 경우 메모리 콘트롤러(200)는 상기 에러들의 정정에 실패한다. 제1 독출 데이터(DATA1)가 정정될 수 없는 에러들을 포함하지 않는 경우, 메모리 콘트롤러(200)는 상기 에러들의 정정에 성공하고, 메모리 콘트롤러(200)는 제1 독출 데이터(DATA1)에서 상기 에러들을 정정하여 메모리 셀들에 프로그램된 원본 데이터를 복원할 수 있다.
제어 회로(160)는 독출 전압 제어 유닛(161)을 포함한다. 독출 전압 제어 유닛(161)은 제1 디폴트 독출 전압 제어 신호(VGCS1)의 레벨을 저장하는 제1 레지스터(REG)를 포함할 수 있다.
독출 전압 제어 유닛(161)은 제1 독출 데이터(DATA1)의 에러 정정 결과(ECCR)가 실패를 나타내는 경우, 제1 비율(RATIO1)과 제1 디폴트 독출 전압(VRD1)에 상응하는 제1 기준값에 기초하여 제1 디폴트 독출 전압(VRD1)을 변경시키는 제1 디폴트 독출 전압 제어 신호(VGCS1)를 생성할 수 있다. 일 실시예에 있어서, 독출 전압 제어 유닛(161)은 제1 비율(RATIO1)이 상기 제1 기준값보다 큰 경우, 제1 디폴트 독출 전압(VRD1)을 감소시키는 제1 디폴트 독출 전압 제어 신호(VGCS1)를 생성할 수 있다. 다른 실시예에 있어서, 독출 전압 제어 유닛(161)은 제1 비율(RATIO1)이 상기 제1 기준값보다 작은 경우, 제1 디폴트 독출 전압(VRD1)을 증가시키는 제1 디폴트 독출 전압 제어 신호(VGCS1)를 생성할 수 있다. 제1 디폴트 독출 전압(VRD1)에 상응하는 제1 기준값 및 독출 전압 제어 유닛(161)의 동작에 대하여 도 9 내지 11, 13 내지 15를 참조하여 후술한다.
도 7A는 도 6의 메모리 시스템에 포함되는 메모리 셀 어레이가 평면적으로 구현된 실시예를 나타내는 블록도이다.
도 7A를 참조하면, 메모리 셀 어레이(110)는 제1 메모리 셀들(120)을 포함한다. 제1 메모리 셀들(120)은 제1 워드 라인(WL1)에 연결된 메모리 셀들(121), 제2 워드 라인(WL2)에 연결된 메모리 셀들(122), 제3 워드 라인(WL3)에 연결된 메모리 셀들(123) 및 제N 워드 라인(WLN)에 연결된 메모리 셀들(124)을 포함한다. 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)은 M개의 메모리 셀들(MC11 내지 MC1M)을 포함한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)은 M개의 메모리 셀들(MC21 내지 MC2M)을 포함한다. 제3 워드 라인(WL3)에 연결된 메모리 셀들(123)은 M개의 메모리 셀들(MC31 내지 MC3M)을 포함한다. 제N 워드 라인(WLN)에 연결된 메모리 셀들(124)은 M개의 메모리 셀들(MCN1 내지 MCNM)을 포함한다. 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)에 저장된 데이터를 도 8A, 8B, 12A 및 12B를 참조하여 후술한다.
일 실시예에 있어서, 메모리 셀 어레이(110)에 포함되는 제1 메모리 셀들(120)의 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)일 수 있다. 다른 실시예에 있어서, 메모리 셀 어레이(110)에 포함되는 제1 메모리 셀들(120)의 각각은 복수의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)일 수 있다. 또 다른 실시예에 있어서, 메모리 셀 어레이(110)에 포함되는 제1 메모리 셀들(120)의 각각은 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC)일 수 있다.
메모리 셀 어레이(230)는 제1 셀 스트링(ST1) 내지 제M 셀 스트링(STM)을 포함할 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 제1 셀 스트링(ST1)이 연결될 수 있다. 제M 비트 라인(BLM)과 공통 소스 라인(CSL) 사이에 제M 셀 스트링(STM)이 연결될 수 있다.
제1 셀 스트링(ST1)은 제1 스트링 선택 트랜지스터(SST1), 제1 메모리 셀(MC11), 제3 메모리 셀(MC21), 제5 메모리 셀(MC31), 제7 메모리 셀(MCN1) 및 제1 접지 선택 트랜지스터(GST1)를 포함할 수 있다. 제1 스트링 선택 트랜지스터(SST1)의 게이트는 스트링 선택 라인(SSL)에 연결될 수 있다. 제1 접지 선택 트랜지스터(GST1)의 게이트는 접지 선택 라인(GSL)에 연결될 수 있다. 제1 메모리 셀(MC11)에는 제1 워드 라인(WL1)이 연결되고, 제3 메모리 셀(MC21)에는 제2 워드 라인(WL2)이 연결되고, 제5 메모리 셀(MC31)에는 제3 워드 라인(WL3)이 연결되고, 제7 메모리 셀(MCN1)에는 제N 워드 라인(WLN)이 연결될 수 있다.
제M 셀 스트링(STM)은 제M 스트링 선택 트랜지스터(SSTM), 제2 메모리 셀(MC1M), 제4 메모리 셀(MC2M), 제6 메모리 셀(MC3M), 제8 메모리 셀(MCNM) 및 제M 접지 선택 트랜지스터(GSTM)를 포함할 수 있다. 제M 스트링 선택 트랜지스터(SSTM)의 게이트는 스트링 선택 라인(SSL)에 연결될 수 있다. 제M 접지 선택 트랜지스터(GSTM)의 게이트는 접지 선택 라인(GSL)에 연결될 수 있다. 제2 메모리 셀(MC1M)에는 제1 워드 라인(WL1)이 연결되고, 제4 메모리 셀(MC2M)에는 제2 워드 라인(WL2)이 연결되고, 제6 메모리 셀(MC3M)에는 제3 워드 라인(WL3)이 연결되고, 제8 메모리 셀(MCNM)에는 제N 워드 라인(WLN)이 연결될 수 있다.
독출 시에, 제2 워드 라인(WL2)이 선택된 경우, 제2 워드 라인(WL2)에 제1 디폴트 독출 전압이 인가된다. 선택되지 않은 워드 라인들(WL1, WL3, WLN)에 최대 독출 전압이 인가된다.
제1 디폴트 독출 전압은 선택된 제2 워드 라인(WL2)에 연결된 메모리 셀들(MC21 내지 MC2M)의 문턱 전압들을 판별하기 위한 전압일 수 있다. 제1 디폴트 독출 전압은 선택된 제2 워드 라인(WL2)에 연결된 메모리 셀들(MC21 내지 MC2M)이 가질 수 있는 문턱 전압들 사이의 레벨을 가질 수 있다. 최대 독출 전압은 선택되지 않은 워드 라인들(WL1, WL3, WLN)에 연결된 메모리 셀들(MC11, MC1M, MC31, MC3M, MCN1, MCNM)을 턴-온하기 위한 전압일 수 있다. 최대 독출 전압은 메모리 셀들(MC11, MC1M, MC31, MC3M, MCN1, MCNM)의 문턱 전압들보다 높은 레벨을 가질 수 있다. 최대 독출 전압은 제1 디폴트 독출 전압보다 높은 레벨을 가질 수 있다.
도 7B는 도 6의 메모리 시스템에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.
도 7B를 참조하면, 메모리 셀 어레이(110b)는 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL8) 및 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 필라(pillar)는 복수의 비트 라인들(BL1~BL3)과 연결될 수 있다.
도 7B에서는, 메모리 셀 어레이(110b)가 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 8개의 워드 라인들(WL1, WL2, ... , WL8) 및 3개의 비트 라인들(BL1, BL2, BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 7C는 도 7A의 메모리 셀 어레이의 등가 회로도이다.
도 7C를 참조하면, 비트 라인(BL1, BL2, BL3)과 공통 소스 라인(CSL; Common Source Line) 사이에는 셀 스트링들(NS11~NS33)이 연결되어 있다. 셀 스트링들(예를 들면, NS11)의 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line)(SSL1, SSL2, SSL3)에 연결되어 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 대응하는 워드 라인(WL1, WL2, ... , WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line)(GSL1, GSL2, GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결되어 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 분리되어 있다. 제1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 포함하는 물리 페이지를 프로그램하는 경우에는, 제1 워드 라인(WL1), 제1 스트링 선택 라인(SSL1) 및 제1 접지 선택 라인(GSL1)이 선택된다.
도 8A 및 8B는 도 7의 메모리 셀 어레이에 포함되는 메모리 셀들에 저장된 데이터를 나타내는 도면들이다. 도 8A 및 8B는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 각각이 2 비트들을 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)인 경우를 도시한다.
도 8A는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 논리 상태들이 균등하게 사용되지 않도록 데이터들이 저장된 경우를 도시한다.
도 7A의 메모리 셀 어레이(110)에 포함되는 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)은 제1 내지 제8 메모리 셀들을 포함한다. 도 7A의 메모리 셀 어레이(110)에 포함되는 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)은 제9 내지 제16 메모리 셀들을 포함한다.
제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최상위 비트(Most significant bit; MSB)들이 제1 페이지(P1)를 형성한다. 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최하위 비트(Least significant bit; LSB)들이 제2 페이지(P2)를 형성한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최상위 비트들이 제3 페이지(P3)를 형성한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최하위 비트들이 제4 페이지(P4)를 형성한다. 도 8A에서, 제1 페이지(P1)는 10110100의 비트 시퀀스를 포함하고, 제2 페이지(P2)는 11110000의 비트 시퀀스를 포함하고, 제3 페이지(P3)는 10001110의 비트 시퀀스를 포함하고, 제4 페이지(P4)는 11001010의 비트 시퀀스를 포함한다.
일 실시예에 있어서, 제1 메모리 셀들(120)의 각각은 제1 논리 상태, 제2 논리 상태, 제3 논리 상태 또는 제4 논리 상태를 가질 수 있다. 제1 메모리 셀(MC11)의 경우, 제1 논리 상태는 제1 메모리 셀(MC11)이 11'b의 데이터를 저장한 상태를 지칭하고, 제2 논리 상태는 제1 메모리 셀(MC11)이 01'b의 데이터를 저장한 상태를 지칭하고, 제3 논리 상태는 제1 메모리 셀(MC11)이 00'b의 데이터를 저장한 상태를 지칭하고, 제4 논리 상태는 제1 메모리 셀(MC11)이 10'b의 데이터를 저장한 상태를 지칭한다.
도 8A에서, 제1 메모리 셀은 11'b 데이터(181A)를 포함하고. 제1 논리 상태를 가진다. 제2 메모리 셀은 01'b 데이터(182A)를 포함하고. 제2 논리 상태를 가진다. 제3 메모리 셀은 11'b 데이터(183A)를 포함하고. 제1 논리 상태를 가진다. 제4 메모리 셀은 11'b 데이터(184A)를 포함하고. 제1 논리 상태를 가진다. 제5 메모리 셀은 00'b 데이터(185A)를 포함하고. 제3 논리 상태를 가진다. 제6 메모리 셀은 10'b 데이터(186A)를 포함하고. 제4 논리 상태를 가진다. 제7 메모리 셀은 00'b 데이터(187A)를 포함하고. 제3 논리 상태를 가진다. 제8 메모리 셀은 00'b 데이터(188A)를 포함하고. 제3 논리 상태를 가진다. 제9 메모리 셀은 11'b 데이터(191A)를 포함하고. 제1 논리 상태를 가진다. 제10 메모리 셀은 01'b 데이터(192A)를 포함하고. 제2 논리 상태를 가진다. 제11 메모리 셀은 00'b 데이터(193A)를 포함하고. 제3 논리 상태를 가진다. 제12 메모리 셀은 00'b 데이터(194A)를 포함하고. 제3 논리 상태를 가진다. 제13 메모리 셀은 11'b 데이터(195A)를 포함하고. 제1 논리 상태를 가진다. 제14 메모리 셀은 10'b 데이터(196A)를 포함하고. 제4 논리 상태를 가진다. 제15 메모리 셀은 11'b 데이터(197A)를 포함하고. 제1 논리 상태를 가진다. 제16 메모리 셀은 00'b 데이터(198A)를 포함하고. 제3 논리 상태를 가진다.
도 8A의 경우, 제1 논리 상태는 6번 사용되고, 제2 논리 상태는 2번 사용되고, 제3 논리 상태는 6번 사용되고, 제4 논리 상태는 2번 사용된다. 도 8A에서는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터가 저장되지 않았다.
도 8B는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터들이 저장된 경우를 도시한다.
도 8B는 도 8A의 제1 페이지(P1)의 데이터가 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최상위 비트들에 저장되고, 도 8A의 제2 페이지(P2)의 데이터가 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최상위 비트들에 저장되고, 도 8A의 제3 페이지(P3)의 데이터가 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최하위 비트들에 저장되고, 도 8A의 제4 페이지(P4)의 데이터가 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최하위 비트들에 저장되는 경우를 도시한다.
도 8B에서, 제1 메모리 셀은 11'b 데이터(181B)를 포함하고. 제1 논리 상태를 가진다. 제2 메모리 셀은 00'b 데이터(182B)를 포함하고. 제3 논리 상태를 가진다. 제3 메모리 셀은 10'b 데이터(183B)를 포함하고. 제4 논리 상태를 가진다. 제4 메모리 셀은 10'b 데이터(184B)를 포함하고. 제4 논리 상태를 가진다. 제5 메모리 셀은 01'b 데이터(185B)를 포함하고. 제2 논리 상태를 가진다. 제6 메모리 셀은 11'b 데이터(186B)를 포함하고. 제1 논리 상태를 가진다. 제7 메모리 셀은 01'b 데이터(187B)를 포함하고. 제2 논리 상태를 가진다. 제8 메모리 셀은 00'b 데이터(188B)를 포함하고. 제3 논리 상태를 가진다. 제9 메모리 셀은 11'b 데이터(191B)를 포함하고. 제1 논리 상태를 가진다. 제10 메모리 셀은 11'b 데이터(192B)를 포함하고. 제1 논리 상태를 가진다. 제11 메모리 셀은 10'b 데이터(193B)를 포함하고. 제4 논리 상태를 가진다. 제12 메모리 셀은 10'b 데이터(194B)를 포함하고. 제4 논리 상태를 가진다. 제13 메모리 셀은 01'b 데이터(195B)를 포함하고. 제2 논리 상태를 가진다. 제14 메모리 셀은 00'b 데이터(196B)를 포함하고. 제3 논리 상태를 가진다. 제15 메모리 셀은 01'b 데이터(197B)를 포함하고. 제2 논리 상태를 가진다. 제16 메모리 셀은 00'b 데이터(198B)를 포함하고. 제3 논리 상태를 가진다.
도 8B의 경우, 제1 내지 제4 논리 상태들은 각각 4번씩 사용된다. 도 8B에서는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터가 저장되었다. 도 8A 및 8B를 참조하면, 동일한 데이터가 저장되더라도 저장되는 위치에 따라 메모리 셀들의 논리 상태들의 사용은 균등하게 조절될 수 있다.
도 9 내지 11은 도 7의 메모리 셀 어레이에 포함되는 제1 메모리 셀들의 문턱 전압들을 나타내는 그래프들이다.
도 9는 도 7의 제1 메모리 셀들(120)의 문턱 전압들이 산포를 갖지 않는 경우를 도시한다.
제1 메모리 셀들(120)은 제1 메모리 셀을 포함한다. 상기 제1 메모리 셀이 제1 논리 상태(S11)를 갖는 경우, 상기 제1 메모리 셀은 제1 문턱 전압(VTH1)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제2 논리 상태(S01)를 갖는 경우, 상기 제1 메모리 셀은 제2 문턱 전압(VTH2)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제3 논리 상태(S00)를 갖는 경우, 상기 제1 메모리 셀은 제3 문턱 전압(VTH3)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제4 논리 상태(S10)를 갖는 경우, 상기 제1 메모리 셀은 제4 문턱 전압(VTH4)으로 프로그램될 수 있다. 제1 메모리 셀들(120)의 각각은 상기 제1 메모리 셀과 동일한 방법으로 프로그램될 수 있다.
도 9는, 도 8B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제4 문턱 전압(VTH4)으로 프로그램된 경우를 도시한다. 제1 메모리 셀들(120)에 제1 디폴트 독출 전압(VRD1)이 인가되면 제1 메모리 셀들(120) 중 제1 문턱 전압(VTH1)을 가지는 메모리 셀들이 온-셀들이 되므로, 제1 디폴트 독출 전압(VRD1)에 상응하는 제1 기준값은 1/4가 된다. 제1 메모리 셀들(120)에 제2 디폴트 독출 전압(VRD2)이 인가되면 제1 메모리 셀들(120) 중 제1 문턱 전압(VTH1) 및 제2 문턱 전압(VTH2)을 가지는 메모리 셀들이 온-셀들이 되므로, 제2 디폴트 독출 전압(VRD2)에 상응하는 제2 기준값은 2/4가 된다. 제1 메모리 셀들(120)에 제3 디폴트 독출 전압(VRD3)이 인가되면 제1 메모리 셀들(120) 중 제1 문턱 전압(VTH1), 제2 문턱 전압(VTH2) 및 제3 문턱 전압(VTH3)을 가지는 메모리 셀들이 온-셀들이 되므로, 제3 디폴트 독출 전압(VRD3)에 상응하는 제3 기준값은 3/4가 된다. 제1 메모리 셀들(120)에 제4 디폴트 독출 전압(VRD4)이 인가되면 제1 메모리 셀들(120)이 모두 온-셀들이 되므로, 제4 디폴트 독출 전압(VRD4)에 상응하는 제4 기준값은 1이 된다.
독출 대상이 아닌 메모리 셀들에 인가되는 최대 독출 전압(VREAD)은 제1 내지 제4 디폴트 독출 전압들(VRD1, VRD2, VRD3, VRD4)보다 큰 레벨을 가질 수 있다.
도 10은 도 8B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제4 문턱 전압(VTH4)으로 프로그램되었으나, 프로그램 동작 도중 또는 프로그램 동작 후 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의하여 제1 메모리 셀들(120)의 문턱 전압들이 변경된 경우를 도시한다.
제1 메모리 셀들(120) 중 제1 내지 제4 논리 상태들(S11, S01, S00, S10)로 프로그램된 메모리 셀들은 각각 제1 내지 제4 문턱 전압 분포들을 가진다.
도 9와는 달리, 제1 디폴트 독출 전압(VRD1)이 제1 메모리 셀들(120)에 인가된 경우, 제1 논리 상태(S11)로서 프로그램되고 제1 디폴트 독출 전압(VRD1) 이하의 문턱 전압을 가지는 메모리 셀들은 제1 온-셀들이 되고, 제1 논리 상태(S11)로서 프로그램되고 제1 디폴트 독출 전압(VRD1)을 초과하는 문턱 전압을 가지는 메모리 셀들은 제1 오프-셀들(Off-cells)이 되고, 제2 논리 상태(S01)로서 프로그램되고 제1 디폴트 독출 전압(VRD1) 이하의 문턱 전압을 가지는 메모리 셀들은 제2 온-셀들이 된다. 상기 제1 오프-셀들과 상기 제2 온-셀들이 독출 에러를 생성한다. 상기 독출 에러는 에러 정정 코드(Error correction code)에 기초하여 정정될 수 있다. 제2 내지 제4 디폴트 독출 전압(VRD2 내지 VRD4) 중 하나가 제1 메모리 셀들(120)에 인가된 경우는 상기 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
제1 디폴트 독출 전압(VRD1)은 상기 제1 문턱 전압 분포와 상기 제2 문턱 전압 분포 사이에 위치할 수 있다. 제1 디폴트 독출 전압(VRD1)이 상기 제1 문턱 전압 분포와 상기 제2 문턱 전압 분포가 만나는 지점의 전압을 갖는 경우, 상기 독출 에러는 최소화될 수 있다. 제2 디폴트 독출 전압(VRD2)은 상기 제2 문턱 전압 분포와 상기 제3 문턱 전압 분포 사이에 위치할 수 있다. 제2 디폴트 독출 전압(VRD2)이 상기 제2 문턱 전압 분포와 상기 제3 문턱 전압 분포가 만나는 지점의 전압을 갖는 경우, 상기 독출 에러는 최소화될 수 있다. 제3 디폴트 독출 전압(VRD3)은 상기 제3 문턱 전압 분포와 상기 제4 문턱 전압 분포 사이에 위치할 수 있다. 제3 디폴트 독출 전압(VRD3)이 상기 제3 문턱 전압 분포와 상기 제4 문턱 전압 분포가 만나는 지점의 전압을 갖는 경우, 상기 독출 에러는 최소화될 수 있다.
도 11은 도 8B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제4 문턱 전압(VTH4)으로 프로그램되었으나, 프로그램 동작 도중 또는 프로그램 동작 후 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의하여 제1 메모리 셀들(120)의 문턱 전압들이 변경된 경우를 도시한다.
제1 메모리 셀들(120) 중 제1 내지 제4 논리 상태들(S11, S01, S00, S10)로 프로그램된 메모리 셀들은 각각 제1 내지 제4 문턱 전압 분포들을 가진다. 도 11의 제1 문턱 전압 분포가 도 10의 제1 문턱 전압 분포보다 그래프 상에서 오른쪽으로 치우쳐 있기 때문에, 제1 디폴트 독출 전압(VRD1)이 제1 메모리 셀들(120)에 인가된 경우, 제1 메모리 셀들(120) 중 온-셀들의 비율은 제1 기준값인 1/4보다 낮은 값을 가진다. 이 경우, 독출 에러를 최소화하기 위해 제1 디폴트 독출 전압(VRD1)을 제1 문턱 전압 분포와 제2 문턱 전압 분포가 만나는 지점의 전압(VRD1')으로 변경할 수 있다.
도 11의 제4 문턱 전압 분포가 도 10의 제4 문턱 전압 분포보다 그래프 상에서 왼쪽으로 치우쳐 있기 때문에, 제3 디폴트 독출 전압(VRD3)이 제1 메모리 셀들(120)에 인가된 경우, 제1 메모리 셀들(120) 중 온-셀들의 비율은 제3 기준값인 3/4보다 높은 값을 가진다. 이 경우, 독출 에러를 최소화하기 위해 제3 디폴트 독출 전압(VRD3)을 제3 문턱 전압 분포와 제4 문턱 전압 분포가 만나는 지점의 전압(VRD3')으로 변경할 수 있다.
도 12A 및 12B는 도 7의 메모리 셀 어레이에 포함되는 메모리 셀들에 저장된 데이터를 나타내는 도면들이다. 도 12A 및 12B는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 각각이 3 비트들을 저장할 수 있는 트리플 레벨 셀(Triple Level Cell; TLC)인 경우를 도시한다.
도 12A는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 논리 상태들이 균등하게 사용되지 않도록 데이터들이 저장된 경우를 도시한다.
도 7A의 메모리 셀 어레이(110)에 포함되는 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)은 제1 내지 제8 메모리 셀들을 포함한다. 도 7A의 메모리 셀 어레이(110)에 포함되는 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)은 제9 내지 제16 메모리 셀들을 포함한다.
제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최상위 비트들이 제1 페이지(P1)를 형성한다. 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 중간 순위 비트들이 제2 페이지(P2)를 형성한다. 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최하위 비트들이 제3 페이지(P3)를 형성한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최상위 비트들이 제4 페이지(P4)를 형성한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 중간 순위 비트들이 제5 페이지(P5)를 형성한다. 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최하위 비트들이 제6 페이지(P6)를 형성한다.
도 12A에서, 제1 페이지(P1)는 10110100의 비트 시퀀스를 포함하고, 제2 페이지(P2)는 10001110의 비트 시퀀스를 포함하고, 제3 페이지(P3)는 10110100의 비트 시퀀스를 포함하고, 제4 페이지(P4)는 11011000의 비트 시퀀스를 포함하고, 제5 페이지(P5)는 10001110의 비트 시퀀스를 포함하고, 제6 페이지(P6)는 11011000의 비트 시퀀스를 포함한다.
일 실시예에 있어서, 제1 메모리 셀들(120)의 각각은 제1 내지 제8 논리 상태들 중 하나를 가질 수 있다. 제1 메모리 셀(MC11)의 경우, 제1 논리 상태는 제1 메모리 셀(MC11)이 111'b의 데이터를 저장한 상태를 지칭하고, 제2 논리 상태는 제1 메모리 셀(MC11)이 110'b의 데이터를 저장한 상태를 지칭하고, 제3 논리 상태는 제1 메모리 셀(MC11)이 100'b의 데이터를 저장한 상태를 지칭하고, 제4 논리 상태는 제1 메모리 셀(MC11)이 101'b의 데이터를 저장한 상태를 지칭하고, 제5 논리 상태는 제1 메모리 셀(MC11)이 001'b의 데이터를 저장한 상태를 지칭하고, 제6 논리 상태는 제1 메모리 셀(MC11)이 000'b의 데이터를 저장한 상태를 지칭하고, 제7 논리 상태는 제1 메모리 셀(MC11)이 010'b의 데이터를 저장한 상태를 지칭하고, 제8 논리 상태는 제1 메모리 셀(MC11)이 011'b의 데이터를 저장한 상태를 지칭한다.
도 12A에서, 제1 메모리 셀은 111'b 데이터(181C)를 포함하고. 제1 논리 상태를 가진다. 제2 메모리 셀은 000'b 데이터(182C)를 포함하고. 제6 논리 상태를 가진다. 제3 메모리 셀은 101'b 데이터(183C)를 포함하고. 제4 논리 상태를 가진다. 제4 메모리 셀은 101'b 데이터(184C)를 포함하고. 제4 논리 상태를 가진다. 제5 메모리 셀은 010'b 데이터(185C)를 포함하고. 제7 논리 상태를 가진다. 제6 메모리 셀은 111'b 데이터(186C)를 포함하고. 제1 논리 상태를 가진다. 제7 메모리 셀은 010'b 데이터(187C)를 포함하고. 제7 논리 상태를 가진다. 제8 메모리 셀은 000'b 데이터(188C)를 포함하고. 제6 논리 상태를 가진다. 제9 메모리 셀은 111'b 데이터(191C)를 포함하고. 제1 논리 상태를 가진다. 제10 메모리 셀은 101'b 데이터(192C)를 포함하고. 제4 논리 상태를 가진다. 제11 메모리 셀은 000'b 데이터(193C)를 포함하고. 제6 논리 상태를 가진다. 제12 메모리 셀은 101'b 데이터(194C)를 포함하고. 제4 논리 상태를 가진다. 제13 메모리 셀은 111'b 데이터(195C)를 포함하고. 제1 논리 상태를 가진다. 제14 메모리 셀은 010'b 데이터(196C)를 포함하고. 제7 논리 상태를 가진다. 제15 메모리 셀은 010'b 데이터(197C)를 포함하고. 제7 논리 상태를 가진다. 제16 메모리 셀은 000'b 데이터(198C)를 포함하고. 제6 논리 상태를 가진다.
도 12A의 경우, 제1 논리 상태는 4번 사용되고, 제2 논리 상태는 0번 사용되고, 제3 논리 상태는 0번 사용되고, 제4 논리 상태는 4번 사용되고, 제5 논리 상태는 0번 사용되고, 제6 논리 상태는 4번 사용되고, 제7 논리 상태는 4번 사용되고, 제8 논리 상태는 0번 사용된다. 도 12A에서는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터가 저장되지 않았다.
도 12B는 메모리 셀 어레이(110)에 포함되는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터들이 저장된 경우를 도시한다.
도 12B는, 도 12A의 제1 페이지(P1)의 데이터가 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최상위 비트들에 저장되고, 도 12A의 제2 페이지(P2)의 데이터가 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 중간 순위 비트들에 저장되고, 도 12A의 제3 페이지(P3)의 데이터가 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최상위 비트들에 저장되고, 도 12A의 제4 페이지(P4)의 데이터가 제1 워드 라인(WL1)에 연결된 메모리 셀들(121)의 최하위 비트들에 저장되고, 도 12A의 제5 페이지(P5)의 데이터가 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 중간 순위 비트들에 저장되고, 도 12A의 제6 페이지(P6)의 데이터가 제2 워드 라인(WL2)에 연결된 메모리 셀들(122)의 최하위 비트들에 저장되는 경우를 도시한다.
도 12B에서, 제1 메모리 셀은 111'b 데이터(181D)를 포함하고. 제1 논리 상태를 가진다. 제2 메모리 셀은 001'b 데이터(182D)를 포함하고. 제5 논리 상태를 가진다. 제3 메모리 셀은 100'b 데이터(183D)를 포함하고. 제3 논리 상태를 가진다. 제4 메모리 셀은 101'b 데이터(184D)를 포함하고. 제4 논리 상태를 가진다. 제5 메모리 셀은 011'b 데이터(185D)를 포함하고. 제8 논리 상태를 가진다. 제6 메모리 셀은 110'b 데이터(186D)를 포함하고. 제2 논리 상태를 가진다. 제7 메모리 셀은 010'b 데이터(187D)를 포함하고. 제7 논리 상태를 가진다. 제8 메모리 셀은 000'b 데이터(188D)를 포함하고. 제6 논리 상태를 가진다. 제9 메모리 셀은 111'b 데이터(191D)를 포함하고. 제1 논리 상태를 가진다. 제10 메모리 셀은 001'b 데이터(192D)를 포함하고. 제5 논리 상태를 가진다. 제11 메모리 셀은 100'b 데이터(193D)를 포함하고. 제3 논리 상태를 가진다. 제12 메모리 셀은 101'b 데이터(194D)를 포함하고. 제4 논리 상태를 가진다. 제13 메모리 셀은 011'b 데이터(195D)를 포함하고. 제8 논리 상태를 가진다. 제14 메모리 셀은 110'b 데이터(196D)를 포함하고. 제2 논리 상태를 가진다. 제15 메모리 셀은 010'b 데이터(197D)를 포함하고. 제7 논리 상태를 가진다. 제16 메모리 셀은 000'b 데이터(198D)를 포함하고. 제6 논리 상태를 가진다.
도 12B의 경우, 제1 내지 제8 논리 상태들은 각각 2번씩 사용된다. 도 12B에서는 메모리 셀들의 논리 상태들이 균등하게 사용되도록 데이터가 저장되었다. 도 12A 및 12B를 참조하면, 동일한 데이터가 저장되더라도 저장되는 위치에 따라 메모리 셀들의 논리 상태들의 사용은 균등하게 조절될 수 있다.
도 13 내지 15는 도 7의 메모리 셀 어레이에 포함되는 제1 메모리 셀들의 문턱 전압들을 나타내는 그래프들이다.
도 13은 도 7의 제1 메모리 셀들(120)의 문턱 전압들이 산포를 갖지 않는 경우를 도시한다.
제1 메모리 셀들(120)은 제1 메모리 셀을 포함한다. 상기 제1 메모리 셀이 제1 논리 상태(S111)를 갖는 경우, 상기 제1 메모리 셀은 제1 문턱 전압(VTH1)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제2 논리 상태(S110)를 갖는 경우, 상기 제1 메모리 셀은 제2 문턱 전압(VTH2)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제3 논리 상태(S100)를 갖는 경우, 상기 제1 메모리 셀은 제3 문턱 전압(VTH3)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제4 논리 상태(S101)를 갖는 경우, 상기 제1 메모리 셀은 제4 문턱 전압(VTH4)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제5 논리 상태(S001)를 갖는 경우, 상기 제1 메모리 셀은 제5 문턱 전압(VTH5)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제6 논리 상태(S000)를 갖는 경우, 상기 제1 메모리 셀은 제6 문턱 전압(VTH6)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제7 논리 상태(S010)를 갖는 경우, 상기 제1 메모리 셀은 제7 문턱 전압(VTH7)으로 프로그램될 수 있다. 상기 제1 메모리 셀이 제8 논리 상태(S011)를 갖는 경우, 상기 제1 메모리 셀은 제8 문턱 전압(VTH8)으로 프로그램될 수 있다. 제1 메모리 셀들(120)의 각각은 상기 제1 메모리 셀과 동일한 방법으로 프로그램될 수 있다.
도 13은, 도 12B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제8 문턱 전압(VTH8)으로 프로그램된 경우를 도시한다.
제1 메모리 셀들(120)에 제1 디폴트 독출 전압(VRD1)이 인가되면 제1 메모리 셀들(120) 중 제1 문턱 전압(VTH1)을 가지는 메모리 셀들이 온-셀들이 되므로, 제1 디폴트 독출 전압(VRD1)에 상응하는 제1 기준값은 1/8이 된다. 동일한 방법으로, 제2 디폴트 독출 전압(VRD2)에 상응하는 제2 기준값은 2/8이 되고, 제3 디폴트 독출 전압(VRD3)에 상응하는 제3 기준값은 3/8이 되고, 제4 디폴트 독출 전압(VRD4)에 상응하는 제4 기준값은 4/8이 되고, 제5 디폴트 독출 전압(VRD5)에 상응하는 제5 기준값은 5/8이 되고, 제6 디폴트 독출 전압(VRD6)에 상응하는 제6 기준값은 6/8이 되고, 제7 디폴트 독출 전압(VRD7)에 상응하는 제7 기준값은 7/8이 되고, 제8 디폴트 독출 전압(VRD8)에 상응하는 제8 기준값은 1이 된다.
독출 대상이 아닌 메모리 셀들에 인가되는 최대 독출 전압(VREAD)은 제1 내지 제8 디폴트 독출 전압들(VRD1 내지 VRD8)보다 큰 레벨을 가질 수 있다.
도 14는 도 12B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제8 문턱 전압(VTH8)으로 프로그램되었으나, 프로그램 동작 도중 또는 프로그램 동작 후 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의하여 제1 메모리 셀들(120)의 문턱 전압들이 변경된 경우를 도시한다.
제1 메모리 셀들(120) 중 제1 내지 제8 논리 상태들(S111, S110, S100, S101, S001, S000, S010, S011)로 프로그램된 메모리 셀들은 각각 제1 내지 제8 문턱 전압 분포들을 가진다.
도 13과는 달리, 제1 디폴트 독출 전압(VRD1)이 제1 메모리 셀들(120)에 인가된 경우, 제1 논리 상태(S111)로서 프로그램되고 제1 디폴트 독출 전압(VRD1) 이하의 문턱 전압을 가지는 메모리 셀들은 제1 온-셀들이 되고, 제1 논리 상태(S111)로서 프로그램되고 제1 디폴트 독출 전압(VRD1)을 초과하는 문턱 전압을 가지는 메모리 셀들은 제1 오프-셀들(Off-cells)이 되고, 제2 논리 상태(S110)로서 프로그램되고 제1 디폴트 독출 전압(VRD1) 이하의 문턱 전압을 가지는 메모리 셀들은 제2 온-셀들이 된다. 상기 제1 오프-셀들과 상기 제2 온-셀들이 독출 에러를 생성한다. 상기 독출 에러는 에러 정정 코드(Error correction code)에 기초하여 정정될 수 있다. 제2 내지 제8 디폴트 독출 전압(VRD2 내지 VRD8) 중 하나가 제1 메모리 셀들(120)에 인가된 경우는 상기 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 15는 도 12B와 같이 제1 메모리 셀들(120)의 논리 상태들이 균등하게 사용되도록 데이터가 저장되고, 제1 메모리 셀들(120)은 상기 논리 상태들에 상응하는 제1 문턱 전압(VTH1) 내지 제8 문턱 전압(VTH8)으로 프로그램되었으나, 프로그램 동작 도중 또는 프로그램 동작 후 전하 누설, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화 등에 의하여 제1 메모리 셀들(120)의 문턱 전압들이 변경된 경우를 도시한다.
제1 메모리 셀들(120) 중 제1 내지 제8 논리 상태들(S111, S110, S100, S101, S001, S000, S010, S011)로 프로그램된 메모리 셀들은 각각 제1 내지 제8 문턱 전압 분포들을 가진다. 도 15의 제3 문턱 전압 분포가 도 14의 제3 문턱 전압 분포보다 그래프 상에서 오른쪽으로 치우쳐 있기 때문에, 제2 디폴트 독출 전압(VRD2)이 제1 메모리 셀들(120)에 인가된 경우, 제1 메모리 셀들(120) 중 온-셀들의 비율은 제2 기준값인 2/8보다 낮은 값을 가진다. 이 경우, 독출 에러를 최소화하기 위해 제2 디폴트 독출 전압(VRD2)을 제2 문턱 전압 분포와 제3 문턱 전압 분포가 만나는 지점의 전압(VRD2')으로 변경할 수 있고, 제3 디폴트 독출 전압(VRD3)을 제3 문턱 전압 분포와 제4 문턱 전압 분포가 만나는 지점의 전압(VRD3')으로 변경할 수 있다.
도 15의 제7 문턱 전압 분포가 도 14의 제7 문턱 전압 분포보다 그래프 상에서 왼쪽으로 치우쳐 있기 때문에, 제6 디폴트 독출 전압(VRD6)이 제1 메모리 셀들(120)에 인가된 경우, 제1 메모리 셀들(120) 중 온-셀들의 비율은 제6 기준값인 6/8보다 높은 값을 가진다. 이 경우, 독출 에러를 최소화하기 위해 제6 디폴트 독출 전압(VRD6)을 제6 문턱 전압 분포와 제7 문턱 전압 분포가 만나는 지점의 전압(VRD6')으로 변경할 수 있고, 제7 디폴트 독출 전압(VRD7)을 제7 문턱 전압 분포와 제8 문턱 전압 분포가 만나는 지점의 전압(VRD7')으로 변경할 수 있다.
도 16 내지 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함하는 메모리 시스템들이다.
도 16을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 제어 회로(360), 전압 생성 회로(350), 어드레스 디코더(340), 데이터 입/출력 회로(370)를 포함한다. 데이터 입/출력 회로(370)는 페이지 버퍼(PAGE BUFFER)를 포함한다.
메모리 셀 어레이(310)는 복수의 제1 메모리 셀들(320) 및 복수의 제2 메모리 셀들(330)을 포함한다. 제1 및 제2 메모리 셀들(320, 330)은 각각 복수의 데이터 비트들을 복수의 논리 상태들에 상응하는 복수의 문턱 전압들 중 하나로서 저장한다. 제어 회로(360)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 행 어드레스 신호(RADDR) 및 열 어드레스 신호(CADDR)를 생성한다. 전압 생성 회로(350)는 제1 디폴트 독출 전압 제어 신호(VGCS1) 및 제2 디폴트 독출 전압 제어 신호(VGCS2)에 기초하여 제1 디폴트 독출 전압(VRD1) 및 제2 디폴트 독출 전압(VRD2)을 생성한다. 어드레스 디코더(340)는 커맨드 신호(CMD)가 제1 메모리 셀들(320)의 독출 커맨드 신호인 경우, 행 어드레스 신호(RADDR)에 상응하는 제1 워드 라인(WL1)에 제1 디폴트 독출 전압(VRD1)을 인가한다. 어드레스 디코더(340)는 커맨드 신호(CMD)가 제2 메모리 셀들(330)의 독출 커맨드 신호인 경우, 행 어드레스 신호(RADDR)에 상응하는 제N 워드 라인(WLN)에 제2 디폴트 독출 전압(VRD2)을 인가한다.
페이지 버퍼(PAGE BUFFER)는 열 어드레스 신호(CADDR)에 응답하여 제1 워드 라인(WL1)에 연결된 메모리 셀들(MC11 내지 MC1M) 또는 제N 워드 라인(WLN)에 연결된 메모리 셀들(MCN1 내지 MCNM)에 저장된 데이터를 복수의 비트 라인들(BL1 내지 BLM)을 통해 수신하고, 상기 수신된 데이터로부터 제1 독출 데이터(DATA1) 또는 제2 독출 데이터(DATA2)를 추출한다. 페이지 버퍼(PAGE BUFFER)는 상기 수신된 데이터에 기초하여 제1 메모리 셀들(320) 중 제1 디폴트 독출 전압(VRD1)보다 낮은 문턱 전압을 가지는 제1 온-셀들의 제1 비율(RATIO1)을 측정하거나, 제2 메모리 셀들(330) 중 제2 디폴트 독출 전압(VRD2)보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율(RATIO2)을 측정한다.
페이지 버퍼(PAGE BUFFER)는 제1 독출 데이터(DATA1) 또는 제2 독출 데이터(DATA2)를 추출하는 과정과 상기 제1 온-셀들의 상기 제1 비율(RATIO1) 또는 상기 제2 온-셀들의 상기 제2 비율(RATIO2)을 측정하는 과정을 동시에 수행할 수 있다.
제1 메모리 셀들(320)은 제1 메모리 셀들(320)의 논리 상태들이 균등하게 사용되도록 제1 데이터가 프로그램된다. 제2 메모리 셀들(330)은 제2 메모리 셀들(330)의 논리 상태들이 균등하게 사용되도록 제2 데이터가 프로그램된다. 제1 및 제2 메모리 셀들(320, 330)의 논리 상태들이 균등하게 사용되도록 데이터가 프로그램되는 경우에 대하여 도 8A, 8B, 12A 및 12B를 참조하여 이해할 수 있다.
제1 독출 데이터(DATA1)의 에러 정정 결과(ECCR)는 제1 독출 데이터(DATA1)에 기초하여 메모리 콘트롤러(400)에서 생성될 수 있다.
제어 회로(360)는 독출 전압 제어 유닛(361)을 포함한다. 독출 전압 제어 유닛(361)은 제1 디폴트 독출 전압 제어 신호(VGCS1)의 레벨을 저장하는 제1 레지스터(R1) 및 제2 디폴트 독출 전압 제어 신호(VGCS2)의 레벨을 저장하는 제2 레지스터(R2)를 포함할 수 있다.
독출 전압 제어 유닛(361)은 제1 독출 데이터(DATA1)의 에러 정정 결과(ECCR)가 실패를 나타내는 경우, 제1 비율(RATIO1)과 제1 디폴트 독출 전압(VRD1)에 상응하는 제1 기준값에 기초하여 제1 디폴트 독출 전압(VRD1)을 변경시키는 제1 디폴트 독출 전압 제어 신호(VGCS1)를 생성할 수 있다. 독출 전압 제어 유닛(361)은 제2 독출 데이터(DATA2)의 에러 정정 결과(ECCR)가 실패를 나타내는 경우, 제2 비율(RATIO2)과 제2 디폴트 독출 전압(VRD2)에 상응하는 제2 기준값에 기초하여 제2 디폴트 독출 전압(VRD2)을 변경시키는 제2 디폴트 독출 전압 제어 신호(VGCS2)를 생성할 수 있다.
도 17을 참조하면, 비휘발성 메모리 장치(500)는 메모리 콘트롤러(600)에 대신하여, 제1 독출 데이터(DATA1) 및 에러 정정 코드(Error correction code)에 기초하여 제1 독출 데이터(DATA1)의 에러 정정 결과(ECCR)를 생성하는 에러 정정 유닛(580)을 더 포함하는 것을 제외하고 도 15의 비휘발성 메모리 장치(300)와 동일하다.
에러 정정 유닛(580)은 제1 독출 데이터(DATA1)에 포함된 패리티 비트들에 기초하여 제1 독출 데이터(DATA1)가 에러 정정 코드에 의해 정정될 수 없는 에러들을 포함하는지 여부를 판단할 수 있다. 제1 독출 데이터(DATA1)가 정정될 수 없는 에러들을 포함하는 경우 에러 정정 유닛(580)은 상기 에러들의 정정에 실패하고, 에러 정정 실패를 나타내는 에러 정정 결과(ECCR)를 생성한다. 제1 독출 데이터(DATA1)가 정정될 수 없는 에러들을 포함하지 않는 경우, 에러 정정 유닛(580)은 상기 에러들의 정정에 성공하고, 에러 정정 성공을 나타내는 에러 정정 결과(ECCR)를 생성한다. 이 경우, 에러 정정 유닛(580)은 제1 독출 데이터(DATA1)에서 상기 에러들을 정정하여 메모리 셀들에 프로그램된 원본 데이터를 복원할 수 있다.
도 18을 참조하면, 비휘발성 메모리 장치(700)는 메모리 콘트롤러(800)에 대신하여, 제1 독출 데이터(DATA1), 제2 독출 데이터(DATA2)및 에러 정정 코드(Error correction code)에 기초하여 제1 독출 데이터(DATA1) 및 제2 독출 데이터(DATA2)의 에러 정정 결과(ECCR)를 생성하는 에러 정정 유닛(780)을 더 포함하는 것을 제외하고 도 16의 비휘발성 메모리 장치(500)와 동일하다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920)를 포함한다. 비휘발성 메모리 장치(920)는 메모리 셀 어레이(921) 및 데이터 입출력 회로(922)를 포함한다. 메모리 셀 어레이(921)는 기판 상에 삼차원 구조로 형성될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이(921)는 도 7B 및 7C를 참조하여 이해할 수 있으므로 설명을 생략한다.
데이터 입출력 회로(922)는 상기 복수의 비트 라인들을 통해 메모리 셀 어레이(921)에 연결된다. 데이터 입출력 회로(922)는 상기 복수의 비트라인들 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터를 메모리 컨트롤러(910)로 출력하고, 메모리 컨트롤러(910)로부터 입력되는 데이터를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.
비휘발성 메모리 장치(920)는 도 6의 메모리 시스템에 포함된 비휘발성 메모리 장치(100), 도 16의 메모리 시스템에 포함된 비휘발성 메모리 장치(300), 도 17의 메모리 시스템에 포함된 비휘발성 메모리 장치(500) 또는 도 18의 메모리 시스템에 포함된 비휘발성 메모리 장치(700)로 구현될 수 있다. 비휘발성 메모리 장치들(100, 300, 500, 700)의 구성 및 동작에 대해서는 도 1 내지 18을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(920)에 대한 상세한 설명은 생략한다.
메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)를 제어한다. 메모리 컨트롤러(910)는 외부의 호스트와 비휘발성 메모리 장치(920) 사이의 데이터 교환을 제어할 수 있다.
메모리 컨트롤러(910)는 중앙 처리 장치(911), 버퍼 메모리(912), 호스트 인터페이스(913) 및 메모리 인터페이스(914)를 포함할 수 있다.
중앙 처리 장치(911)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(912)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.
버퍼 메모리(912)는 중앙 처리 장치(911)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(912)는 메모리 컨트롤러(910)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(913)는 상기 호스트와 연결되고, 메모리 인터페이스(914)는 비휘발성 메모리 장치(920)와 연결된다. 중앙 처리 장치(911)는 호스트 인터페이스(913)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(913)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
또한, 중앙 처리 장치(911)는 메모리 인터페이스(914)를 통하여 비휘발성 메모리 장치(920)와 통신할 수 있다.
실시예에 따라서, 메모리 컨트롤러(910)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(915)을 더 포함할 수 있다.
일 실시예에서, 메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(910)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.
메모리 시스템(900)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 20을 참조하면, 메모리 카드(1000)는 복수의 접속 핀들(1010), 메모리 컨트롤러(1020) 및 비휘발성 메모리 장치(1030)를 포함한다.
호스트와 메모리 카드(1000) 사이의 신호들이 송수신되도록 복수의 접속 핀들(1010)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(1010)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(1020)는 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(1030)에 저장할 수 있다.
비휘발성 메모리 장치(1030)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
비휘발성 메모리 장치(1030)는 도 6의 메모리 시스템에 포함된 비휘발성 메모리 장치(100), 도 16의 메모리 시스템에 포함된 비휘발성 메모리 장치(300), 도 17의 메모리 시스템에 포함된 비휘발성 메모리 장치(500) 또는 도 18의 메모리 시스템에 포함된 비휘발성 메모리 장치(700)로 구현될 수 있다. 비휘발성 메모리 장치들(100, 300, 500, 700)의 구성 및 동작에 대해서는 도 1 내지 18을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(1030)에 대한 상세한 설명은 생략한다.
메모리 카드(1000)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(1000)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 21은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 21을 참조하면, 솔리드 스테이트 드라이브 시스템(1100)은 호스트(1110) 및 솔리드 스테이트 드라이브(1120)를 포함한다.
솔리드 스테이트 드라이브(1120)는 복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n) 및 SSD 컨트롤러(1122)를 포함한다.
복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n)은 솔리드 스테이트 드라이브(1120)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n) 각각은 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n) 각각은 도 6의 메모리 시스템에 포함된 비휘발성 메모리 장치(100), 도 16의 메모리 시스템에 포함된 비휘발성 메모리 장치(300), 도 17의 메모리 시스템에 포함된 비휘발성 메모리 장치(500) 또는 도 18의 메모리 시스템에 포함된 비휘발성 메모리 장치(700)로 구현될 수 있다. 비휘발성 메모리 장치들(100, 300, 500, 700)의 구성 및 동작에 대해서는 도 1 내지 18을 참조하여 상세히 설명하였으므로, 여기서는 복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n)에 대한 상세한 설명은 생략한다.
SSD 컨트롤러(1122)는 복수의 채널들(CH1, CH2, ... , CHn)을 통해 복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n)과 각각 연결된다.
SSD 컨트롤러(1122)는 신호 커넥터(1124)를 통해 호스트(1110)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1122)는 호스트(1110)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(1123-1, 1123-2, ... , 1123-n)로부터 데이터를 읽어낸다.
솔리드 스테이트 드라이브(1120)는 보조 전원 장치(1126)를 더 포함할 수 있다. 보조 전원 장치(1126)는 전원 커넥터(1125)를 통해 호스트(1110)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(1122)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(1126)는 솔리드 스테이트 드라이브(1120) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(1120) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1126)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(1120)에 보조 전원을 제공할 수도 있다.
도 22는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 22를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 사용자 인터페이스(1230), 비휘발성 메모리 장치(NVM)(1240), 휘발성 메모리 장치(VM)(1250) 및 파워 서플라이(1260)를 포함한다.
실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비휘발성 메모리 장치(1240)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
비휘발성 메모리 장치(1240)는 도 6의 메모리 시스템에 포함된 비휘발성 메모리 장치(100), 도 16의 메모리 시스템에 포함된 비휘발성 메모리 장치(300), 도 17의 메모리 시스템에 포함된 비휘발성 메모리 장치(500) 또는 도 18의 메모리 시스템에 포함된 비휘발성 메모리 장치(700)로 구현될 수 있다. 비휘발성 메모리 장치들(100, 300, 500, 700)의 구성 및 동작에 대해서는 도 1 내지 18을 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(1240)에 대한 상세한 설명은 생략한다.
휘발성 메모리 장치(1250)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(1230)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(1200)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 플래시 메모리와 같은 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 제1 메모리 셀들을 포함하는 비휘발성 메모리 장치의 디폴트(Default) 독출 전압 설정 방법으로서,
    상기 제1 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 제1 메모리 셀들에 프로그램하는 단계;
    디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 제1 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계; 및
    상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계를 포함하고,
    상기 제1 기준값은, 상기 제1 디폴트 독출 전압이 상기 워드 라인에 인가되고 상기 제1 메모리 셀들의 문턱 전압들이 산포를 갖지 않는 경우, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 온-셀들의 비율을 나타내는 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 상기 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하는 단계는,
    상기 제1 비율이 상기 제1 기준값보다 큰 경우, 상기 제1 디폴트 독출 전압을 감소시키는 단계; 및
    상기 제1 비율이 상기 제1 기준값보다 작은 경우, 상기 제1 디폴트 독출 전압을 증가시키는 단계를 포함하는 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법.
  4. 제1 항에 있어서,
    상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고, 상기 제1 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계; 및
    상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계를 더 포함하는 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법.
  5. 제1 항에 있어서, 상기 비휘발성 메모리 장치는,
    각각 복수의 데이터 비트들을 상기 논리 상태들에 상응하는 상기 문턱 전압들 중 하나로서 저장하는 복수의 제2 메모리 셀들을 더 포함하고,
    상기 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법은,
    상기 제2 메모리 셀들의 상기 논리 상태들이 균등하게 사용되도록 제2 데이터를 상기 제2 메모리 셀들에 프로그램하는 단계;
    상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 제2 메모리 셀들에 연결된 워드 라인들에 인가하고, 상기 제2 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하는 단계; 및
    상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하는 단계를 더 포함하고,
    상기 제1 디폴트 독출 전압의 레벨과 상기 제2 디폴트 독출 전압의 레벨은 서로 동일하고, 상기 변경된 제1 디폴트 독출 전압의 레벨과 상기 변경된 제2 디폴트 독출 전압의 레벨은 서로 상이한 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법.
  6. 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 데이터 독출 방법으로서,
    상기 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터를 상기 메모리 셀들에 프로그램하는 단계;
    디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제2 데이터로서 독출하는 단계;
    상기 디폴트 독출 전압들에 포함되는 제1 디폴트 독출 전압을 상기 메모리 셀들에 연결된 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들(On-cells)의 제1 비율을 측정하는 단계;
    에러 정정 코드에 기초하여 상기 제2 데이터에 포함된 에러들을 정정하는 단계;
    상기 제2 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제2 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 독출 데이터로서 출력하는 단계; 및
    상기 제2 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경하고, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 제3 데이터로서 독출하는 단계를 포함하고,
    상기 제1 기준값은, 상기 제1 디폴트 독출 전압이 상기 워드 라인에 인가되고 상기 메모리 셀들의 문턱 전압들이 산포를 갖지 않는 경우, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 온-셀들의 비율을 나타내는 비휘발성 메모리 장치의 데이터 독출 방법.
  7. 제6 항에 있어서,
    상기 에러 정정 코드에 기초하여 상기 제3 데이터에 포함된 에러들을 정정하는 단계;
    상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 제3 데이터에서 복원한 상기 제1 데이터를 상기 메모리 셀들의 상기 독출 데이터로서 출력하는 단계; 및
    상기 제3 데이터에 포함된 상기 에러들의 정정이 성공한 경우, 상기 변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 추가적으로 독출하는 단계를 더 포함하고,
    상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제2 데이터로 독출하는 단계와 상기 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 상기 제1 온-셀들의 상기 제1 비율을 측정하는 단계는 동시에 수행되는 비휘발성 메모리 장치의 데이터 독출 방법.
  8. 제7 항에 있어서,
    상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 제3 데이터에 포함된 상기 에러들의 정정이 성공할 때까지 상기 제1 디폴트 독출 전압을 재변경하고, 상기 재변경된 제1 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 동작을 반복적으로 수행하는 단계를 더 포함하는 비휘발성 메모리 장치의 데이터 독출 방법.
  9. 제7 항에 있어서,
    상기 제3 데이터에 포함된 상기 에러들의 정정이 실패한 경우, 상기 디폴트 독출 전압들에 포함되는 제2 디폴트 독출 전압을 상기 워드 라인들에 인가하고 상기 메모리 셀들 중 상기 제2 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제2 온-셀들의 제2 비율을 측정하고, 상기 제2 비율과 상기 제2 디폴트 독출 전압에 상응하는 제2 기준값에 기초하여 상기 제2 디폴트 독출 전압을 변경하고, 상기 변경된 제2 디폴트 독출 전압을 포함하는 상기 디폴트 독출 전압들에 기초하여 상기 메모리 셀들에 저장된 데이터를 상기 제3 데이터로서 다시 독출하는 단계를 더 포함하는 비휘발성 메모리 장치의 데이터 독출 방법.
  10. 각각 복수의 데이터 비트들을 복수의 논리 상태들(Logic states)에 상응하는 복수의 문턱 전압들 중 하나로서 저장하는 복수의 제1 메모리 셀들을 포함하는 메모리 셀 어레이;
    커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성하는 제어 회로;
    제1 디폴트 독출 전압 제어 신호에 기초하여 제1 디폴트 독출 전압을 생성하는 전압 생성 회로;
    상기 커맨드 신호가 상기 제1 메모리 셀들의 독출 커맨드 신호인 경우, 상기 행 어드레스 신호에 상응하는 제1 워드 라인에 상기 제1 디폴트 독출 전압을 인가하는 어드레스 디코더;
    상기 열 어드레스 신호에 응답하여 상기 제1 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 복수의 비트 라인들을 통해 수신하고, 상기 수신된 데이터로부터 제1 독출 데이터를 추출하고, 상기 수신된 데이터에 기초하여 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 제1 온-셀들의 제1 비율을 측정하는 페이지 버퍼(Page buffer)를 구비하는 데이터 입/출력 회로를 포함하고,
    상기 제1 메모리 셀들은 상기 제1 메모리 셀들의 논리 상태들이 균등하게 사용되도록 제1 데이터가 프로그램되어 있고,
    상기 제어 회로는 상기 제1 독출 데이터의 에러 정정 결과가 실패를 나타내는 경우, 상기 제1 비율과 상기 제1 디폴트 독출 전압에 상응하는 제1 기준값에 기초하여 상기 제1 디폴트 독출 전압을 변경시키는 상기 제1 디폴트 독출 전압 제어 신호를 생성하는 독출 전압 제어 유닛을 포함하고,
    상기 제1 기준값은, 상기 제1 디폴트 독출 전압이 상기 워드 라인에 인가되고 상기 제1 메모리 셀들의 문턱 전압들이 산포를 갖지 않는 경우, 상기 제1 메모리 셀들 중 상기 제1 디폴트 독출 전압보다 낮은 문턱 전압을 가지는 온-셀들의 비율을 나타내는 비휘발성 메모리 장치.
KR1020140102312A 2014-08-08 2014-08-08 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법 KR102238592B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140102312A KR102238592B1 (ko) 2014-08-08 2014-08-08 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법
US14/743,311 US9666292B2 (en) 2014-08-08 2015-06-18 Method of determining default read voltage of non-volatile memory device and method of reading data of non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140102312A KR102238592B1 (ko) 2014-08-08 2014-08-08 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법

Publications (2)

Publication Number Publication Date
KR20160018149A KR20160018149A (ko) 2016-02-17
KR102238592B1 true KR102238592B1 (ko) 2021-04-09

Family

ID=55267903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140102312A KR102238592B1 (ko) 2014-08-08 2014-08-08 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법

Country Status (2)

Country Link
US (1) US9666292B2 (ko)
KR (1) KR102238592B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9350386B2 (en) * 2012-04-12 2016-05-24 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the same
TWI562158B (en) * 2014-10-13 2016-12-11 Silicon Motion Inc Non-volatile memory device and controller
US9535786B2 (en) * 2015-02-09 2017-01-03 HGST Netherlands B.V. Adaptive targeting of read levels in storage devices
US9484098B1 (en) * 2015-08-05 2016-11-01 Sandisk Technologies Llc Smart reread in nonvolatile memory
KR102443034B1 (ko) 2018-01-10 2022-09-14 삼성전자주식회사 메모리 장치
US11682463B2 (en) 2018-01-10 2023-06-20 Samsung Electronics Co., Ltd. Memory device
CN108322063B (zh) * 2018-03-02 2020-02-07 湖南大学 适用于采用载波移相调制mmc的双均压系数电压平衡方法
CN110246533B (zh) * 2018-03-09 2020-11-13 建兴储存科技(广州)有限公司 固态储存装置的失败模式检测方法及错误更正方法
TWI649754B (zh) * 2018-04-16 2019-02-01 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN110400593B (zh) * 2018-04-24 2021-08-03 群联电子股份有限公司 存储器管理方法、存储器储存装置及存储器控制电路单元
TWI655576B (zh) * 2018-06-20 2019-04-01 深圳大心電子科技有限公司 記憶體管理方法以及儲存控制器
US10679714B2 (en) * 2018-09-12 2020-06-09 Nxp B.V. ROM cell with transistor body bias control circuit
US10706911B1 (en) * 2018-10-10 2020-07-07 Samsung Electronics Co., Ltd. Sense amplifier for sensing multi-level cell and memory device including the sense amplifier
US11031961B2 (en) 2019-07-16 2021-06-08 Microsoft Technology Licensing, Llc Smart symbol changes for optimization of communications using error correction
US10911284B1 (en) 2019-07-16 2021-02-02 Microsoft Technology Licensing, Llc Intelligent optimization of communication systems utilizing error correction
US11063696B2 (en) 2019-07-16 2021-07-13 Microsoft Technology Licensing, Llc Increasing average power levels to reduce peak-to-average power levels using error correction codes
US11075656B2 (en) 2019-07-16 2021-07-27 Microsoft Technology Licensing, Llc Bit error reduction of communication systems using error correction
US11044044B2 (en) 2019-07-16 2021-06-22 Microsoft Technology Licensing, Llc Peak to average power ratio reduction of optical systems utilizing error correction
US11172455B2 (en) 2019-07-16 2021-11-09 Microsoft Technology Licensing, Llc Peak to average power output reduction of RF systems utilizing error correction
US11086719B2 (en) * 2019-07-16 2021-08-10 Microsoft Technology Licensing, Llc Use of error correction codes to prevent errors in neighboring storage
US10911141B1 (en) 2019-07-30 2021-02-02 Microsoft Technology Licensing, Llc Dynamically selecting a channel model for optical communications
JP2021047963A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 メモリシステム
US11776596B2 (en) * 2019-11-11 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Data processing device and method for operating data processing device
US11074946B2 (en) 2019-12-05 2021-07-27 Nxp B.V. Temperature dependent voltage differential sense-amplifier
US11366718B2 (en) * 2020-04-30 2022-06-21 SK Hynix Inc. Optimal read bias tracking system and method thereof
US11314583B2 (en) * 2020-08-18 2022-04-26 Micron Technology, Inc. Memory data correction using multiple error control operations
JP2022118299A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリシステム
US11894077B2 (en) * 2022-02-23 2024-02-06 Sandisk Technologies Llc Self-diagnostic smart verify algorithm in user mode to prevent unreliable acquired smart verify program voltage
CN115565601B (zh) * 2022-11-09 2023-03-03 合肥康芯威存储技术有限公司 一种校验eMMC数据传输信号的方法和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014004184A1 (en) 2012-06-26 2014-01-03 Lsi Corporation Fast tracking for flash channels

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7957189B2 (en) 2004-07-26 2011-06-07 Sandisk Il Ltd. Drift compensation in a flash memory
KR101423052B1 (ko) 2008-06-12 2014-07-25 삼성전자주식회사 메모리 장치 및 읽기 레벨 제어 방법
JP2010211899A (ja) 2009-03-12 2010-09-24 Toshiba Corp 半導体記憶装置
US7848152B1 (en) 2009-05-12 2010-12-07 Skymedi Corporation Method and system for adaptively finding reference voltages for reading data from a MLC flash memory
US8159881B2 (en) 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
KR101596827B1 (ko) 2009-10-14 2016-02-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20110128436A (ko) 2010-05-24 2011-11-30 삼성전자주식회사 비휘발성 메모리 장치의 리드 레벨 추정 방법 및 이를 수행하는 메모리 컨트롤러, 및 기록매체
KR101727704B1 (ko) * 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
US9058289B2 (en) * 2011-11-07 2015-06-16 Sandisk Enterprise Ip Llc Soft information generation for memory systems
US8605502B1 (en) 2012-05-22 2013-12-10 Sandisk Technologies Inc. Systems and methods of updating read voltages
US8811076B2 (en) 2012-07-30 2014-08-19 Sandisk Technologies Inc. Systems and methods of updating read voltages
US20160155495A1 (en) * 2013-07-08 2016-06-02 Wilus Institute Of Standards And Technology Inc. Memory system and method for processing data in memory
US9209835B2 (en) * 2013-11-27 2015-12-08 Seagate Technology Llc Read retry for non-volatile memories
US9176815B2 (en) * 2013-11-28 2015-11-03 Seagate Technology Llc Flash channel with selective decoder likelihood dampening

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014004184A1 (en) 2012-06-26 2014-01-03 Lsi Corporation Fast tracking for flash channels

Also Published As

Publication number Publication date
US20160042797A1 (en) 2016-02-11
KR20160018149A (ko) 2016-02-17
US9666292B2 (en) 2017-05-30

Similar Documents

Publication Publication Date Title
KR102238592B1 (ko) 비휘발성 메모리 장치의 디폴트 독출 전압 설정 방법 및 비휘발성 메모리 장치의 데이터 독출 방법
US9991007B2 (en) Nonvolatile memory device and a method of operating the same
KR102302187B1 (ko) 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
CN110010184B (zh) 读取数据的方法、控制存储控制器的方法以及存贮设备
KR102048765B1 (ko) 메모리 시스템의 동작 방법 및 메모리 시스템
KR101665280B1 (ko) 메모리 디바이스에서의 에러 정정 동작들
KR102292642B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102422478B1 (ko) 불휘발성 메모리 장치의 독출 방법
US9734898B2 (en) Memory controller having state shaping engine and method of operating same
KR102294127B1 (ko) 누설 전류 감지 장치 및 이를 포함하는 비휘발성 메모리 장치
KR101600539B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
US11461044B2 (en) Nonvolatile memory device controlling partical usage restriction for memory cell array
KR102284658B1 (ko) 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법
KR102178141B1 (ko) 비휘발성 메모리 장치의 동작 방법
KR20170085774A (ko) 프로그램 전압을 보정하는 플래시 메모리 장치, 3차원 메모리 장치, 메모리 시스템 및 그의 프로그램 방법
CN109785892B (zh) 包括字线缺陷检测电路的存储器器件
KR20100137128A (ko) 비휘발성 메모리 장치의 프로그램 방법, 비휘발성 메모리 장치 및 비휘발성 메모리 시스템
KR102294352B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법과 독출 방법
KR101618313B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
KR20220006467A (ko) 기계 학습에 기반한 오류 정정을 수행하는 메모리 장치 및 이의 동작 방법
CN108986861B (zh) 对非易失性存储器装置进行编程的方法
KR102187524B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR102110844B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US20240303187A1 (en) Partially programmed block read operations
US20220310168A1 (en) Operating method of storage controller using count value of direct memory access, storage device including storage controller, and operating method of storage device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant