CN109215713B - 存储器系统和操作半导体存储器装置的方法 - Google Patents

存储器系统和操作半导体存储器装置的方法 Download PDF

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Abstract

存储器系统和操作半导体存储器装置的方法。一种操作半导体存储器装置的方法可包括施加编程脉冲，该编程脉冲用于对包括在半导体存储器装置中的第一页的数据进行编程。该方法可包括确定编程脉冲的施加次数是否超过第一临界值。该方法可包括基于编程脉冲的施加次数是否超过第一临界值的确定结果，对联接到与第一页所联接的字线相同的字线的第二页执行错误位检查。

Description

存储器系统和操作半导体存储器装置的方法
技术领域
本公开的一方面总体上涉及电子装置，更具体地讲，涉及一种存储器系统和操作半导体存储器装置的方法。
背景技术
存储器装置可按照将串水平地布置到半导体基板的二维结构形成，或者按照将串垂直地布置到半导体基板的三维结构形成。三维半导体器件是为了克服二维半导体器件中的集成度限制而设计出的存储器装置，并且可包括在半导体基板上垂直地层叠的多个存储器单元。
发明内容
根据本公开的一方面，可提供一种操作半导体存储器装置的方法。该方法可包括施加编程脉冲，该编程脉冲用于对包括在半导体存储器装置中的第一页的数据进行编程。该方法可包括确定编程脉冲的施加次数是否超过第一临界值。该方法可包括基于编程脉冲的施加次数是否超过第一临界值的确定结果，对联接到与第一页所联接的字线相同的字线的第二页执行错误位检查。
根据本公开的一方面，可提供一种存储器系统。该存储器系统可包括半导体存储器装置，该半导体存储器装置包括联接到第一字线的第一页和联接到第一字线的第二页。该存储器系统可包括被配置为控制半导体存储器装置的操作的控制器。该控制器可控制半导体存储器装置基于对第一字线施加编程脉冲的次数来对第二页执行错误位检查。
根据本公开的一方面，可提供一种存储器系统。该存储器系统可包括半导体存储器装置，该半导体存储器装置包括联接到第一字线的第一页和联接到第一字线的第二页。该存储器系统可包括被配置为控制半导体存储器装置的操作的控制器。该控制器可控制半导体存储器装置基于包括在第二页中的存储器单元的阈值电压由于用于对第一页进行编程的编程脉冲被施加到第一字线而改变，来对第二页执行错误位检查。
根据本公开的一方面，可提供一种操作半导体存储器装置的方法。该方法可包括将编程脉冲施加到联接到第一页和第二页的第一字线，该编程脉冲被施加到第一字线以将数据编程到包括在半导体存储器装置中的第一页中。该方法可包括确定包括在第二页中的存储器单元的阈值是否已从第一值改变为第二值，以及该第二值是否大于用于验证存储器单元的状态的读电压的值。该方法可包括基于阈值是否已改变以及第二值是否大于用于验证存储器单元的状态的读电压的值的确定结果，来对第二页执行错误位检查。
附图说明
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是示出图1的半导体存储器装置的结构的框图。
图3是示出图2的存储器单元阵列的实施方式的框图。
图4是示出图2的存储器单元阵列的实施方式的图。
图5是示出图2的存储器单元阵列的另一实施方式的图。
图6是示出图4的存储器单元阵列的一部分的电路图。
图7是示出图6的页与单元串之间的关系的图。
图8是示出当编程脉冲被施加时相邻串组的阈值电压的变化的图。
图9是示出图2的控制逻辑的实施方式的框图。
图10是示出根据本公开的实施方式的半导体存储器装置的编程处理的图。
图11是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图12是示出图11中的检查错误位的步骤的流程图。
图13是示出图12中的执行故障处理并改变编程地址的步骤的实施方式的流程图。
图14是示出存储器单元阵列的实施方式的示例的电路图。
图15是示出图14的页与单元串之间的关系的图。
图16是示出根据本公开的实施方式的半导体存储器装置的编程处理的图。
图17是示出包括图2的半导体存储器装置的存储器系统的框图。
图18是示出图17的存储器系统的应用示例的框图。
图19是示出包括参照图18所描述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅示出并描述了本公开的实施方式的特定示例。如本领域技术人员将认识到的，所描述的实施方式可按照各种不同的方式修改，其全部没有脱离本公开的精神或范围。因此，附图和描述本质上将被视为是例示性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者间接连接或联接到另一元件，二者间插入一个或更多个中间元件。另外，当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件，除非有不同的公开。
实施方式可提供一种可改进可靠性的存储器系统和操作半导体存储器装置的方法。
现在将在下文参照附图更充分地描述实施方式的示例；然而，它们可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可被夸大。将理解，当元件被称作在两个元件“之间”时，它可以是这两个元件之间的仅有元件，或者还可存在一个或更多个中间元件。相似标号始终表示相似元件。
图1是示出根据本公开的实施方式的存储器系统的框图。
参照图1，存储器系统50包括半导体存储器装置100和控制器200。
半导体存储器装置100响应于控制器200的控制而操作。半导体存储器装置100包括存储器单元阵列110和用于驱动存储器单元阵列110的外围电路120。存储器单元阵列110包括多个非易失性存储器单元。
外围电路120响应于控制器200的控制而操作。外围电路120响应于控制器200的控制将数据编程到存储器单元阵列110。外围电路120被配置为从存储器单元阵列110读取数据以及擦除存储器单元阵列110的数据。
在实施方式中，半导体存储器装置100的读操作和编程操作可以按照页为单位执行。半导体存储器装置100的擦除操作可以按照存储器块为单位执行。
在编程操作中，外围电路120可从控制器200接收指示编程操作的编程命令、物理块地址和写数据。可通过物理块地址选择一个存储器块和包括在其中的一页。外围电路120可将写数据编程在所选页中。
在读操作中，外围电路120可从控制器200接收指示读操作的命令(以下称为读命令)和物理块地址。可通过物理块地址选择一个存储器块和包括在其中的一页。外围电路120可从所选页读取数据并将所读取的数据(以下称为页数据)输出到控制器200。
在擦除操作中，外围电路120可从控制器200接收指示擦除操作的命令和物理块地址。物理块地址可指定一个存储器块。外围电路120可擦除与物理块地址对应的存储器块的数据。
半导体存储器装置100是非易失性存储器装置。在实施方式中，半导体存储器装置100可以是闪存装置。
控制器200控制半导体存储器装置100的总体操作。控制器200被配置为响应于来自外部主机的请求访问半导体存储器装置100。
控制器200包括随机存取存储器RAM 210、存储控制器220和纠错块230(即，纠错码(ECC))。
RAM 210响应于存储控制器220的控制而操作。存储控制器220被配置为控制半导体存储器装置100的读、写、擦除和后台操作。存储控制器220被配置为驱动用于控制半导体存储器装置100的固件。在实施方式中，控制器可利用硬件、软件或其任何组合来实现。
当主机发送读请求时，存储控制器220可向半导体存储器装置100提供读命令以识别与读请求对应的页(即，所选页)的数据。存储控制器220可将包括在读请求中的逻辑块地址转换为物理块地址。在实施方式中，存储控制器220可执行闪存转换层(FTL)的功能。存储控制器220可将所生成的物理块地址与读命令一起提供给半导体存储器装置100。
响应于读命令，半导体存储器装置100从所选页读取页数据，并将所读取的页数据发送到控制器200。纠错块230响应于存储控制器220的控制确定页数据中是否包括错误。例如，控制器200可根据纠错码来对页数据进行解码。将理解，各种方法可用于纠错码。例如，将理解，使用诸如博斯-乔赫里-霍克文黑姆(Bose-Chaudhri-Hocquenghem)码(BCH码)、里德-所罗门(Reed Solomon)码、海明(Hamming)码和低密度奇偶校验码(LDPC码)的各种方法的纠错码可被使用。当页数据中包括预定数量或更多的错误位时，解码可失败。当页数据中包括预定数量或更少的错误位时，解码可成功。
解码的成功可意味着对应读命令通过。解码的失败可意味着对应读命令失败。当解码成功时，控制器200可向主机输出错误已被纠正的页数据。
图2是示出图1的半导体存储器装置100的结构的框图。
参照图2，半导体存储器装置100可包括存储器单元阵列110、外围电路120、控制逻辑130和接口140。
存储器单元阵列110可通过行线RL联接到地址解码器121。在实施方式中，例如，行线RL可包括源极选择线SSL、字线WL和漏极选择线DSL。存储器单元阵列110可通过位线BL(即，BL1至BLm)、读和写(读/写)电路123和数据线DL联接到数据输入和输出(输入/输出)电路124。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm联接到读/写电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。在多个存储器单元当中，联接到同一字线的存储器单元被限定为一页。即，存储器单元阵列110配置有多页。
在一些实施方式中，存储器单元阵列110可包括至少一个存储器平面。各个存储器平面可包括多个存储器块。包括在存储器单元阵列110中的存储器平面将稍后参照图5来描述。
半导体存储器装置100的各个存储器单元可被配置成用于存储一位数据的单级单元(SLC)、用于存储两位数据的多级单元(MLC)、用于存储三位数据的三级单元(TLC)或者用于存储四位数据的四级单元(QLC)。
外围电路120可包括地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。
外围电路120驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列120以执行编程操作、读操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址ADDR。
地址解码器121被配置为对所接收的地址ADDR中的块地址进行解码。地址解码器121根据所解码的块地址在存储器块BLK1至BLKz当中选择至少一个存储器块。地址解码器121被配置为对所接收的地址ADDR中的行地址进行解码。地址解码器121可通过根据所解码的行地址将从电压发生器122提供的电压施加到字线WL来选择所选存储器块的至少一条字线WL。
在编程操作中，地址解码器121可对所选字线施加编程电压，并且对未选字线施加具有比编程电压低的电平的通过电压。在编程验证操作中，地址解码器121可对所选字线施加验证电压，并且对未选字线施加比验证电压高的验证通过电压。
在读操作中，地址解码器121可对所选字线施加读电压，并且对未选字线施加比读电压高的通过电压。
在实施方式中，半导体存储器装置100的擦除操作以存储器块为单位执行。在擦除操作中输入到半导体存储器装置100的地址ADDR包括块地址。地址解码器121可对块地址进行解码，并且根据所解码的块地址来选择一个存储器块。在擦除操作中，地址解码器121可对输入到所选存储器块的字线施加接地电压。
在实施方式中，地址解码器121可被配置为对发送给其的地址ADDR中的列地址进行解码。所解码的列地址DCA可被发送到读/写电路123。在实施方式的示例中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122被配置为利用供应给半导体存储器装置100的外部电源电压来生成多个电压。电压发生器122响应于控制逻辑130的控制来操作。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。电压发生器122所生成的内部电源电压用作半导体存储器装置100的操作电压。
在实施方式中，电压发生器122可利用外部电源电压或内部电源电压来生成多个电压。电压发生器122可被配置为生成半导体存储器装置100所需的各种电压。例如，电压发生器122可生成多个编程电压、多个通过电压、多个选择读电压和多个未选读电压。
例如，电压发生器122可包括用于接收内部电源电压的多个泵电容器，并且通过响应于控制逻辑130的控制选择性地启用多个泵电容器来生成多个电压。
所生成的多个电压可由地址解码器121供应给存储器单元阵列110。
读/写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm通过相应的第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124进行数据通信。在编程操作中，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL来接收待存储的数据DATA。
在编程操作中，当编程脉冲施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可向所选存储器单元发送通过数据输入/输出电路124接收的待存储的数据DATA。可根据所发送的数据DATA对所选页的存储器单元进行编程。联接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增大的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可被维持。在编程验证操作中，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元读取页数据。
在读操作中，读/写电路123通过位线BL从所选页的存储器单元读取数据DATA，并且将所读取数据DATA输出到数据输入/输出电路124。
在擦除操作中，读/写电路123可将位线BL浮置。在实施方式中，读/写电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。在编程操作中，数据输入/输出电路124可从外部控制器(未示出)接收待存储的数据DATA。在读操作中，数据输入/输出电路124向外部控制器输出从包括在读/写电路123中的第一页缓冲器PB1至第m页缓冲器PBm发送来的数据。
控制逻辑130可联接到地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。控制逻辑130可被配置为控制半导体存储器装置100的总体操作。控制逻辑130可响应于从外部装置发送来的命令CMD而操作。
接口140可作为半导体存储器装置100与外部装置之间的数据(DATA)通信的接口。根据半导体存储器装置100的类型，接口140可包括NAND接口或NOR接口。
图3是示出图2的存储器单元阵列的实施方式的框图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。各个存储器块可具有三维结构。各个存储器块包括在基板上层叠的多个存储器单元。所述多个存储器单元沿着+X、+Y和+Z方向布置。具有三维结构的各个存储器块将参照图4和图5来描述。根据本公开的实施方式，各个存储器块可具有二维结构。在这种情况下，各个存储器块中的多个存储器单元可沿着+X和+Y方向布置。
图4是示出图2的存储器单元阵列110的实施方式110_1的图。
参照图4，存储器单元阵列110_1包括多个存储器块BLK1至BLKz。在图4中，为了描述方便，示出了第一存储器块BLK1的内部配置，省略了其它存储器块BLK2至BLKz的内部配置。将理解，第二存储器块BLK2至第z存储器块BLKz也与第一存储器块BLK1相同地配置。
第一存储器块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可按照“U”形状形成。在第一存储器块BLK1中，在行方向(即，+X方向)上布置m个单元串。在图4中，示出了在列方向(即，+Y方向)上布置两个单元串。然而，这是为了描述方便，将理解，可在列方向上布置三个单元串。例如，存储器单元阵列110_1的各个存储器块中可包括布置在列方向(即，+Y方向)上的四个单元串。此外，在本说明书中，布置在列方向(即，+Y方向)上的m个单元串被指定为一个串组。即，单元串CS11至CS1m可被指定为第一串组，单元串CS21至CS2m可被指定为第二串组。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST与存储器单元MC1至MCn可具有彼此相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在+Z方向的相反方向上，并且串联联接在源极选择晶体管SST和管晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管晶体管PT联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的管晶体管PT的栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串联接到在列方向上延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中联接到同一字线的存储器单元构成一页。例如，第一行上的单元串CS11至CS1m中联接到第一字线WL1的存储器单元构成一页。第二行上的单元串CS21至CS2m中联接到第一字线WL1的存储器单元构成另一页。即，布置在+X方向上的要联接到同一字线的存储器单元构成一页。当漏极选择线DSL1和DSL2中的任一条被选择时，可选择布置在一个行方向上的单元串。当字线WL1至WLn中的任一条被选择时，可在所选单元串中选择一页。
图5是示出图2的存储器单元阵列100的实施方式110_2的图。
参照图5，存储器单元阵列110_2包括多个存储器块BLK1'至BLKz'。在图5中，为了描述方便，示出了第一存储器块BLK1'的内部配置，省略了其它存储器块BLK2'至BLKz'的内部配置。将理解，第二存储器块BLK2'至第z存储器块BLKz'也与第一存储器块BLK1相同地配置。
第一存储器块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿着+Z方向延伸。在第一存储器块BLK1'中，在+X方向上布置m个单元串。在图5中，示出了在+Y方向上布置两个单元串。然而，这是为了描述方便，将理解，可在列方向上布置三个单元串。例如，存储器单元阵列110_2的各个存储器块中可包括布置在列方向(即，+Y方向)上的四个单元串。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在实施方式中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在行方向上的单元串中联接到同一字线的存储器单元构成一页。例如，第一行上的单元串CS11'至CS1m'中联接到第一字线WL1的存储器单元构成一页。第二行上的单元串CS21'至CS2m'中联接到第一字线WL1的存储器单元构成另一页。即，布置在+X方向上的要联接到同一字线的存储器单元构成一页。当漏极选择线DSL1和DSL2中的任一条被选择时，可选择布置在一个行方向上的单元串。当字线WL1至WLn中的任一条被选择时，可在所选单元串中选择一页。联接到同一字线的存储器单元与页之间的关系将稍后参照图7来描述。
因此，除了从各个单元串排除管晶体管PT之外，图5的存储器块BLK1'具有与图4的存储器块BLK1相似的等效电路。
图6是示出图4的存储器单元阵列的一部分的电路图。
参照图6，示出了图4的单元串当中的两个单元串CS11和CS21。即，在图4的存储器块和单元串中，示出了在+X方向上看的两个单元串CS11和CS21。在图4中，示出了单元串CS11和CS21中的每一个具有U形状。然而，在图6中，为了描述方便，示出了单元串CS11和CS21中的每一个具有直线形状。单元串CS11包括漏极选择晶体管DST、存储器单元MC1至MCn和管晶体管PT1。另外，单元串CS21包括漏极选择晶体管DST0'、存储器单元MC1'至MCn'和管晶体管PT2。管晶体管PT1和PT2分别位于单元串CS11和CS21的中间端。如上所述，可限定单元串CS11至CS1m属于第一串组并且单元串CS21至CS2m属于第二串组。图6中示出了属于第一串组的单元串CS11和属于第二串组的单元串CS21。然而，如图4所示，属于第一串组的单元串CS12至CS1m和单元串CS22至CS2m存在于+X方向上。如上所述，属于第一串组的单元串CS11至CS1m当中联接到同一字线的存储器单元构成一页。另外，属于第一串组的单元串CS21至CS2m当中联接到同一字线的存储器单元构成一页。即，布置在+X方向上的要联接到同一字线的存储器单元构成一页。联接到同一字线但属于不同串组的存储器单元不构成一页。例如，在图6中，由于联接到第一字线WL1的两个存储器单元MC1和MC1'属于不同的串组，所以两个存储器单元MC1和MC1'不构成一页。联接到同一字线的存储器单元与页之间的关系将稍后参照图7来描述。
图7是示出图6的页与单元串之间的关系的图。
参照图7，在图4的存储器单元阵列的结构中，示出了在+Z方向上看的页。一起参照图6和图7，示出了联接到第一字线WL1的页。为了例示方便，图6的存储器单元MC1和MC1'被指定为图7中的存储器单元MC11和MC11'。一起参照图4、图6和图7，存储器单元MC11至MC1m分别被包括在单元串CS11至CS1m中。此外，存储器单元MC11'至MC1m'分别被包括在单元串CS21至CS2m中。
存储器单元MC11至MC1m和存储器单元MC11'至MC1m'全部联接到同一第一字线WL1，但不是同一页。即，在联接到第一字线WL1的存储器单元MC11至MC1m和MC11'至MC1m'当中，属于第一串组的存储器单元MC11至MC1m构成一页，并且属于第二串组的存储器单元MC11'至MC1m'构成另一页。一般半导体存储器装置的读操作和写操作以页为单位执行，因此，根据上述页配置来区分存储器单元是有意义的。
一起参照图4、图6和图7，在编程操作中首先对属于第一串组的单元串CS11至CS1m进行编程。在单元串CS11至CS1m的编程操作期间，属于第二串组的单元串CS21至CS2m被维持在擦除状态。
在属于第一串组的单元串CS11至CS1m被编程之后，对属于第二串组的单元串CS21至CS2m进行编程。从图7的角度，存储器单元MC11'至MC1m'在存储器单元MC11至MC1m被编程之后编程。在具有如图3至图5所示的三维结构的存储器单元阵列中，在制造工艺期间在存储编程数据的电荷捕获氮化物(CTN)层中可能出现故障。在这种情况下，在编程操作中包括CTN层的故障的存储器单元通常不被编程。因此，编程脉冲相对被施加多次，或者发生编程失败。在这种情况下，联接到同一字线的相邻存储器单元的阈值电压可能受到影响。在本公开中，当编程脉冲被施加特定次数或以上以对所选页进行编程时，通过读取联接到同一字线的相邻页的数据来检查错误位，并且通过检查读失败概率来执行诸如数据备份的后续操作。因此，可提供更可靠的半导体存储器装置。
在图6所示的实施方式中，单元串CS11和CS21的漏极选择晶体管DST和DST0'联接到同一位线BL1。然而，这仅是本公开的实施方式。在一些实施方式中，属于第一串组的单元串和属于第二串组的单元串可分别联接到不同的位线。在这种情况下，联接到属于第一串组的单元串的位线与联接到属于第二串组的单元串的位线可彼此独立地驱动，并且可单独地控制位线。
图8是示出当施加编程脉冲时相邻串组的阈值电压的变化的图。作为示例将描述存储器单元是各自存储两位数据的MLC的情况。
一起参照图7和图8，示出了在属于第一页的存储器单元MC11'至MC1m'正被编程的同时当过多施加编程脉冲时属于联接到同一字线WL1的第二页的存储器单元的阈值电压的变化。
为了描述方便，将假设这样的情形：对图6所示的存储器单元当中包括单元串CS21的存储器单元MC1'的页执行编程操作。从图7的角度，该情形可以是属于第一页的存储器单元MC11'至MC1m'被编程的情形。单元串CS11至CS1m已被完全编程，因此，对图6中属于单元串CS11的存储器单元MC1至MCn执行的编程操作可完成。从图7的角度，数据已经被存储在包括存储器单元MC11至MC1m的页中。即，属于第二页的存储器单元MC11至MC1m具有擦除状态S0和第一状态S1至第三状态S3当中的任一个状态。
属于第二页的存储器单元MC11至MC1m和属于第一页的存储器单元MC11'至MC1m'全部联接到同一字线WL1。因此，在数据正被编程在包括存储器单元MC11'至MC1m'的第一页中的同时，即使当存储器单元MC11至MC1m处于编程禁止状态时，由于字线WL1，属于相邻第二页的存储器单元MC11至MC1m也可能受到第一页的编程操作影响。例如，编程脉冲也被施加到联接到存储器单元MC11至MC1m的栅电极的字线WL1，因此，存储器单元MC11至MC1m的阈值电压可能改变。例如，当编程脉冲被施加到字线WL1以执行第一页的编程操作时，包括在第二页中的存储器单元MC11至MC1m的阈值电压可从实线所指示的范围改变为虚线所指示的范围。
因此，如图8所示，当属于第二页的存储器单元MC11至MC1m当中处于擦除状态S0的存储器单元的阈值电压改变为大于第一读电压Vr1的值时，在存储在对应存储器单元中的数据中可能发生错误位。根据图7的例示，当第一编程状态S1或第二编程状态S2下的阈值电压的变化较小时，在以第二读电压Vr2或第三读电压Vr3读取数据时在对应编程状态下没有发生任何错误位。然而，图7的例示是例示性的。在一些情形下，当第一编程状态S1或第二编程状态S2下的阈值电压的变化增大时，在对应编程状态下可能发生错误位。
通常，在编程操作中，没有对联接到字线的相邻页的数据执行任何错误位检查。因此，当在后续读操作中错误位的数量增加时，可能发生读失败，这成为降低半导体存储器装置的可靠性的因素。在实施方式中，例如，可由控制器200执行错误位检查。
在根据本公开的半导体存储器装置中，当编程脉冲被施加特定次数或以上时，通过读取联接到同一字线的相邻页的数据来检查错误位，并且因此，检查读失败概率。因此，可提供更可靠的半导体存储器装置。在本说明书中，在编程操作期间被确定读失败概率高的对应数据可被存储在存储器单元阵列的另一位置。
图9是示出图2的控制逻辑130的实施方式的框图。
参照图9，包括在根据本公开的实施方式的半导体存储器装置中的控制逻辑130可包括脉冲计数器131、脉冲施加临界值存储单元135和状态寄存器137。在实施方式中，控制逻辑130、脉冲计数器131、脉冲施加临界值存储单元135和状态寄存器137可利用硬件、软件或其组合来实现。脉冲计数器131可对在对存储器单元阵列执行的编程操作中对施加到所选字线的编程脉冲的施加次数进行计数。脉冲施加临界值存储单元135可存储第一临界值，该第一临界值用于确定在编程操作期间对相邻页的数据检查错误位的时间。如稍后将描述的，在根据本公开的半导体存储器装置中，当在对第一页执行的编程操作中编程脉冲的施加次数超过第一临界值时，相邻第二页的数据被读取然后被发送到控制器，从而检查错误位。因此，检查读失败概率。因此，半导体存储器装置的可靠性改进。
除了第一临界值之外，脉冲施加临界值存储单元135还可存储第二临界值。第二临界值是在编程操作中最大程度地施加的编程脉冲的施加次数。即，当即使编程脉冲被施加该次数(即，第二临界值)，数据也未被编程到对应存储器单元中时，这被确定为编程失败。在这种情况下，对应存储器单元可被视为故障，并且数据被编程到位于另一位置的存储器单元中。
状态寄存器137可存储表示半导体存储器装置的当前操作状态的数据。当操作状态改变时，半导体存储器装置更新存储在状态寄存器137中的数据。当控制器向半导体存储器装置发送状态读命令时，半导体存储器装置将存储在状态寄存器137中的数据发送到控制器。因此，控制器可基于所接收的数据来确定半导体存储器装置的当前操作状态。根据本公开，当由脉冲计数器131计数的编程脉冲的施加次数超过第一临界值时，半导体存储器装置100的控制逻辑130被配置为更新状态寄存器137。在这种情况下，状态寄存器137可被更新以包括指示被施加以对第一页进行编程的编程脉冲的施加次数已超过第一临界值的代码。控制器200被配置为基于更新来检查错误位。
第二临界值是大于第一临界值的数。以下，作为示例将描述第一临界值为15并且第二临界值为20的情况。
图10是示出根据本公开的实施方式的半导体存储器装置的编程处理的图。
参照图10，示出了对属于所选第一页的存储器单元施加的编程脉冲Vpgm1至Vpgmt+3以及对联接到同一字线的相邻第二页施加的读电压Vr1。由于编程脉冲和读脉冲全部被施加到字线，所以编程脉冲Vpgm1至Vpgmt+3和读电压Vr1被施加到同一字线。返回参照图6和图7，编程脉冲Vpgm1至Vpgmt+3被施加到第一页的存储器单元MC11'至MC1m'，用于检查错误位的读脉冲Vr1被施加到第二页的存储器单元MC11至MC1m。然而，编程脉冲Vpgm1至Vpgmt+3和读脉冲Vr1二者均通过字线WL1施加。
当被施加以对第一页进行编程的编程脉冲的施加次数等于或小于第一临界值时，不检查相邻第二页的数据的任何错误位。在上述示例中，假设了第一临界值为15并且第二临界值为20的情况，因此，值t变为15。即，在编程脉冲被施加多达15次的同时，不执行相邻第二页的任何错误位检查，并且与典型编程操作相同地执行编程操作。
在上述示例中，如果编程脉冲的施加次数变为15次，则在对第一页执行的编程操作期间对第二页执行错误位检查。即，通过字线WL1施加第一读电压Vr1以读取存储在图7的第二页中所包括的存储器单元MC11至MC1m中的数据。所读取数据可被发送到控制器，并且可由纠错块230对错误位的数量进行计数。另选地，错误位的数量可通过针对随机化以被编程的第二页的数据对属于擦除状态的存储器单元的数量进行计数来确定。图1的控制器200可解码并输入数据，使得所选页的存储器单元的阈值电压可均匀地分布。例如，当假设4K字节联接到第二页的存储器单元，并且作为第二页的编程操作完成的结果创建存储器单元的四个阈值电压分布时，控制器200可解码并输入数据，使得在各个阈值电压分布S0、S1、S2和S3中包括1K字节存储器单元。因此，可均匀地创建所选页的存储器单元的阈值电压分布。因此，可利用阈值电压分布来执行错误位检查。如图8所示，当存储器单元的阈值电压被示出为四个阈值电压分布S0、S1、S2和S3时，如果使用第一读电压Vr1来读取数据，则存储器单元的阈值电压均匀地分布，使得编程的单元(例如，作为“0”读取的单元)变为3K，未编程的单元(例如，作为“1”读取的单元)变为1K。如果通过对使用第一读电压Vr1读取的数据当中“1”的数量进行计数而获得的值是小于3K的值，则可确定发生了与小于3K的值对应的错误位。即，即使当仅通过如图10所示仅施加第一读电压Vr1来读取最低有效位(LSB)数据时，也可检测错误位的发生趋势。在另一实施方式中，可通过施加多个读电压来读取数据，并且可基于所读取数据来检测发生错误位的存储器单元的数量。例如，可通过施加图8所示的所有第一至第三读电压Vr1、Vr2和Vr3来检测发生错误位的存储器单元的数量。当在第二页上检查到的错误位的数量大于可纠正位的数量时，在对应页的数据中发生ECC失败，并且数据无法恢复。在本公开中，当在第二页上检查到的错误位的数量超过特定水平时，确定将发生ECC失败的概率高，因此对第二页的数据执行备份操作。
例如，限定在第二页上检查到的错误位的数量为Nε，可通过ECC操作纠正的位的最大数量为NC，并且用于对数据执行备份操作的错误临界值为NT。这里，NT是小于Nε的整数(NT<NC)。在这种情况下，当满足下面的关系式时，执行对第二页的数据的备份操作。
关系式1
NT<Nε<NC
当作为施加第一读电压Vr1的结果，满足上述关系式1时，仍可通过ECC操作恢复数据，但是很有可能的是由于编程扰动等导致的影响，错误位的数量将超过NC。因此，当满足上述关系式1时预先对页的数据执行备份操作，从而可预期地降低将发生ECC错误的概率。
此外，当满足下面的关系式2时，不对第二页的数据执行备份操作。
关系式2
Nε<NT<NC
即，上述关系式2意味着在第二页的数据上仍发生少量错误的情形，并且意味着阈值电压的波动范围不严重。因此，在满足上述关系式2的状态下，重新开始属于第一页的存储器单元MC11'至MC1m'的编程操作，并且通过字线WL1对存储器单元MC11'至MC1m'施加第十六编程脉冲Vpgmt+1。随后，再次对相邻第二页执行错误位检查。
当第一页上的编程脉冲的施加和第二页上的错误位检查正在重复的同时检测到数量满足上述关系式1的错误位时，第二页的数据可被移至另一位置。
参照图10，示出了以上述方式施加第十八编程脉冲Vpgmt+3，并且编程操作完成。在上述示例中，第二临界值为20。因此，当即使施加第二十编程脉冲，编程操作也未完成时，这可最终被视为编程失败。此外，在图10中，示出了在对第二页执行的错误位检查中仅施加第一读电压Vr1。这是因为在对第一页重复地施加编程脉冲时，当属于第二页的存储器单元MC11至MC1m当中处于擦除状态S0的存储器单元的阈值电压的波动范围最大时将发生错误位的概率最高。然而，在一些实施方式中，可使用第二读电压Vr2、第三读电压Vr3或其组合来执行错误位检查。例如，当对第二页执行错误位检查时，可通过施加第二读电压Vr2和第三读电压Vr3以及第一读电压Vr1来执行错误位检查。
此外，根据图10所示的实施方式，当对第一页施加编程脉冲的次数超过第一临界值时，随着每当对属于第一页的存储器单元MC11'至MC1m'施加编程脉冲时对属于相邻第二页的存储器单元MC11至MC1m施加第一读电压Vr1而执行错误位检查。然而，图10所示的实施方式是例示性的，执行错误位检查的次数和执行错误位检查的时间可不同地改变。例如，在实施方式中，当对第一页施加编程脉冲的次数超过第一临界值时，可仅执行错误位检查一次。在图10中，当施加第十八编程脉冲Vpgm+3，并且编程操作完成时，可随着仅当第一页上的编程操作完成时才对属于第二页的存储器单元施加第一读电压Vr1而执行错误位检查。在另一实施方式中，当施加第十八编程脉冲Vpgm+3，并且编程操作完成时，每当对第一页施加两次编程脉冲时，可执行一次对第二页的错误位检查。
图11是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
参照图11，对半导体存储器装置的第一页施加编程脉冲(S110)。即，控制器200可将编程命令和编程地址发送到半导体存储器装置100，并且半导体存储器装置100可与编程命令和编程地址对应地执行步骤S110。在施加编程脉冲之后，半导体存储器装置100确定编程脉冲的施加次数是否超过第一临界值(S120)。步骤S120可由半导体存储器装置100的控制逻辑130执行。即，脉冲计数器131可对施加编程脉冲以对第一页进行编程的次数进行计数，并且将计数结果与存储在脉冲施加临界值存储单元135中的第一临界值进行比较。当编程脉冲的施加次数没有超过第一临界值时，通过进行到步骤S130来确定第一页的数据是否已被完全编程。当第一页的数据被完全编程时，编程操作结束。当第一页的数据未被完全编程时，通过进行到步骤S110来再次施加编程脉冲。即，步骤S110、S120和S130可由存储器系统50的半导体存储器装置100执行。
当作为步骤S120的确定结果，编程脉冲的施加次数超过第一临界值时，通过进行到步骤S140来在第二页上检查错误位。如上面参照图7所描述的，第二页是已经被完全编程的页，并且意指联接到与第一页所联接的字线相同的字线的页。如图10所示，在步骤S140中，通过施加读电压Vr1来在第二页上检查错误位。步骤S140可由存储器系统50的半导体存储器装置100和控制器200执行。步骤S140的实施方式将稍后参照图12来描述。
图12是示出图11中的检查错误位的步骤的流程图。
参照图12，为了检查第二页上的错误位，对第二页施加读电压(S210)，通过测试读取数据来检测发生错误的存储器单元的数量(S220)，并且确定所检测到的存储器单元的数量是否超过预定错误临界值(S230)。当所检测到的存储器单元的数量超过预定错误临界值时，对第二页执行故障处理，并且改变编程地址(S240)。
在步骤S210中，对半导体存储器装置100的第二页施加读电压。为此，首先，控制器200可向半导体存储器装置100发送施加读电压的命令。然后，半导体存储器装置100可响应于命令将图10所示的读电压Vr1施加到属于第二页的存储器单元MC11至MC1m。此外，从半导体存储器装置100将读取数据发送到控制器200。
在步骤S220中，通过测试发送到控制器200的读取数据来检测发生错误的存储器单元的数量Nε。如上所述，可通过ECC操作来检测发生错误的存储器单元的数量。
在步骤S230中，确定所检测到的存储器单元的数量Nε是否超过预定错误临界值NT。当如上述关系式1所示，所检测到的存储器单元的数量Nε超过预定错误临界值NT时，对对应第二页执行故障处理，并且改变编程地址(S240)。步骤S240的实施方式将稍后参照图13来描述。
图13是示出图12中的执行故障处理并改变编程地址的步骤的实施方式的流程图。
参照图13，可由控制器200向半导体存储器装置100发送编程停止命令(S310)。半导体存储器装置100可响应于编程停止命令停止对第一页的数据执行的编程操作。
在步骤S320中，由控制器200向半导体存储器装置100发送备份第二页的数据的命令。半导体存储器装置100可响应于命令将第二页的数据备份到另一物理位置。在实施方式中，控制器200可向半导体存储器装置100发送仅将发生错误的存储器单元的数量Nε超过预定错误临界值NT的第二页的数据备份到另一物理位置的命令。在实施方式中，控制器200可向半导体存储器装置100发送将包括第二页的存储器块BLK1的全部数据备份到另一物理位置的命令。
在步骤S330中，丢弃由控制器200完成数据备份的第二页的物理地址。控制器200可通过更新包括在映射表中的逻辑地址与物理地址之间的关系来执行步骤S330。当在步骤S320中仅第二页的数据被备份到另一物理位置时，控制器200可在步骤S330中将与第二页的逻辑地址对应的物理地址更新为备份有第二页的数据的物理位置。当在步骤S320中包括第二页的存储器块的全部数据被备份到另一存储器块时，控制器200在步骤S330中将与备份的数据所对应的逻辑地址对应的物理地址更新为与新存储器块对应的物理位置。
图14是示出存储器单元阵列的实施方式的示例的电路图。
参照图14，示出了在各个存储器块中包括布置在列方向(即，+Y方向)上的四个单元串的存储器单元阵列的一部分。即，在图14中，存储器单元阵列的存储器块包括第一串组、第二串组、第三串组和第四串组。第一串组可包括单元串CS11'和另外多个单元串。第二串组可包括单元串CS21'和另外多个单元串。第三串组可包括单元串CS31'和另外多个单元串。第四串组可包括单元串CS41'和另外多个单元串。即，图14中仅示出了属于第一至第四串组的单元串当中的单元串CS11'、CS21'、CS31'和CS41'。然而，类似于图4或图5所示的存储器单元阵列，属于第一至第四串组的单元串存在于+X方向上。
图15是示出图14的页与单元串之间的关系的图。
参照图15，在图14的存储器单元阵列的结构中，示出了在+Z方向上看的页。一起参照图14和图15，示出了联接到第一字线WL1的页。如图15所示，四个页联接到同一第一字线WL1。
在存储器单元阵列的编程操作中，包括存储器单元CM11的第一页可首先被编程，然后包括存储器单元MC21的第二页可被编程。然后，包括存储器单元MC31的第三页可被编程，最后包括存储器单元MC41的第四页可被编程。
当包括存储器单元MC21的第二页被编程时，可执行第一页上的错误位检查。当包括存储器单元MC31的第三页被编程时，可执行第一页或第二页上的错误位检查。当包括存储器单元MC41的第四页被编程时，可执行第一页、第二页或第三页上的错误位检查。
此外，当第四页被编程时，可在所有第一至第三页上执行错误位检查。然而，编程脉冲可对第一页具有最大影响。因此，在实施方式的示例中，当第四页编程时，可仅在第一页上执行错误位检查。
根据本公开，第一临界值可以是通过实验确定的固定值。例如，当通过实验确认直到施加编程脉冲约15次时，才在相邻页中发生多个读失败时，第一临界值可被确定为15。在另一实施方式中，在相邻页的编程操作中，第一临界值可被确定为直到编程操作完成所施加的编程脉冲的总施加次数。例如，在图15中，如果在第一页的编程操作中通过总共施加编程脉冲13次来完成第一页的编程操作，则在第二页的编程操作中使用的第一临界值可被确定为13。此外，当第二页的编程操作完成时，所施加的编程脉冲的数量可被更新为要在第三页的编程操作中使用的第一临界值。在这种情况下，更新的第一临界值可被存储在图9的脉冲施加临界值存储单元135中。
在图14和图15的实施方式中，属于第一串组的单元串CS11'的漏极选择晶体管DST1、属于第二串组的单元串CS21'的漏极选择晶体管DST2、属于第三串组的单元串CS31'的漏极选择晶体管DST3和属于第四串组的单元串CS41'的漏极选择晶体管DST4联接到同一位线BL1。然而，这仅是本公开的实施方式。在一些实施方式中，属于第一至第四串组的单元串可分别联接到不同的位线。在这种情况下，分别联接到属于第一至第四串组的单元串的不同位线可彼此独立地驱动，并且位线可单独地控制。
参照图3至图7、图14和图15，示出了存储器单元阵列110中的多个存储器块BLK1至BLKz具有三维结构的实施方式。然而，这是例示性的，本公开可被应用于具有二维结构的存储器块。
图16是示出根据本公开的实施方式的半导体存储器装置的编程处理的图。在图16中，与图10重复的内容将被省略。
参照图16，与图10不同，当在相邻页上执行错误位检查时施加第一读电压Vr1和第二读电压Vr2。因此，可根据不仅与擦除状态S0，而且与第一编程状态S1对应的存储器单元的阈值电压的变化来执行错误位检查。在一些实施方式中，当在相邻页上执行错误位检查时可施加所有第一读电压Vr1、第二读电压Vr2和第三读电压Vr3。在这种情况下，可根据与擦除状态S0、第一编程状态S1和第二编程状态S2对应的存储器单元的阈值电压的变化来检查读失败概率。
图17是示出包括图2的半导体存储器装置的存储器系统的框图。
参照图17，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图2描述的半导体存储器装置。以下，将省略重复的描述。
控制器1100联接到主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读、写、擦除和后台操作。控制器1100被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的总体操作。另外，控制器1100可任意地存储在写操作中从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与控制器1100之间交换数据的协议。在实施方式的示例中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150被配置为利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。处理单元1120可控制半导体存储器装置100基于纠错块1150的错误检测结果来调节读电压，并且执行重读。在实施方式的示例中，纠错块1150可作为控制器1100的组件提供。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中。在实施方式的示例中，控制器1100和半导体存储器装置100可被集成到一个半导体器件中以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体器件中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接至存储器系统1000的主机Host的操作速度可显著改进。
在示例中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。
在实施方式的示例中，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。
图18是示出图17的存储器系统的应用示例的框图。
参照图19和图18，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被分成多个组。
在图18中，示出了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可与参照图2描述的半导体存储器装置100相同地配置和操作。
各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参照图17描述的控制器1100相似地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图19是示出包括参照图18描述的存储器系统的计算系统的框图。
参照图19，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储器系统2000中。
在图19中，示出了半导体存储器装置2100通过控制器2200联接至系统总线3500。然而，半导体存储器装置2100可直接联接至系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图19中，示出了设置有参照图18描述的存储器系统2000。然而，存储器系统2000可被参照图17描述的存储器系统1000代替。在实施方式的示例中，计算系统3000可被配置为包括参照图17和图18描述的存储器系统1000和2000二者。
根据本公开，可提供一种改进了可靠性的半导体存储器装置和控制器。
本文公开了实施方式的示例，尽管采用了特定术语，它们仅在一般描述性意义上使用和解释，并非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请起，除非明确地另外指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2017年7月6日在韩国知识产权局提交的韩国专利申请号10-2017-0086102的优先权，其完整内容通过引用并入本文。

Claims (20)

1.一种操作半导体存储器装置的方法，该方法包括以下步骤：
在用于对第一页的数据进行编程的单个编程操作期间利用外围电路对联接到包括在所述半导体存储器装置中的第二页和所述第一页的字线施加编程脉冲；
在用于对所述第一页的所述数据进行编程的所述单个编程操作期间利用控制逻辑确定所述编程脉冲的施加次数是否超过第一临界值；以及
响应于所述编程脉冲的施加次数是否超过所述第一临界值的确定结果，利用控制器对所述第二页执行错误位检查。
2.根据权利要求1所述的方法，该方法还包括以下步骤：当所述编程脉冲的施加次数没有超过所述第一临界值时，利用所述控制逻辑确定所述第一页的数据是否已被完全编程。
3.根据权利要求2所述的方法，其中，当所述第一页的数据没有被完全编程时，重复地施加用于对所述第一页的数据进行编程的所述编程脉冲。
4.根据权利要求1所述的方法，其中，对所述第二页执行所述错误位检查的步骤包括以下步骤：
将读电压施加到所述第二页；
通过测试读取数据来检测发生错误的存储器单元的数量；
确定所检测到的存储器单元的数量是否超过预定的错误临界值；以及
响应于所检测到的存储器单元的数量是否超过预定的所述错误临界值的确定结果，对所述第二页执行故障处理并改变编程地址。
5.根据权利要求4所述的方法，其中，执行所述故障处理并改变所述编程地址的步骤包括以下步骤：当所检测到的存储器单元的数量超过所述错误临界值时，
向所述半导体存储器装置发送编程停止命令；
向所述半导体存储器装置发送备份所述第二页的数据的命令；以及
丢弃所述第二页的物理地址。
6.根据权利要求5所述的方法，其中，在向所述半导体存储器装置发送备份所述第二页的数据的命令的步骤中，联接到所述第二页的存储器单元中所存储的数据被备份到另一页，并且
其中，在丢弃所述第二页的物理地址的步骤中，联接到所述第二页的所述字线的物理地址被丢弃。
7.根据权利要求5所述的方法，其中，在向所述半导体存储器装置发送备份所述第二页的数据的命令的步骤中，包括所述第二页的存储器块中所存储的数据被备份到另一存储器块，并且
其中，在丢弃所述第二页的物理地址的步骤中，包括所述第二页的所述存储器块的物理地址被丢弃。
8.根据权利要求4所述的方法，其中，在将所述读电压施加到所述第二页的步骤中，对属于所述第二页的存储器单元施加一个读电压，并且
其中，在通过测试所述读取数据来检测发生错误的存储器单元的数量的步骤中，通过所述一个读电压来检测处于擦除状态的存储器单元当中发生错误的存储器单元的数量。
9.根据权利要求8所述的方法，其中，在通过测试所述读取数据来检测发生错误的存储器单元的数量的步骤中，响应于随机化的数据来检测发生错误的存储器单元的数量。
10.根据权利要求4所述的方法，其中，在将所述读电压施加到所述第二页的步骤中，对属于所述第二页的存储器单元施加多个读电压。
11.根据权利要求10所述的方法，其中，在通过测试所述读取数据来检测发生错误的存储器单元的数量的步骤中，通过纠错码ECC操作来检测发生错误的存储器单元的数量。
12.根据权利要求4所述的方法，其中，响应于在所述第二页的编程操作中施加的编程脉冲的施加次数来确定所述错误临界值。
13.根据权利要求12所述的方法，其中，当所述第一页的编程操作完成时，所述错误临界值被更新为在所述第一页的所述编程操作中施加的编程脉冲的施加次数。
14.一种存储器系统，该存储器系统包括：
半导体存储器装置，该半导体存储器装置包括联接到第一字线的第一页和联接到所述第一字线的第二页；以及
控制器，该控制器被配置为控制用于对所述第一页的数据进行编程的编程操作，
其中，所述控制器控制所述半导体存储器装置在所述第一页的单个编程操作期间响应于对所述第一字线施加编程脉冲的次数来对所述第二页执行错误位检查。
15.根据权利要求14所述的存储器系统，其中，当在所述第一页的所述编程操作期间用于对所述第一页进行编程的所述编程脉冲的施加次数超过第一临界值时，所述控制器控制所述半导体存储器装置对所述第二页执行所述错误位检查。
16.根据权利要求15所述的存储器系统，其中，所述半导体存储器装置还包括状态寄存器，
其中，所述控制器向所述半导体存储器装置发送用于对所述第一页进行编程的编程命令，并且
其中，所述半导体存储器装置响应于所述编程命令对所述第一页施加所述编程脉冲，并且当所述编程脉冲的施加次数超过所述第一临界值时更新所述状态寄存器。
17.根据权利要求16所述的存储器系统，其中，响应于所述状态寄存器的更新，所述控制器向所述半导体存储器装置发送对所述第二页执行所述错误位检查的命令。
18.根据权利要求17所述的存储器系统，其中，响应于执行所述错误位检查的命令，所述半导体存储器装置读取所述第二页的数据并将读取数据发送到所述控制器。
19.根据权利要求18所述的存储器系统，其中，所述控制器通过分析所述第二页的所述读取数据来检测发生错误的存储器单元的数量，并且
其中，当所检测到的存储器单元的数量超过预定的错误临界值时，所述控制器向所述半导体存储器装置发送备份所述第二页的数据的命令。
20.根据权利要求19所述的存储器系统，其中，所述控制器在向所述半导体存储器装置发送备份所述第二页的数据的命令的同时丢弃所述第二页的物理地址。
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