CN106531205B - 存储系统及其操作方法 - Google Patents

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Abstract

一种操作半导体存储器件的方法，其包括：向被执行编程操作的选中的字线施加读取电压；向与选中的字线相邻的至少一个未选中的字线施加第一通电压；在经过第一参考时间时向所述至少一个未选中的字线施加第二通电压；以及，在经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请主张于2015年9月10日提交的韩国专利申请第10-2015-0128307号的优先权，该申请案以全文引用的方式并入在本文中。
技术领域
本发明涉及电子装置，更具体地，涉及一种存储系统及其操作方法。
背景技术
半导体存储器件是使用例如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器件。半导体存储器件通常分类成易失性存储器件和非易失性存储器件。
易失性存储器是一种在切断电源时丢失储存的数据的存储器件。易失性存储器的实例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器是一种即使在切断电源时也可以保留储存的数据的存储器件。非易失性存储器的实例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、以及铁电RAM(FRAM)等。闪速存储器通常分类成NOR型闪速存储器和NAND型闪速存储器。
发明内容
本发明的实施例提供一种存储系统及其操作方法，其能够检测渐进性故障。
根据本发明的一个方面，一种操作半导体存储器件的方法可以包括：向被执行编程操作的选中的字线施加读取电压；向与选中的字线相邻的至少一个未选中的字线施加第一通电压；在经过第一参考时间时向所述至少一个未选中的字线施加第二通电压；以及，在经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作。
第一通电压可以等于或高于读取电压。
第二通电压可以比第一通电压高出参考电压。
第一参考时间可以为足以使连接到选中的字线的存储单元和连接到所述至少一个未选中的字线的存储单元分别以所述读取电压和所述第一通电压来被充电的时间。
第二参考时间可以为足以使选中的字线在连接到选中的字线的存储单元不具有任何渐进性故障时返回到所述读取电压的时间。
根据本发明的一个方面，一种半导体存储器件可以包括：存储单元阵列，其连接到多个字线；以及外围电路，其适用于对连接到所述多个字线中选中的字线的存储单元执行渐进性故障检测操作，其中，所述外围电路：向被执行编程操作的选中的字线施加读取电压，向与选中的字线相邻的至少一个未选中的字线施加第一通电压，在经过第一参考时间时向所述至少一个未选中的字线施加第二通电压，并且在经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作。
根据本发明的一个方面，一种操作存储系统的方法可以包括：对连接到选中的字线的存储单元执行编程操作；以及，对连接到选中的字线的存储单元执行渐进性故障检测操作，其中，执行所述渐进性故障检测操作包括：向选中的字线施加读取电压；向与选中的字线相邻的至少一个未选中的字线施加第一通电压；在经过第一参考时间时向所述至少一个未选中的字线施加第二通电压；以及，在经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作。
根据本发明的一个方面，一种操作存储系统的方法可以包括：对连接到选中的字线的存储单元执行读取操作；以及，对连接到选中的字线的存储单元执行渐进性故障检测操作，其中，执行所述渐进性故障检测操作包括：向选中的字线施加读取电压；向与选中的字线相邻的至少一个未选中的字线施加第一通电压；在经过第一参考时间时向所述至少一个未选中的字线施加第二通电压；以及，在经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作。
附图说明
下文将参照附图更全面地描述本发明的例示性实施例；然而，其可以体现为不同的形式并且不应被理解为局限于本文提出的实施例。相反地，提供这些实施例以使本公开内容变得透彻和完整，并且将向本领域的技术人员全面地传达例示性实施例的范围。
在附图中，为清晰起见，尺寸可以被放大。应理解，当元件被称为位于两个元件“之间”时，其可以为所述两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。贯穿全文，类似的附图标记表示类似元件。
图1示出根据本发明实施例的检测渐进性故障的方法；
图2为框图，示出根据本发明实施例的存储系统；
图3为框图，示出图2的半导体存储器件的结构；
图4示出图2的存储单元阵列的结构；
图5为流程图，示出根据本发明实施例的存储系统的操作；
图6为流程图，示出根据本发明另一实施例的存储系统的操作；
图7为流程图，示出根据本发明另一实施例的存储系统的操作；
图8为流程图，示出根据本发明实施例的对检测到的渐进性故障进行处理的方法；
图9为框图，示出包括图3的半导体存储器件的存储系统的另一实施例；
图10为框图，示出图9的存储系统的应用实例；
图11为框图，示出包括参照图10所描述的存储系统的计算系统。
具体实施方式
根据本说明书中所公开的本发明的概念的例示性实施例的特定结构或功能描述仅用于描述根据本发明概念的例示性实施例而被说明，并且可以以各种形式实施根据本发明概念的例示性实施例，但是本发明并非局限于本说明书中所描述的例示性实施例。
根据本发明的概念，可以对例示性实施例进行各种修改和变化，从而将在附图中说明所述例示性实施例并在说明书中进行详细描述。然而，根据本发明概念的例示性实施例并非局限于所述特定实施例，而是包括本发明精神和技术范围内所包括的所有变化、等效或替代实施例。
例如第一或第二等术语可以用于描述各种组件，但是所述组件并非局限于上述术语。上述术语用于将一个组件与另一组件进行区分，例如，第一组件可以称为第二组件，而不背离根据本发明概念的范围，类似地，第二组件可以称为第一组件。
应理解，当描述为一个元件“耦接”或“连接”到另一元件时，所述元件可以被直接耦接或直接连接到另一元件，或通过第三元件耦接或连接到另一元件。相反，应理解，当元件被称为“直接连接到”或“直接耦接到”另一元件时，其间不会插入另一元件。应以相同的方式理解用于描述组件之间的关系的其它表述，即，“之间”和“直接之间”或“相邻”和“直接相邻”。
本说明书中的术语仅用于描述特定的例示性实施例，并非意欲限制本发明。当上下文中无明确相反含义时，单数形式可以包括复数形式。应理解，在本说明书中，术语“包括”或“具有”表示存在本说明书中描述的特点、数目、步骤、操作、组件、部分或其组合，但是不排除预先存在或添加一个或多个其它特点、数目、步骤、操作、组件、部分或其组合的可能性。
当未被相反地定义时，本文所使用的所有术语，包括技术或科学术语，具有与本领域的普通技术人员通常所理解的相同含义。常用字典中所定义的术语应被理解为具有与相关领域的上下文中相同的含义，但是当本说明书中未明确定义时不应理解为理想或过度的形式意义。
将从实施例的描述中尽可能地省略本发明所属技术领域中熟知的并且与本发明非直接相关的技术说明。通过省略不必要的描述，可以更为清晰地传达本发明的特点。
下文将通过参照附图解释本发明的例示性实施例来详细地描述本发明。
图1示出根据本发明实施例的检测渐进性故障的方法。
当一种半导体存储器件的制造完成时，对半导体存储器件执行测试过程以检验半导体存储器件的制造状态、性能、以及可靠性等。尽管半导体存储器件通过测试过程，但是在随后的半导体存储器件使用中仍可能出现缺陷或故障。在随后的半导体存储器件使用中出现的缺陷或故障被称为渐进性故障或渐进性缺陷。
本发明的实施例中，在此描述了一种检测在测试过程中可能将出现渐进性故障的存储区域的方法和一种在半导体存储器件的使用中处理检测到的渐进性故障的方法。
将参照图1描述一种通过在连接到选中的字线的多个存储单元中编程任意数据并读取编程的数据来确定是否可能将出现渐进性故障的方法。
参照图1，在对存储单元的编程操作完成后，可以向已编程的存储单元的选中的字线(SEL.WL)施加用于读取操作的读取电压Vread，并且可以向与选中的字线相邻的未选中的字线施加第一通电压Vpass1。第一通电压可以为具有等于或高于读取电压的电平的电压。
在第一参考时间T1期间，分别以读取电压和第一通电压对连接到选中的字线和相邻的未选中的字线的存储单元的栅极进行充电。在经过第一参考时间T1之后，向相邻的未选中的字线施加第二通电压Vpass2。第二通电压高于第一通电压。
由于字线之间的耦合效应，相邻的未选中的字线的电压电平的增大可以导致选中的字线的电压电平的增大。然而，将读取电压持续施加到选中的字线。因此，当经过预定时间(例如，第二参考时间T2)时，处于正常的选中的字线的电压电平可以返回到读取电压的电平，如图1中的实线所表示。
然而，即使经过第二参考时间T2，具有渐进性故障可能性的选中的字线的电压电平也不可以返回到读取电压的电平，如图1中的虚线和附图标记10所表示。因此，当在经过第二参考时间T2读取连接到选中的字线的存储单元时，可能出现读取故障。
当失去形成字线的导电材料时，可能出现由于渐进性故障引起的读取故障。字线可以包括金属硅化物材料。例如，字线可以包括选自硅化钛TiSix、硅化钽TaSix、硅化钨WSix、硅化钴CoSix、硅化镍NiSix等中的至少一种。
当字线的一部分损坏时，电阻路径穿过处于损坏部分的多晶硅层，因此处于损坏部分的后部的字线的电阻分量可以显著增大。因此，具有渐进性故障可能性的字线的电压由于耦合效应而从增大的电平返回到初始电平的速度不同于正常字线的速度。
因此，提前检测可能在随后的半导体存储器件使用中出现的渐进性故障是可能的。
图2为框图，示出根据本发明实施例的存储系统。
参照图2，存储系统50包括半导体存储器件100和控制器200。
半导体存储器件100可以为NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、或自旋转移力矩随机存取存储器(STT-RAM)等。而且，可以以三维阵列结构实现本发明的半导体存储器件100。本发明不仅可以应用于其中由导电浮栅形成电荷储存层的闪速存储器件，而且可以应用于其中由绝缘薄膜形成电荷储存层的电荷捕获闪速存储器。
半导体存储器件100包括存储单元阵列110和用于驱动存储单元阵列110的外围电路120。存储单元阵列110包括多个非易失性存储单元。
存储单元阵列110包括多个存储块BLK1至BLKz，其根据用途可以分成OTP区、系统块、用户块等。
外围电路120在控制器200的控制下运行。外围电路120可以将数据编程在存储单元阵列110中。外围电路120可以运行以从存储单元阵列110读取数据并擦除存储单元阵列110的数据。
在各种实施例中，可以以页为单位执行对半导体存储器件100的读取和编程操作。可以以块为单位执行对半导体存储器件100的擦除操作。
在执行编程操作时，外围电路120可以从控制器100接收指示编程操作的编程命令、物理块地址和写入数据。当通过物理块地址选择一个存储块和对应的存储块中所包括的一个页时，外围电路120可以将写入数据编程在选中的页中。
当执行读取操作时，外围电路120可以从控制器200接收指示读取操作的读取命令和物理块地址。外围电路120可以从根据物理块地址选中的一个存储块和其中所包括的一个页读取数据，并向控制器200输出读取数据。
当执行擦除操作时，外围电路120可以从控制器200接收指示擦除操作的擦除命令和物理块地址。物理块地址可以指定一个存储块。外围电路120可擦除对应于物理块地址的存储块的数据。
在各种实施例中，当执行编程操作时，外围电路120可以执行渐进性故障检测操作。外围电路120可以向控制器200传送根据渐进性故障检测操作是否检测到渐进性故障。
控制器200控制半导体存储器件100的整体运行。控制器200可以响应于来自外部主机的命令而访问半导体存储器件100。
控制器200可以包括随机存取存储器(RAM)210、存储器控制器220和纠错电路(ECC)230。
RAM 210在存储器控制器220的控制下运行，并且可以用作工作存储器、缓冲存储器、或高速缓冲存储器等。当RAM 210用作工作存储器时，RAM 210可以任意地储存存储器控制器220所处理的数据。当RAM 210用作缓冲存储器时，RAM 210可以用于缓冲将从主机(未示出)传送到半导体存储器件100或从半导体存储器件100传送到主机的数据。当RAM 210用作高速缓冲存储器时，RAM 210可以允许处于低速的半导体存储器件100以高速运行。
存储器控制器220被配置成控制半导体存储器件100的读取、编程、擦除和后台操作。存储器控制器220被配置成驱动用于控制半导体存储器件100的固件。
存储器控制器220可以通过闪速转换层(FTL)(未示出)将从主机提供的逻辑地址转换成物理地址。具体地，FTL可以接收逻辑地址，并使用映射表将所提供的逻辑地址转换成物理地址。逻辑地址可以为逻辑块地址，并且物理地址可以为物理页码。根据映射单元，存在FTL的各种地址映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
当存储器控制器220从半导体存储器件100接收到已检测到渐进性故障的信息时，存储器控制器220对其中检测到渐进性故障的区域的物理地址执行坏项处理，并搜索映射到其中检测到渐进性故障的区域的物理地址的逻辑地址信息，由此改变所映射的物理地址。存储器控制器220可以更新映射表以储存改变后的物理地址。
在一个实施例中，存储器控制器220可以在不良块表中独立地储存关于其中检测到渐进性故障的区域的信息。存储器控制器220通过将改变后的物理地址和编程命令传送到半导体存储器件100而控制半导体存储器件100重新执行编程操作(即，执行重新编程操作)。在这种情况下，可以对对应于无渐进性故障的存储块的物理地址执行重新编程操作。
根据本发明的实施例，为每个字线检测渐进性故障是可能的。因此，当检测到渐进性故障时，可以以页为单位执行坏项处理。在各种实施例中，可以对包括其中检测到渐进性故障的页的整个存储块执行坏项处理。当对包括其中检测到渐进性故障的页的整个存储块执行坏项处理时，存储器控制器220可以控制存储器件100将先前储存在除渐进性故障的页以外的整个存储块的区域内的数据移动到另一存储块。
ECC 230为要被编程的数据生成作为纠错码的奇偶校验。而且，ECC可以使用奇偶校验纠正读取数据的错误。
在各种实施例中，ECC 230可以通过把要被编程的数据分成多个储存单位(即，信息块)生成每个单位数据的奇偶校验。替代地，ECC 230可以生成要被编程的整个数据的奇偶校验。
在编程操作中，当ECC 230生成具有通过生成奇偶校验而被添加奇偶检验位的写入数据并将生成的写入数据传送到存储器控制器220时，存储器控制器220将编程命令、写入数据和物理地址传送到半导体存储器件100。
在读取操作中，半导体存储器件100响应于读取命令从选中的物理地址的页读取数据，并且将读取数据传送到控制器200。
ECC 230在存储器控制器220的控制下检测读取数据中所包括的错误。ECC 230可以使用奇偶校验来纠正错误。ECC 230可以使用编码调制来纠正错误，其中编码调制包括低密度奇偶校验(LDPC)码、BCH(Bose,Chaudhuri,Hocquenghem)码、Turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制、汉明(Hamming)码等。
通常，当奇偶校验的位数增大时，纠错容量增大并且可纠正错误的位数增大。因此，在具有较大纠错容量的读取数据中可以纠正更多数量的错误位。当读取数据中包括大于纠错容量的数量的错误位时，对读取数据的ECC解码可能失败。当读取数据中包括小于纠错容量的数量的错误位时，对读取数据的ECC解码可能成功。
ECC解码的成功表示对应的读取命令通过。ECC解码的失败表示对应的读取命令失败。当ECC解码成功时，控制器200向主机输出已纠错的数据。
图3为框图，示出图2的半导体存储器件100的结构。
图4示出图2的存储单元阵列110的结构。
参照图3，半导体存储器件100包括存储单元阵列110和外围电路120。
参照图4，存储单元阵列110包括多个存储块BLK1至BLKz，其通过行线RL连接到地址解码器121并通过位线BL1至BLm连接到读/写电路123。所述多个存储块BLK1至BLKz中的每一个包括多个存储单元。作为一个实施例，所述多个存储单元可以为非易失性存储单元。
存储单元阵列110可以包括多个块。所述多个块可以包括主块和附加块。附加块中可以储存关于存储单元的操作的各种设置信息。作为一个实施例，附加块可以包括内容可寻址存储器(CAM)区域。CAM区域可以储存用于半导体存储器件100的整体运行的各种设置信息，例如读取电压、编程脉冲电压、各种偏移量信息和用于检测渐进性故障的参考电压。
参照图4，第一至第z存储块BLK1至BLKz共同连接到第一至第m位线BL1至BLm。在图2中，示出所述多个存储块BLK1至BLKz中的第一存储块BLK1中所包括的元件，而省略其它存储块BLK2至BLKz中的每一个所包括的元件。应理解，可以类似于第一存储块BLK1配置其它存储块BLK2至BLKz中的每一个。
存储块BLK1包括多个单元串CS1_1至CS1_m。第一至第m单元串CS1_1至CS1_m分别连接到第一至第m位线BL1至BLm。
所述多个第一至第m单元串CS1_1至CS1_m中的每一个包括漏极选择晶体管DST、串联连接的多个存储单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST连接到漏极选择线DSL1。第一至第n存储单元MC1至MCn分别连接到第一至第n字线WL1至WLn。源极选择晶体管SST连接到源极选择线SSL1。漏极选择晶体管DST的漏极连接到对应的位线。第一至第m单元串CS1_1至CS1_m的漏极选择晶体管分别连接到第一至第m位线BL1至BLm。源极选择晶体管SST的源极连接到公共源极线CSL。作为一个实施例，公共源极线CSL可以共同连接到第一至第z存储块BLK1至BLKz。
漏极选择线DSL1、第一至第n字线WL1至WLn和源极选择线SSL1包括在图3的行线RL中。漏极选择线DSL1、第一至第n字线WL1至WLn和源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑125控制。第一至第m位线BL1至BLm由读/写电路123控制。
回头参看3，外围电路120包括地址解码器121、电压发生器122、读/写电路123、输入/输出缓冲器124、控制逻辑125和渐进性故障检测器126。
地址解码器121通过行线RL连接到存储单元阵列110。地址解码器121被配置成在控制逻辑125的控制下运行。
作为一个实施例，地址解码器121可以包括地址缓冲器、块解码器、和行解码器等。
地址解码器121通过控制逻辑125接收物理块地址PA。半导体存储器件100的编程操作以页为单位执行。在编程操作中提供的物理块地址PA包括块地址和行地址中的至少一种。半导体存储器件100的读取操作以页为单位执行。在读取操作中提供的物理块地址PA包括块地址和行地址中的至少一种。
地址解码器121被配置成对所提供的物理块地址PA中的块地址进行解码。地址解码器121根据解码的块地址选择存储块BLK1至BLKz中的一个。
地址解码器121被配置成对所提供的物理块地址PA中的行地址进行解码，由此选择所选中的存储块中的一个字线。从而，一个页被选中。
通过根据解码的行地址向行线RL施加从电压发生器122提供的电压，地址解码器121选择所选中的存储块的一个字线。在编程操作中，地址解码器121可以向选中的字线施加编程脉冲，并向未选中的字线施加低于编程脉冲的通脉冲。在读取操作中，地址解码器121向选中的字线施加读取电压，并向相邻的未选中的字线施加第一和第二通电压。
电压发生器122被配置成使用供应给半导体存储器件100的外部电源电压生成多个电压。电压发生器122在控制逻辑125的控制下运行。例如，电压发生器122通过调节外部电源电压生成内部电源电压。将电压发生器122生成的内部电源电压作为半导体存储器件100的操作电压提供给地址解码器121、读/写电路123、输入/输出缓冲器124、控制逻辑125和渐进性故障检测器126。
电压发生器122使用外部电源电压和内部电源电压中的至少一种生成多个电压。作为一个实施例，电压发生器122包括用于接收内部电源电压的多个泵电容器，并通过在控制逻辑125的控制下选择性地激活所述多个泵电容器来生成多个电压。例如，当执行读取操作时，电压发生器122生成读取电压和高于或等于读取电压的通电压。电压发生器122可以生成第二通电压，其比第一通电压高出参考电压。
读/写电路123通过位线BL连接到存储单元阵列110。读/写电路123在控制逻辑125的控制下运行。
当执行渐进性故障检测操作时，读/写电路123从存储单元阵列110的选中的页读取数据DATA，并将读取的数据传送到渐进性故障检测器126。
输入/输出缓冲器124通过数据线DL连接到读/写电路123。输入/输出缓冲器124在控制逻辑125的控制下运行。当执行编程操作时，输入/输出缓冲器124从控制器200接收将被储存的数据DATA。
控制逻辑125被配置成控制半导体存储器件100的整体运行。控制逻辑125可以接收命令CMD和物理块地址PA。当执行读取操作时，命令CMD可以为读取命令。当执行编程操作时，命令CMD可以为指示编程操作的命令。当执行擦除操作时，命令CMD可以为指示擦除操作的命令。控制逻辑125被配置成响应于所提供的命令CMD而控制地址解码器121、电压发生器122、读/写电路123、输入/输出缓冲器124和渐进性故障检测器126。
当编程操作完成时，控制逻辑125可以控制渐进性故障检测器126来执行渐进性故障检测操作。控制逻辑125控制电压发生器122向选中的字线施加读取电压Vread并向相邻的未选中的字线施加第一通电压Vpass1。第一通电压可以高于或等于读取电压。
渐进性故障检测器126检测存储单元阵列110的渐进性故障。渐进性故障检测器126中可以在其中包括至少一个计时器电路。渐进性故障检测器126包括第一计时器电路和第二计时器电路。在经过第一参考时间时，第一计时器电路输出信号。在经过第二参考时间时，第二计时器电路输出信号。
当分别向选中的字线和相邻的未选中的字线施加由电压发生器122生成的读取电压和第一通电压时，控制逻辑125运行第一计时器电路。
当在第一计时器电路的运行结束时经过第一参考时间时，渐进性故障检测器126向控制逻辑125输出信号。
在保持向选中的字线施加读取电压的同时控制逻辑125可以通过控制电压发生器122向相邻的未选中的字线施加第二通电压Vpass2。第二通电压可以比第一通电压高出预定的参考电压。此处，可以根据存储单元阵列110的特征以不同的方式确定参考电压。可以为每个字线不同地设置参考电压。每个字线的参考电压可以预先储存在存储单元阵列110中。例如，参考电压可以储存在存储单元阵列110的CAM区域。
当施加第二通电压时，控制逻辑125可以控制渐进性故障检测器126运行第二计时器电路。当在第二计时器电路的运行结束时经过第二参考时间时，控制逻辑125可以控制读/写电路123读取对应于选中的字线的数据。
当执行渐进性故障检测操作时，读/写电路123从存储单元阵列110的选中的页读取数据DATA，并向渐进性故障检测器126提供关于读取操作是通过还是失败的信息。
当所述读取操作失败时，渐进性故障检测器126确定选中的页具有渐进性故障，并向控制逻辑125传送所确定的结果。
当读取操作通过时，渐进性故障检测器126不执行任何操作，或者向控制逻辑125提供表示未检测到任何渐进性故障的信号。
图5为流程图，示出根据本发明实施例的存储系统50的操作。
图5示出渐进性故障检测操作500。可以在制造半导体存储器件100之后的测试过程中由半导体存储器件100执行根据本发明实施例的渐进性故障检测操作。通过将任意数据编程到选中的字线和读取对应于选中的字线的页的已编程的数据来执行渐进性故障检测操作。
参照图1至5，在步骤501，半导体存储器件100可以向选中的字线施加读取电压，并向相邻的未选中的字线施加第一通电压。第一通电压可以等于或高于读取电压。
在步骤503，半导体存储器件100可以判定是否已经过第一参考时间。在一个实施例中，可以通过第一计时器电路的运行来确定是否经过第一参考时间。在第一参考时间期间，分别以读取电压和第一通电压对连接到选中的字线和相邻的未选中的字线的存储单元进行充电。当判定已经过第一参考时间时，存储系统进入步骤505。
在步骤505，半导体存储器件100可以在保持向选中的字线施加读取电压的同时向相邻的未选中的字线施加第二通电压。第二通电压可以比第一通电压高出参考电压。在各种实施例中，第二通电压可以比第一通电压高至少2V。当施加第二通电压时，由于耦合效应，选中的字线的电势可以增大。随着时间的流逝，选中的字线的电势可以返回到读取电压。
在步骤507，半导体存储器件100可以判定是否已经过第二参考时间。在一个实施例中，可以通过第二计时器电路的运行来确定是否已经过第二参考时间。在第二参考时间期间，正常选中的字线的电势返回到读取电压，如参照图1所描述。当判定结果为经过第二参考时间时，存储系统进入步骤509。
在步骤509，半导体存储器件100通过位线读取连接到选中的字线的选中的页读取数据。
在步骤511，半导体存储器件100可以判定步骤509的读取操作是否通过。当判定结果为读取操作失败时，很可能随后在半导体存储器件100的使用中将出现渐进性故障。
在步骤513，半导体存储器件100可以确定对应于选中的字线的选中的页具有渐进性故障。
图6为流程图，示出根据本发明另一实施例的存储系统50的操作。
图6示出编程操作、图5的渐进性故障检测操作和对检测到的渐进性故障的重新编程操作。
参照图1至6，在步骤601，半导体存储器件100响应于来自控制器的编程命令通过将数据编程在连接到选中的字线的选中的页中来完成编程操作。
在步骤500，存储系统50执行渐进性故障检测操作，如参照图5所描述。
在步骤603，确定是否检测到渐进性故障。当未检测到任何渐进性故障时，存储系统50立即结束。
在步骤605，当检测到渐进性故障时，存储系统50可以对渐进性故障的选中的页执行坏项处理，并且执行重新编程操作以将渐进性故障的选中的页的数据移动到另一页。
具体地，存储系统50对渐进性故障的选中的页的物理地址执行坏项处理，并搜索映射到渐进性故障的选中的页的物理地址的逻辑地址信息，由此改变所映射的物理地址。存储系统50可以更新映射表以储存改变后的物理地址。
在一个实施例中，存储系统50可以将关于渐进性故障的选中的页的信息独立地储存在不良块表中。存储系统50可以执行重新编程操作以将对应于选中的字线的页的数据移动到对应于改变后的物理地址的另一存储区域。
根据本发明的实施例，为每个字线检测渐进性故障是可能的。因此，能够以页为单位执行坏项处理。
在一个实施例中，可以对包括渐进性故障的选中的页的整个存储块执行坏项处理。在这种情况下，如果数据储存在整个存储块的除渐进性故障的选中的页以外的其余页中，存储系统50可以将存储块的其余页中的数据移动到存储单元阵列110的另一存储块。
图7为流程图，示出根据本发明又一实施例的存储系统50的操作。
图7示出读取操作之后的渐进性故障检测操作。
参照图1至5和7，在步骤701，半导体存储器件100响应于来自控制器200的读取命令和选中的页的物理地址而对选中的页执行读取操作。
在步骤703，在读取操作之后，半导体存储器件100可以执行如参照图5所描述的渐进性故障检测操作。因此，尽管在步骤701读取操作当前通过，可以根据渐进性故障检测操作提前检测在随后的半导体存储器件100使用中将出现的渐进性故障。
在步骤705，作为步骤703的渐进性故障检测操作的结果，可以判定选中的页是否具有渐进性故障。当未检测到任何渐进性故障时，半导体存储器件100结束该过程。
当在步骤705确定选中的页具有渐进性故障时，在步骤707半导体存储器件100可以执行将渐进性故障的选中的页的数据移动到另一页的重新编程操作。在这种情况下，控制器200可以向半导体存储器件100提供与渐进性故障的选中的页的数据将被移动到的另一页相对应的物理地址和重新编程命令。半导体存储器件100响应于所提供的重新编程命令执行重新编程操作。
在各种实施例中，半导体存储器件100可以将通过了步骤701的读取操作的选中的页的数据储存在页缓冲器中，并且随后，当在步骤705确定在选中的页中检测到渐进性故障时，在步骤707执行重新编程操作以将储存在缓冲器中的数据移动到另一页。
在一个实施例中，当控制器200从半导体存储器件100接收到表示在选中的页中检测到渐进性故障的信息时，控制器200可以对渐进性故障的选中的页的物理地址执行坏项处理。具体地，当控制器200从半导体存储器件100接收到表示在选中的页中检测到渐进性故障的信息时，控制器200对渐进性故障的选中的页的物理地址执行坏项处理，并搜索映射到渐进性故障的选中的页的物理地址的逻辑地址信息，由此改变所映射的物理地址。控制器200可以更新映射表以存储改变后的物理地址。
在一个实施例中，控制器200可以将渐进性故障的选中的页的信息独立地储存在不良块表中。控制器200可以控制半导体存储器件100来执行重新编程操作以将渐进性故障的选中的页的数据移动到对应于改变后的物理地址的另一存储区域。在这种情况下，控制器200可以向半导体存储器件100提供与渐进性故障的选中的页的数据将被移动到的另一页相对应的物理地址以及重新编程命令。半导体存储器件100响应于所提供的重新编程命令执行重新编程操作。
图8为流程图，示出根据本发明实施例的处理检测到的渐进性故障的方法。
根据本发明的实施例，由于为每个字线检测渐进性故障，所以可以对检测到的渐进性故障以页为单位执行坏项处理。可以将储存在针对检测到的渐进性故障被执行坏项处理的选中的页中的数据储存在页缓冲器中并随后被重新编程到另一页。
当在存储块所包括的多个页的一部分中检测到渐进性故障时，在随后的半导体存储器件100的使用中渐进性故障可以出现在整个存储块中。因此，就半导体存储器件100的可靠性而言，可以对包括渐进性故障的选中的页的整个存储块执行坏项处理。
参照图8，在步骤801，存储系统50可以判定渐进性故障的存储块是否储存有数据。在整个块中，数据可以储存在渐进性故障的选中的页以及整个存储块的除渐进性故障的选中的页以外的其余页中。作为步骤801的判定结果，当确定渐进性故障的存储块储存有数据时，存储系统50进入步骤803。否则，存储系统50结束该过程。
在步骤803，存储系统50可以执行重新编程操作以将渐进性故障的存储块的数据移动到存储单元阵列110的另一存储块。在渐进性故障检测操作中，存储系统50可以将储存在选中的页中的数据储存在页缓冲器中，并且随后，当在渐进性故障检测操作中在选中的页中检测到渐进性故障时，执行重新编程操作以将渐进性故障的选中的页的数据移动到存储单元阵列110的另一存储块。
在步骤805，存储系统50可以对包括渐进性故障的选中的页的整个存储块的物理地址执行坏项处理。如同将渐进性故障的存储块的数据移动到另一存储块的步骤803，存储系统50还可以执行重新编程操作以将储存在整个存储块的除渐进性故障的选中的页以外的其余页中的数据移动到存储单元阵列110的另一存储块。当控制器200从半导体存储器件100接收到表示在选中的页中检测到渐进性故障的信息时，控制器200可以对包括渐进性故障的选中的页的整个存储块的物理地址执行坏项处理，并且搜索映射到渐进性故障的存储块的物理地址的逻辑地址信息，由此改变所映射的物理地址。控制器200可以更新映射表以存储改变后的物理地址。
在一个实施例中，控制器200可以将关于渐进性故障的存储块的信息独立地储存在不良块表中。控制器200可以控制半导体存储器件100来执行重新编程操作以将渐进性故障的存储块的数据移动到对应于改变后的物理地址的另一存储区域。在这种情况下，控制器200可以向半导体存储器件100提供与渐进性故障的存储块的数据将被移动到的另一存储块相对应的物理地址以及重新编程命令。半导体存储器件100响应于所提供的重新编程命令执行重新编程操作。
图9为框图，示出包括图3的半导体存储器件100的存储系统1000。
参照图9,存储系统1000包括半导体存储器件1300和控制器1200。
可以类似于图2的半导体存储器件100来配置和操作半导体存储器件1300。下文将省略重复的描述。
控制器1200连接到主机Host和半导体存储器件1300。控制器1200被配置成响应于来自主机Host的请求访问半导体存储器件1300。例如，控制器1200被配置成控制半导体存储器件1300的读取、写入、擦除和后台操作。控制器1200被配置成在半导体存储器件1300和主机Host之间提供接口。控制器1200被配置成驱动用于控制半导体存储器件1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210被用作处理单元1220的操作存储器、半导体存储器件1300与主机Host之间的高速缓冲存储器以及半导体存储器件1300和主机Host之间的缓冲存储器中的至少一种。
处理单元1220控制控制器1200的整体运行。
处理单元1220被配置成对从主机Host提供的数据进行随机化。例如，处理单元1220可以使用随机化种子对从主机Host提供的数据进行随机化。将随机化的数据作为将被储存的数据DATA提供给半导体存储器件1300以编程到存储单元阵列。
处理单元1220被配置成在执行读取操作时对从半导体存储器件1300提供的数据进行去随机化。例如，处理单元1220可以使用去随机化种子对从半导体存储器件50提供的数据进行去随机化。可以向主机Host输出去随机化的数据。
作为一个实施例，处理单元1220可以通过驱动软件或固件来执行随机化和去随机化。
主机接口1230包括用于在主机Host和控制器1200之间交换数据的协议。作为一个实施例，控制器1200被配置成通过多种接口协议中的至少一种与主机Host通信，例如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动器电子(IDE)协议和专用协议。
存储器接口1240与半导体存储器件1300接口连接。例如，存储器接口1240可以包括NAND接口或NOR接口。
纠错块1250被配置成使用纠错码(ECC)来检测和纠正从半导体存储器件1300提供的数据的错误。
可以将控制器1200和半导体存储器件1300集成到一个半导体装置中。作为一个实施例，可以将控制器1200和半导体存储器件1300集成到一个半导体装置中以构成存储卡。例如，可以将控制器1200和半导体存储器件1300集成到一个半导体装置中以构成存储卡，例如PC卡(个人计算机存储卡国际协会(PCMCIA))、袖珍闪速(CF)卡、智能媒体卡(SM或SMC)、存储棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪速储存器(UFS)。
可以将控制器1200和半导体存储器件1300集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置成将数据储存在半导体存储器内的储存装置。当存储系统1000用作半导体驱动器SSD时，能够显著提高连接到存储系统1000的主机Host的运行速度。
作为另一实例，可以提供存储系统1000以作为电子装置的各种组件之一，其中所述电子装置为，例如，计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航系统、黑匣子、数字照相机、3D电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境传送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成遥测网络的各种电子装置之一、RFID装置或构成计算系统的各种组件之一。
作为一个实施例，可以以各种形式封装半导体存储器件1300或存储系统1000。例如，可以以下列形式封装半导体存储器件1300或存储系统1000，例如，堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑封引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫管芯封装、晶片内裸片形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、紧缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、或晶片级处理堆叠封装(WSP)。
图10为框图，示出图9中的存储系统1000的应用实例2000。
参照图10，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。所述多个半导体存储芯片分成多个组。
在图10中，示出所述多个组通过第一至第k信道CH1至CHk与控制器2200通信。可以类似于参照图3描述的半导体存储器件100中的任何一个来配置和操作每个半导体存储芯片。
每个组被配置成通过一个公共信道与控制器2200通信。类似于参照图9描述的控制器1200来配置控制器2200。控制器2200被配置成通过所述多个信道CH1至CHk控制半导体存储器件2100的所述多个存储芯片。
在图10中，已示出将多个半导体存储芯片连接到一个信道。然而，应理解，可以修改存储系统2000以将一个半导体存储芯片连接到一个信道。
图11为框图，示出包括参照图10所描述的存储系统2000的计算系统3000。
参照图11，计算系统300包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。将通过用户接口3300供应的数据或通过中央处理单元3100处理的数据储存在存储系统2000中。
在图11中，示出将半导体存储器件2100通过控制器2200连接到系统总线3500。然而，可以将半导体存储器件2100直接连接到系统总线3500。在这种情况下，可以由中央处理单元3100和RAM 3200执行控制器2200的功能。
在图11中，示出提供参照图10描述的存储系统2000。然而，存储系统2000可以用参照图9描述的存储系统1000替换。作为一个实施例，计算系统3000可以被配置成包括参照图9和10描述的存储系统1000和2000两者。
根据本发明，可以实现能够检测渐进性故障的存储系统及其操作方法。
本文已公开了例示性实施例。尽管采用了特定术语，但其仅以一般和描述性意义来使用和解释，而非用于限制目的。如截至提交本申请时的本领域一般技术人员将易于理解的，在一些实例中，关于特定实施例描述的特点、特征和/或元件可以单独使用或者可以结合关于其它实施例描述的特点、特征和/或元件来使用，另有特别说明者除外。因此，本领域的技术人员将理解，可以进行各种形式和细节上的改变，而不背离如权利要求中所提出的本发明的精神和范围。

Claims (17)

1.一种操作半导体存储器件的方法，所述方法包括：
向被执行编程操作的选中的字线施加读取电压；
向与选中的字线相邻的至少一个未选中的字线施加第一通电压；
响应于在施加第一通电压后经过的第一参考时间向所述至少一个未选中的字线施加第二通电压；
响应于在施加第二通电压后经过的第二参考时间根据所述读取电压对连接到选中的字线的存储单元执行读取操作；以及
当所述读取操作失败时，将连接到选中的字线的存储单元确定为具有渐进性故障。
2.如权利要求1所述的方法，其中，所述第一通电压等于或高于所述读取电压。
3.如权利要求1所述的方法，其中，所述第二通电压比所述第一通电压高出参考电压。
4.如权利要求1所述的方法，其中，所述第一参考时间的长度足以使选中的字线和所述至少一个未选中的字线分别以所述读取电压和所述第一通电压来被充电。
5.如权利要求1所述的方法，其中，所述第二参考时间的长度足以使选中的字线在连接到选中的字线的存储单元不具有任何渐进性故障时通过返回到所述读取电压而恢复字线之间的耦合效应。
6.一种半导体存储器件，包括：
存储单元阵列，其连接到多个字线；以及
外围电路，其对连接到所述多个字线中的选中的字线的存储单元执行渐进性故障检测操作；
其中，所述外围电路：向被执行编程操作的选中的字线施加读取电压，向与选中的字线相邻的至少一个未选中的字线施加第一通电压，在于施加第一通电压后经过第一参考时间时向所述至少一个未选中的字线施加第二通电压，在于施加第二通电压后经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作，并且在所述读取操作失败时将连接到选中的字线的存储单元确定为具有渐进性故障。
7.如权利要求6所述的半导体存储器件，其中，所述第一通电压等于或高于所述读取电压。
8.如权利要求6所述的半导体存储器件，其中，所述第二通电压比所述第一通电压高出参考电压。
9.如权利要求6所述的半导体存储器件，其中，所述第一参考时间的长度足以使连接到选中的字线的存储单元和连接到所述至少一个未选中的字线的存储单元分别以所述读取电压和所述第一通电压来被充电。
10.如权利要求6所述的半导体存储器件，其中，所述第二参考时间的长度足以使选中的字线在连接到选中的字线的存储单元不具有任何渐进性故障时恢复所述读取电压。
11.一种操作存储系统的方法，所述方法包括：
对连接到选中的字线的存储单元执行编程操作；以及
对连接到选中的字线的存储单元执行渐进性故障检测操作；
其中，执行所述渐进性故障检测操作包括：
向选中的字线施加读取电压；
向与选中的字线相邻的至少一个未选中的字线施加第一通电压；
在于施加第一通电压后经过第一参考时间时向所述至少一个未选中的字线施加第二通电压；
在于施加第二通电压后经过第二参考时间时根据所述读取电压对连接到选中的字线的存储单元执行读取操作；以及
当所述读取操作失败时，将连接到选中的字线的存储单元确定为具有渐进性故障。
12.如权利要求11所述的方法，其中，所述第一通电压等于或高于所述读取电压。
13.如权利要求11所述的方法，其中，所述第二通电压比所述第一通电压高出参考电压。
14.如权利要求11所述的方法，其中，所述第一参考时间的长度足以使选中的字线和所述至少一个未选中的字线分别以所述读取电压和所述第一通电压来被充电。
15.如权利要求11所述的方法，其中，所述第二参考时间的长度足以使选中的字线在连接到选中的字线的存储单元不具有任何渐进性故障时通过返回到所述读取电压而恢复字线之间的耦合效应。
16.如权利要求11所述的方法，进一步包括：执行将连接到选中的字线的存储单元的数据移动到另一存储区域的重新编程操作。
17.如权利要求11所述的方法，进一步包括：对包括连接到选中的字线的存储单元的存储块执行渐进性故障处理。
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