KR20220035568A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 메모리 시스템은 맵 데이터를 캐싱할 수 있는 N개의 캐시 라인 각각에 대응하는 N개의 플래그 셋 - 각 플래그 셋은 대응하는 캐시 라인에 포함된 M개의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시하는 M개의 플래그를 포함한다 - 을 확인하고, N개의 캐시 라인 중 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터를 결정하고, 타깃 맵 데이터를 메모리 장치에서 리드하여 상기 N개의 캐시 라인 중 제2 캐시 라인에 캐싱할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
메모리 시스템은 메모리 장치에 데이터를 리드, 라이트, 소거하는 동작을 실행하기 위한 맵 데이터를 관리한다. 메모리 시스템은 맵 데이터를 빠르게 액세스하기 위해 맵 데이터를 캐싱하는 맵 캐시를 사용한다. 이때, 맵 캐시에 캐싱된 데이터의 히트율(hit ratio)이 높을수록 메모리 시스템은 맵 데이터를 빠르게 액세스할 수 있고, 메모리 장치에 데이터를 리드, 라이트, 소거하는 동작을 빠르게 처리할 수 있다.
본 발명의 실시예들은 액세스될 가능성이 높은 맵 데이터를 미리 맵 캐시에 캐싱함으로써, 맵 캐시의 히트율을 증가시킬 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 맵 캐시의 히트율을 증가시킴으로써, 호스트로부터 수신한 요청을 빠르게 처리할 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 메모리 장치 및 메모리 장치와 통신하고 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 맵 데이터를 캐싱할 수 있는 N개의 캐시 라인을 포함하는 맵 캐시를 포함할 수 있다.
메모리 컨트롤러는 N개의 캐시 라인 각각에 대응하는 N개의 플래그 셋을 제어하는 캐시 라인 제어 회로를 포함할 수 있다. N개의 플래그 셋 각각은 대응하는 캐시 라인에 포함된 M개의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시할 수 있다. 이때, N과 M은 2 이상의 자연수일 수 있다.
캐시 라인 제어 회로는, N개의 캐시 라인 중 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터를 결정할 수 있다.
캐시 라인 제어 회로는, 타깃 맵 데이터를 메모리 장치에서 리드하여 N개의 캐시 라인 중 제2 캐시 라인에 캐싱할 수 있다.
다른 측면에서, 본 발명의 실시예들은 메모리 시스템의 동작 방법을 제공할 수 있다.
메모리 시스템의 동작 방법은 맵 데이터를 캐싱할 수 있는 N개의 캐시 라인 각각에 대응하는 N개의 플래그 셋을 확인하는 단계를 포함할 수 있다. N개의 플래그 셋 각각은 대응하는 캐시 라인에 포함된 M개의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시할 수 있다. 이때, N과 M은 2 이상의 자연수일 수 있다.
메모리 시스템의 동작 방법은 N개의 캐시 라인 중 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터를 결정하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은 타깃 맵 데이터를 메모리 장치에서 리드하여 N개의 캐시 라인 중 제2 캐시 라인에 캐싱하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의하면, 액세스될 가능성이 높은 맵 데이터를 미리 맵 캐시에 캐싱함으로써, 맵 캐시의 히트율을 증가시킬 수 있다.
또한, 본 발명의 실시예들에 의하면, 맵 캐시의 히트율을 증가시킴으로써, 호스트로부터 수신한 요청을 빠르게 처리할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 5는 본 발명의 실시예들에 따른 맵 캐시의 구성도이다.
도 6은 본 발명의 실시예들에 따른 맵 캐시에 타깃 맵 데이터를 캐싱하는 동작을 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 맵 캐시에 타깃 맵 데이터를 캐싱할 지 여부를 결정하는 동작의 일 예를 나타내는 흐름도이다.
도 8은 본 발명의 실시예들에 따른 타깃 맵 데이터의 주소값의 일 예를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 캐시 라인에 대한 플래그 셋에서 동시에 셋될 수 있는 플래그의 개수를 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 캐시 라인 제어 회로가 맵 캐시에 타깃 맵 데이터를 캐싱하는 동작을 스킵할 지 여부를 결정하는 동작을 나타내는 흐름도이다.
도 11은 본 발명의 실시예들에 따른 캐시 라인 제어 회로가 병렬적으로 제어하는 K개의 플래그 셋을 나타낸 도면이다.
도 12는 도 11의 K값을 결정하는 일 예를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 캐시 라인 제어 회로의 일 예를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 맵 캐시(MAP_CACHE) 및 캐시 라인 제어 회로(CLCC)를 포함할 수 있다.
맵 캐시(MAP_CACHE)는 맵 데이터를 캐싱할 수 있는 N개(이때, N은 2 이상의 자연수이다)의 캐시 라인(CACHE_LINE)을 포함할 수 있다. 캐시 라인(CACHE_LINE)은 맵 캐시(MAP_CACHE)를 구성하는 영역의 기본 단위를 의미하며, 맵 캐시(MAP_CACHE)에 캐싱되는 맵 데이터는 캐시 라인(CACHE_LINE)의 크기 단위로 맵 캐시(MAP_CACHE)에 캐싱될 수 있다. 예를 들어 캐시 라인(CACHE_LINE)의 크기가 64B인 경우, 맵 캐시(MAP_CACHE)는 64B 단위로 맵 데이터를 캐싱할 수 있으며, 64B보다 작은 크기(e.g. 32B, 16B)의 맵 데이터를 맵 캐시(MAP_CACHE)에 캐싱할 수는 없다.
메모리 컨트롤러(120)는 만약 맵 데이터가 맵 캐시(MAP_CACHE)에 캐싱되어 있다면 맵 캐시(MAP_CACHE)에서 맵 데이터를 액세스하고, 만약 맵 데이터가 맵 캐시(MAP_CACHE)에 캐싱되어 있지 않다면 메모리 장치(110)에서 맵 데이터를 리드한 후 이를 맵 캐시(MAP_CACHE)에 캐싱할 수 있다. 맵 캐시(MAP_CACHE)는 메모리 컨트롤러(120)의 워킹 메모리(125) 상에 위치할 수 있다.
맵 캐시(MAP_CACHE)는 다양한 타입의 맵 데이터를 캐싱할 수 있다. 일 예로 맵 캐시(MAP_CACHE)에 캐싱될 수 있는 맵 데이터의 타입은 다음과 같다.
1. L2V 데이터 타입
L2V 데이터 타입인 맵 데이터는, 호스트에서 전송된 논리 주소(LA, logical address)와 메모리 장치(100)의 가상의 물리적 주소(VA, virtual address) 간의 매핑 관계를 지시하는 데이터이다. 이때, 가상의 물리적 주소는 가상 플래시 메모리의 물리적 어드레스에 대응하는데, 이는 가상 플래시 계층에 의해 메모리 장치(110)의 물리적 주소에 대응할 수 있다.
2. VPT 데이터 타입
VPT 데이터 타입인 맵 데이터는, 맵 데이터가 지시하는 주소에 위치한 페이지가 유효한(valid) 페이지인지 여부를 지시하는 데이터이다.
3. 저널링 데이터 타입
저널링 데이터 타입인 맵 데이터는, 맵 데이터의 변경 사항을 지시하는 데이터로서, 맵 데이터의 변경 이력을 추적하는데 사용될 수 있다.
4. 기타 데이터 타입
기타 데이터 타입인 맵 데이터는, 전술한 L2V 데이터, VPT 데이터, 저널링 데이터를 제외한 나머지 정보(e.g. 각 메모리 블록 별 리드 카운트, 소거 카운트)를 지시하는 데이터이다.
캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 각각에 대응하는 N개의 플래그 셋을 제어할 수 있다.
각 캐시 라인(CACHE_LINE)에 대응하는 플래그 셋은 해당 캐시 라인에 포함된 M개(이때, M은 2 이상의 자연수이다)의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시하는 M개의 플래그를 포함할 수 있다. 플래그는 셋된 상태 또는 리셋된 상태일 수 있으며, 셋된 상태일 때 제1값(e.g. 1)을 가지고 리셋된 상태일 때 제2값(e.g. 0)을 가질 수 있다. 캐시 라인과 플래그 셋의 구성에 대해 이하 도 5에서 자세히 설명한다.
캐시 라인(CACHE_LINE)에 대응하는 플래그 셋은 해당 캐시 라인과 함께 맵 캐시(MAP_CACHE) 상에 위치할 수도 있고, 해당 캐시 라인과 별도로 캐시 라인 제어 회로(CLCC) 내에 위치할 수도 있고, 맵 캐시(MAP_CACHE) 및 캐시 라인 제어 회로(CLCC)의 외부에 위치하는 별도의 휘발성 메모리 상에 위치할 수도 있다.
한편, 캐시 라인 제어 회로(CLCC)는 메모리 컨트롤러(120)의 프로세서(124)의 외부에 위치하는 별도의 논리 회로일 수 있다. 캐시 라인 제어 회로(CLCC)는 마이크로프로세서, CPU, FPGA, ASIC 및 다른 프로그램 가능한 로직 소자들의 조합으로 구현될 수 있다.
도 5는 본 발명의 실시예들에 따른 맵 캐시(MAP_CACHE)의 구성도이다.
도 5를 참조하면, 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 각각은 M개의 데이터 유닛(DU1, DU2, ?, DUM)을 포함할 수 있다. 일 예로 하나의 캐시 라인은 4B 크기의 데이터 유닛 8개를 포함할 수 있으며, 캐시 라인의 전체 크기는 4B * 8 = 32B가 된다.
그리고 도 4에서 전술한 바와 같이, N개의 캐시 라인(CACHE_LINE) 각각에 대해 각 캐시 라인에 대응하는 N개의 플래그 셋(FLG_SET)이 존재할 수 있다.
각 캐시 라인에 대응하는 플래그 셋은 해당 캐시 라인에 포함된 M개의 데이터 유닛(DU1, DU2, ?, DUM)의 캐시 히트 여부를 지시하는 M개의 플래그(F1, F2, ?, FM)을 포함할 수 있다.
각 플래그는 메모리 컨트롤러(120)가 맵 캐시(MAP_CACHE)에서 해당 플래그에 대응하는 데이터 유닛을 액세스하여 해당 데이터 유닛이 히트되는 경우에 셋될 수 있다.
일 예로, 캐시 라인에 포함된 M개의 데이터 유닛(DU1, DU2, ?, DUM) 중 데이터 유닛(DU1)이 히트될 때, 해당 캐시 라인에 대응하는 플래그 셋에 포함된 M개의 플래그(F1, F2, ?, FM) 중에서 데이터 유닛(DU1)에 대응하는 플래그(F1)가 셋될 수 있다.
다른 예로, 캐시 라인에 포함된 M개의 데이터 유닛(DU1, DU2, ?, DUM) 중 데이터 유닛(DU2)이 히트될 때, 해당 캐시 라인에 대응하는 플래그 셋에 포함된 M개의 플래그(F1, F2, ?, FM) 중에서 데이터 유닛(DU2)에 대응하는 플래그(F1)가 셋될 수 있다.
그리고 각 플래그는 해당 플래그에 대응하는 데이터 유닛이 맵 캐시(MAP_CACHE)에 축출될 때 리셋될 수 있다.
한편, 전술한 플래그 셋(FLG_SET)은 다양한 자료 구조를 통해 구현될 수 있다. 일 예로 플래그 셋(FLG_SET)은 비트맵(bitmap)으로 구현될 수 있으며, 이때, 비트맵에 포함된 각 비트가 하나의 플래그에 대응할 수 있다. 다른 예로 플래그 셋(FLG_SET)은 테이블로 구현될 수 있으며, 이때, 테이블에 포함된 각 테이블 엔트리가 하나의 플래그에 대응할 수 있다.
이상에서, 맵 캐시(MAP_CACHE)에 포함된 캐시 라인(CACHE_LINE) 및 각 캐시 라인에 대응하는 플래그 셋(FLG_SET)에 대해서 설명하였다.
이하, 캐시 라인 제어 회로(CLCC)가 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 중 하나의 캐시 라인에 대한 플래그 셋(FLG_SET)을 기초로 하여, 맵 캐시(MAP_CACHE)에 캐싱할 타깃 맵 데이터(TGT_MAP_DATA)를 결정하는 동작을 설명한다.
도 6은 본 발명의 실시예들에 따른 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱하는 동작을 나타내는 도면이다.
도 6을 참조하면, 캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 중 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋(FLG_SET)에서 셋된 플래그의 개수를 확인할 수 있다(①). 예를 들어 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋(FLG_SET)에 포함된 플래그의 개수가 8개일 때, 그 중 셋된 플래그가 4개라는 것을 확인할 수 있다.
그리고 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋(FLG_SET)에서 셋된 플래그의 개수를 기초로 하여, 맵 캐시(MAP_CACHE)에 캐싱할 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 지 여부를 결정할 수 있다(②).
타깃 맵 데이터(TGT_MAP_DATA)는 캐시 라인 제어 회로(CLCC)가 이후에 메모리 컨트롤러(120)에 의해 액세스될 가능성이 높다고 판단한 맵 데이터이다. 캐시 라인 제어 회로(CLCC)는 메모리 장치(110)에 저장된 맵 데이터 중에서 타깃 맵 데이터(TGT_MAP_DATA)를 선택할 수 있다.
그리고 캐시 라인 제어 회로(CLCC)는 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 때, 타깃 맵 데이터(TGT_MAP_DATA)를 메모리 장치(110)에서 리드하여 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 중 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다(③). 이때, 제2 캐시 라인(CACHE_LINE_2)은 제1 캐시 라인(CACHE_LINE_1)과 상이한 캐시 라인이다.
즉, 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋(FLG_SET)의 상태를 확인하고, 이후에 메모리 컨트롤러(120)에 의해 액세스될 가능성이 높은 타깃 맵 데이터(TGT_MAP_DATA)를 메모리 컨트롤러(120)가 액세스하기 전에 미리 맵 캐시(MAP_CACHE)에 캐싱할 수 있다.
따라서, 이후에 메모리 컨트롤러(120)가 타깃 맵 데이터(TGT_MAP_DATA)를 액세스할 때, 맵 캐시(MAP_CACHE)에서 캐시 히트가 발생한다. 따라서 메모리 컨트롤러(120)는 메모리 장치(110)에서 타깃 맵 데이터(TGT_MAP_DATA)를 탐색할 필요 없이 맵 캐시(MAP_CACHE)에 포함된 제2 캐시 라인(CACHE_LINE_2)에서 타깃 맵 데이터(TGT_MAP_DATA)를 액세스할 수 있다. 이를 통해 맵 캐시(MAP_CACHE)의 히트율이 증가한다.
이하, 캐시 라인 제어 회로(CLCC)가 제1 캐시 라인(CACHE_LINE_1)에 대한 플래그 셋(FLG_SET)에서 셋된 플래그의 개수를 기초로 하여 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 지 여부를 결정하는 동작의 일 예를 흐름도를 통하여 설명한다.
도 7은 본 발명의 실시예들에 따른 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 지 여부를 결정하는 동작의 일 예를 나타내는 흐름도이다.
도 7을 참조하면, 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋에서 셋된 플래그의 개수 A를 확인할 수 있다(S710).
캐시 라인 제어 회로(CLCC)는 S710 단계에서 확인된 A값이 설정된 임계값 이상인지 판단한다(S720).
캐시 라인 제어 회로(CLCC)는 A값이 임계값 이상일 때(S720-Y), 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다(S730). 반면, 캐시 라인 제어 회로(CLCC)는 A값이 임계값 미만일 때(S720-N), 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱하지 않을 수 있다(S740).
예를 들어 임계값이 5이면, 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋에서 셋된 플래그의 개수가 5개 이상이 될 때 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다.
한편, 도 7에서는 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋에서 셋된 플래그의 개수 A를 직접 임계값과 비교하였으나, A값을 플래그 셋에 포함된 전체 플래그의 개수로 나누어 셋된 플래그의 비율 A'를 구하고 A'값을 설정된 임계 비율값과 비교하여 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 지 여부를 결정할 수도 있다.
이와 같이 플래그 셋(FLG_SET)에서 셋된 플래그의 개수를 기초로 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱할 지 여부를 결정하는 이유는 다음과 같다.
일반적으로, 호스트가 메모리 시스템(100)에 순차적(sequentially)으로 유저 데이터를 리드 또는 라이트할 때, 메모리 컨트롤러(120)는 맵 캐시(MAP_CACHE)에 캐싱된 하나의 캐시 라인에 포함된 M개의 데이터 유닛이 순차적으로 히트된 이후에 해당 캐시 라인에 캐싱된 맵 데이터에 대한 후속 맵 데이터를 액세스할 가능성이 높다. 이때, 후속 맵 데이터는 아직 메모리 컨트롤러(120)에 의해 액세스되지 않았으므로 캐시 미스가 발생한다.
그리고 호스트가 메모리 시스템(100)에 랜덤하게(randomly) 유저 데이터를 라이트하는 경우에도, 맵 데이터 중 VPT 데이터는 순차적으로 액세스될 수 있다. 이 경우에도 메모리 컨트롤러(120)는 맵 캐시(MAP_CACHE)에서 VPT 데이터가 캐싱된 하나의 캐시 라인에 포함된 M개의 데이터 유닛이 순차적으로 히트된 이후에 해당 캐시 라인에 캐싱된 맵 데이터에 대한 후속 맵 데이터를 액세스할 가능성이 높다.
따라서, 캐시 라인 제어 회로(CLCC)는 해당 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 보고, 셋된 플래그의 개수가 임계값 이상이면 해당 캐시 라인에 캐싱된 맵 데이터에 대한 후속 맵 데이터가 곧 메모리 컨트롤러(120)에 의해 액세스될 가능성이 높다고 판단할 수 있다. 따라서, 캐시 라인 제어 회로(CLCC)는 미리 후속 맵 데이터를 맵 캐시(MAP_CACHE)에 캐싱하여, 후속 맵 데이터가 액세스될 때 캐시 히트가 발생하도록 할 수 있다. 이를 통해 캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)의 히트율을 높이고, 호스트로부터 수신한 요청(e.g. 리드 요청/라이트 요청)을 빠르게 처리할 수 있다.
이하, 전술한 후속 맵 데이터의 위치에 대해 설명한다.
도 8은 본 발명의 실시예들에 따른 타깃 맵 데이터(TGT_MAP_DATA)의 주소값의 일 예를 나타내는 도면이다.
도 8에서, 제1 캐시 라인(CACHE_LINE_1)에는 주소값이 A0인 맵 데이터가 캐싱되어 있다고 가정한다.
이때, 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 대한 플래그 셋(FLG_SET)에서 셋된 플래그의 개수가 설정된 임계값 이상일 때, 주소 A0의 후속 주소인 A1에 저장된 맵 데이터를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 타깃 맵 데이터(TGT_MAP_DATA)로 결정할 수 있다. 이때, 제1 캐시 라인(CACHE_LINE_1)에 캐싱된 맵 데이터는, 메모리 장치(110)에서 타깃 맵 데이터(TGT_MAP_DATA)와 인접하게 저장된 맵 데이터일 수 있다.
전술한 주소 A0의 후속 주소인 A1은 A0와 연속된 주소일 수 있다.
일 예로, A1의 값은 캐시 라인(CACHE_LINE)의 사이즈에 따라 결정될 수 있다. A1의 값은 A0에 캐시 라인(CACHE_LINE)의 사이즈를 더한 값일 수 있다.
일 예로 A0의 값이 0x1000이고 캐시 라인(CACHE_LINE)의 사이즈가 0x40이라고 가정한다. 이때, A1의 값은 0x1000 + 0x40 = 0x1040일 수 있다. 즉, 주소 0x1000에서 시작하는 0x40 바이트의 맵 데이터가 제1 캐시 라인(CACHE_LINE_1)에 캐싱된 상태일 때, 캐시 라인 제어 회로(CLCC)는 제1 캐시 라인(CACHE_LINE_1)에 캐싱된 맵 데이터에 인접한 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다.
도 9는 본 발명의 실시예들에 따른 캐시 라인(CACHE_LINE)에 대한 플래그 셋(FLG_SET)에서 동시에 셋될 수 있는 플래그의 개수를 나타내는 도면이다.
도 9를 참조하면, 캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)에 대한 데이터 액세스 단위에 따라 플래그 셋에서 동시에 셋하는 플래그의 개수를 결정할 수 있다. 맵 캐시(MAP_CACHE)에 대한 데이터 액세스 단위는 메모리 컨트롤러(120)가 한 번에 맵 캐시(MAP_CACHE)에서 액세스할 수 있는 맵 데이터의 크기로 결정될 수 있다.
만약 맵 캐시(MAP_CACHE)에 대한 데이터 액세스 단위가 캐시 라인(CACHE_LINE)에 포함된 데이터 유닛(DU)의 크기의 C배(C는 2 이상의 자연수)라고 가정한다. 이때, 캐시 라인 제어 회로(CLCC)는 플래그 셋(FLG_SET)에서 C개의 플래그를 동시에 셋할 수 있다. 예를 들어 데이터 유닛(DU)이 4B이고, C=8이면, 캐시 라인 제어 회로(CLCC)는 플래그 셋(FLG_SET)에서 8개의 플래그를 동시에 셋할 수 있다.
반면, 맵 캐시(MAP_CACHE)에 대한 데이터 액세스 단위가 캐시 라인(CACHE_LINE)에 포함된 데이터 유닛(DU) 단위로만 가능하다고 가정하면, 캐시 라인 제어 회로(CLCC)는 플래그 셋(FLG_SET)에서 1개의 플래그씩만 셋할 수 있다.
이상에서, 캐시 라인 제어 회로(CLCC)가 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱하는 동작에 대해 설명하였다.
도 10은 본 발명의 실시예들에 따른 캐시 라인 제어 회로(CLCC)가 맵 캐시(MAP_CACHE)에 타깃 맵 데이터(TGT_MAP_DATA)를 캐싱하는 동작을 스킵할 지 여부를 결정하는 동작을 나타내는 흐름도이다.
도 10을 참조하면, 캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)에 캐싱하고자 하는 타깃 맵 데이터(TGT_MAP_DATA)를 맵 캐시(MAP_CACHE)에서 탐색할 수 있다(S1010).
캐시 라인 제어 회로(CLCC)는 타깃 맵 데이터(TGT_MAP_DATA)가 맵 캐시(MAP_CACHE)에 미리 캐싱된 상태인지 판단한다(S1020). 호스트가 메모리 시스템(100)에 랜덤하게(randomly) 유저 데이터를 리드 또는 라이트하는 경우에는 타깃 맵 데이터(TGT_MAP_DATA)가 이미 맵 캐시(MAP_CACHE)에 캐싱되어 있을 가능성이 있다.
만약, 타깃 맵 데이터(TGT_MAP_DATA)가 맵 캐시(MAP_CACHE)에 미리 캐싱된 상태일 때(S1020-Y), 캐시 라인 제어 회로(CLCC)는 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱하는 동작을 스킵할 수 있다(S1030). 타깃 맵 데이터(TGT_MAP_DATA)가 맵 캐시(MAP_CACHE)에 중복해서 캐싱할 필요가 없기 때문이다.
반면, 타깃 맵 데이터(TGT_MAP_DATA)가 맵 캐시(MAP_CACHE)에 캐싱되지 않은 상태일 때(S1020-N), 캐시 라인 제어 회로(CLCC)는 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다(S1040).
이상에서는, 캐시 라인 제어 회로(CLCC)가 하나의 캐시 라인에 대한 플래그 셋을 제어하는 동작에 대해 설명하였다.
이하, 캐시 라인 제어 회로(CLCC)가 하나 이상의 플래그 셋을 병렬적으로 제어하는 동작에 대해 설명한다.
도 11은 본 발명의 실시예들에 따른 캐시 라인 제어 회로(CLCC)가 병렬적으로 제어하는 K개의 플래그 셋을 나타낸 도면이다.
도 11을 참조하면, 캐시 라인 제어 회로(CLCC)는 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE) 중 최대 K개(이때, K는 N 이하의 자연수이다)의 캐시 라인에 대한 플래그 셋(FLG_SET)을 병렬적으로 제어할 수 있다. 이때, 캐시 라인 제어 회로(CLCC)가 K개의 캐시 라인에 대한 플래그 셋(FLG_SET)을 병렬적으로 제어하는다는 것은, 캐시 라인 제어 회로(CLCC)가 각 캐시 라인에 대한 플래그 셋을 순차적으로 처리하는 대신에 K개의 캐시 라인에 대한 플래그 셋(FLG_SET) 중에서 임의의 플래그 셋을 처리할 수 있다는 것을 의미한다.
캐시 라인 제어 회로(CLCC)는 K개의 캐시 라인 각각에 대한 플래그 셋(FLG_SET)을 동시에 제어할 수 있다. 예를 들어, 메모리 컨트롤러(120)가 N개의 캐시 라인(CACHE_LINE) 중 복수의 캐시 라인을 서로 다른 프로세스(process) 또는 스레드(thread)를 통해 동시에 액세스할 때, 캐시 라인 제어 회로(CLCC)는 액세스되는 복수의 캐시 라인 각각에 대응하는 복수의 플래그 셋을 제어할 수 있다.
이때, 캐시 라인 제어 회로(CLCC)는 복수의 플래그 셋을 순차적으로 제어하는 대신에 병렬적으로 제어하여 맵 캐시(MAP_CACHE)에 미리 캐싱될 필요가 있는 맵 데이터를 빠르게 캐싱할 수 있다.
도 12는 도 11의 K값을 결정하는 일 예를 나타낸 도면이다.
도 12를 참조하면, K값은 맵 캐시(MAP_CACHE)에 포함된 N개의 캐시 라인(CACHE_LINE)에 캐싱 가능한 맵 데이터의 타입의 개수 및 N개의 캐시 라인(CACHE_LINE)에 액세스 가능한 인스턴스의 개수에 따라 결정될 수 있다.
이때, 맵 데이터의 타입은 일 예로 L2V 데이터 타입 또는 VPT 데이터 타입일 수 있다.
인스턴스는 맵 캐시(MAP_CACHE)에 캐싱된 맵 데이터를 액세스하는 동작을 수행하는 단위로서 스레드(thread) 또는 프로세스(process) 등일 수 있다. FTL은 하나 이상의 인스턴스를 관리할 수 있다.
도 12에서, N개의 캐시 라인(CACHE_LINE)에 캐싱 가능한 맵 데이터의 타입은 2개(L2V 데이터 타입 또는 VPT 데이터 타입)이라고 가정한다. 그리고 N개의 캐시 라인(CACHE_LINE)에 액세스 가능한 인스턴스의 개수는 L개라고 가정한다.
이때, K값은 맵 데이터의 타입의 개수 2와 인스턴스의 개수 L개의 곱인 (2*L)일 수 있다. N개의 캐시 라인(CACHE_LINE)에 액세스 가능한 모든 인스턴스가 2개의 서로 다른 타입의 맵 데이터를 액세스하는 액세스 스트림을 가지고 있을 때 최대 (2*L)개의 캐시 라인이 동시에 액세스될 수 있기 때문이다.
한편, 이와 같이 K개의 캐시 라인에 대한 플래그 셋을 병렬적으로 캐싱하기 위해, 캐시 라인 제어 회로(CLCC)는 K개의 캐시 라인에 대한 플래그 셋을 캐싱하는 플래그 셋 캐시를 포함할 수 있다. 이하, 도 13에서 이에 대해 자세히 설명한다.
도 13은 본 발명의 실시예들에 따른 캐시 라인 제어 회로(CLCC)의 일 예를 나타낸 도면이다.
도 13에서, 캐시 라인 제어 회로(CLCC)는 N개의 캐시 라인(CACHE_LINE) 중에서 병렬적으로 제어할 K개의 캐시 라인에 대한 플래그 셋을 플래그 셋 캐시(FLG_SET_CACHE)에 캐싱할 수 있다.
한편, 캐시 라인 제어 회로(CLCC)가 N개의 캐시 라인(CACHE_LINE)에 대한 플래그 셋 중에서 플래그 셋 캐시(FLG_SET_CACHE)에 캐싱되지 않은 플래그 셋 중 어느 하나에 액세스할 때, 캐시 라인 제어 회로(CLCC)는 해당 플래그 셋을 플래그 셋 캐시(FLG_SET_CACHE)에 캐싱할 수 있다. 이 경우, 플래그 셋 캐시(FLG_SET_CACHE)에서 해당 플래그 셋이 캐싱될 공간을 확보하기 위하여, 캐시 라인 제어 회로(CLCC)는 플래그 셋 캐시(FLG_SET_CACHE)에 이미 캐싱된 K개의 플래그 셋 중 어느 하나를 플래그 셋 캐시(FLG_SET_CACHE)에서 축출(evict)할 수 있다. 이때, 플래그 셋 캐시(FLG_SET_CACHE)에 이미 캐싱된 K개의 플래그 셋 중 어느 하나를 축출하는 정책은 일 예로 LRU(least recently used), LFU(least frequently used) 또는 FIFO(first in first out)일 수 있다.
도 14은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 도면이다.
도 14을 참조하면, 메모리 시스템(100)의 동작 방법은 맵 데이터를 캐싱 가능한 N개(N은 2 이상의 자연수)의 캐시 라인(CACHE_LINE) 각각에 대응하는 N개의 플래그 셋(FLG_SET) - 각 플래그 셋은 대응하는 캐시 라인에 포함된 M개(M은 2 이상의 자연수)의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시하는 M개의 플래그를 포함한다 - 을 확인하는 단계(S1410)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은 N개의 캐시 라인(CACHE_LINE) 중 제1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터(TGT_MAP_DATA)를 결정하는 단계(S1420)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은 타깃 맵 데이터(TGT_MAP_DATA)를 메모리 장치(110)에서 리드하여 N개의 캐시 라인(CACHE_LINE) 중 제2 캐시 라인(CACHE_LINE_2)에 캐싱하는 단계(S1430)를 포함할 수 있다.
S1430 단계에서, 메모리 시스템(100)은 제 1 캐시 라인(CACHE_LINE_1)에 대응하는 플래그 셋에서 셋된 플래그의 개수가 설정된 임계값 이상일 때, 타깃 맵 데이터(TGT_MAP_DATA)를 제2 캐시 라인(CACHE_LINE_2)에 캐싱할 수 있다. 이때, 타깃 맵 데이터(TGT_MAP_DATA)의 주소값은 제1 캐시 라인(CACHE_LINE_1)에 캐싱된 맵 데이터의 주소의 후속 주소값일 수 있다.
한편, S1410 단계에서, 메모리 시스템(100)은 N개의 캐시 라인(CACHE_LINE) 중 최대 K개(K는 N 이하의 자연수)에 대한 플래그 셋을 병렬적으로 확인할 수 있다. 이때, K값은 N개의 캐시 라인에 캐싱 가능한 맵 데이터의 타입의 개수 및 N개의 캐시 라인에 액세스 가능한 인스턴스의 개수에 따라 결정될 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 15는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)의 구성도이다.
도 15을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1500)은 시스템 버스(1560)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1500)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1510), 컴퓨팅 시스템(1500)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1520), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1530), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1540), 컴퓨팅 시스템(1500)이 사용하는 파워를 관리하는 파워 관리 모듈(1550) 등을 포함할 수 있다.
컴퓨팅 시스템(1500)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1500)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (14)

  1. 메모리 장치; 및
    상기 메모리 장치와 통신하고, 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    맵 데이터를 캐싱할 수 있는 N개의 캐시 라인을 포함하는 맵 캐시; 및
    상기 N개의 캐시 라인 각각에 대응하는 N개의 플래그 셋 - 각 플래그 셋은 대응하는 캐시 라인에 포함된 M개의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시하는 M개의 플래그를 포함한다 - 을 제어하는 캐시 라인 제어 회로를 포함하고,
    상기 캐시 라인 제어 회로는,
    상기 N개의 캐시 라인 중 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터를 캐싱할 지 여부를 결정하고,
    상기 타깃 맵 데이터를 캐싱할 때, 상기 타깃 맵 데이터를 상기 메모리 장치에서 리드하여 상기 N개의 캐시 라인 중 제2 캐시 라인에 캐싱하고,
    상기 N, M은 2 이상의 자연수인 메모리 시스템.
  2. 제1항에 있어서,
    상기 캐시 라인 제어 회로는,
    상기 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수가 설정된 임계값 이상일 때, 상기 타깃 맵 데이터를 상기 제2 캐시 라인에 캐싱하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 타깃 맵 데이터의 주소값은,
    상기 제1 캐시 라인에 캐싱된 맵 데이터의 주소에 캐시 라인의 사이즈를 더한 값인 메모리 시스템.
  4. 제1항에 있어서,
    상기 캐시 라인 제어 회로는,
    상기 맵 캐시에 대한 데이터 액세스 단위에 따라, 상기 플래그 셋에서 동시에 셋할 수 있는 플래그의 개수를 결정하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 캐시 라인 제어 회로는,
    상기 타깃 맵 데이터가 상기 맵 캐시에 미리 캐싱된 상태일 때, 상기 타깃 맵 데이터를 상기 제2 캐시 라인에 캐싱하는 동작을 스킵(skip)하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 캐시 라인 제어 회로는,
    상기 N개의 캐시 라인 중 최대 K개의 캐시 라인에 대한 플래그 셋을 병렬적으로 제어하고,
    상기 K는 N 이하의 자연수인 메모리 시스템.
  7. 제6항에 있어서,
    상기 K값은,
    상기 N개의 캐시 라인에 캐싱 가능한 맵 데이터의 타입의 개수 및 상기 N개의 캐시 라인에 액세스 가능한 인스턴스의 개수에 따라 결정되는 메모리 시스템.
  8. 제7항에 있어서,
    상기 맵 데이터의 타입은,
    L2V 데이터 타입 또는 VPT 데이터 타입인 메모리 시스템.
  9. 제6항에 있어서,
    상기 캐시 라인 제어 회로는,
    상기 K개의 캐시 라인에 대한 플래그 셋을 캐싱하는 플래그 셋 캐시를 포함하는 메모리 시스템.
  10. 메모리 시스템의 동작 방법에 있어서,
    맵 데이터를 캐싱할 수 있는 N개의 캐시 라인 각각에 대응하는 N개의 플래그 셋 - 각 플래그 셋은 대응하는 캐시 라인에 포함된 M개의 데이터 유닛 각각에 대한 캐시 히트 여부를 지시하는 M개의 플래그를 포함한다 - 을 확인하는 단계;
    상기 N개의 캐시 라인 중 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수를 기초로 하여 타깃 맵 데이터를 캐싱할 지 여부를 결정하는 단계; 및
    상기 타깃 맵 데이터를 캐싱할 때, 상기 타깃 맵 데이터를 메모리 장치에서 리드하여 상기 N개의 캐시 라인 중 제2 캐시 라인에 캐싱하는 단계를 포함하고,
    상기 N, M은 2 이상의 자연수인 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 타깃 맵 데이터를 상기 제2 캐시 라인에 캐싱하는 단계는,
    상기 제1 캐시 라인에 대응하는 플래그 셋에서 셋된 플래그의 개수가 설정된 임계값 이상일 때, 상기 타깃 맵 데이터를 상기 제2 캐시 라인에 캐싱하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 타깃 맵 데이터의 주소값은,
    상기 제1 캐시 라인에 캐싱된 맵 데이터의 주소의 후속 주소값인 메모리 시스템의 동작 방법.
  13. 제10항에 있어서,
    상기 N개의 캐시 라인 각각에 대해 플래그 셋을 확인하는 단계는,
    상기 N개의 캐시 라인 중 최대 K개의 캐시 라인에 대한 플래그 셋을 병렬적으로 확인하고,
    상기 K는 N 이하의 자연수인 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 K값은
    상기 N개의 캐시 라인에 캐싱 가능한 맵 데이터의 타입의 개수 및 상기 N개의 캐시 라인에 액세스 가능한 인스턴스의 개수에 따라 결정되는 메모리 시스템의 동작 방법.

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