CN108417232B - 数据存储装置及其操作方法 - Google Patents

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Abstract

本发明涉及一种数据存储装置，其包括：非易失性存储器装置；电源管理单元，其适于输出第一低电压检测信号和第二低电压检测信号，每个低电压检测信号表示源电压的电压电平等于或低于预定参考电压电平；以及处理器，其适于计算第一低电压检测信号和第一低电压检测信号之前的第二低电压检测信号之间的检测间隔，将计算出的检测间隔与预定阈值检测间隔进行比较，并基于比较结果确定管理根据低电压生成的恢复操作的执行的主体。

Description

数据存储装置及其操作方法
相关申请的交叉引用
本申请要求于2017年2月9日向韩国知识产权局提交的申请号为10-2017-0018090的韩国申请的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例总体涉及一种半导体装置，更特别地，涉及一种数据存储装置及其操作方法。
背景技术
近来，计算机环境范例已经转变为普适计算，因此能够在任何时间和任何地点使用计算机系统。由于这个事实，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增加。通常，便携式电子装置使用利用存储器装置来存储待在便携式电子装置中使用的数据的数据存储装置(也称为存储器系统)。
因为使用存储器装置的数据存储装置不包括机械驱动单元，所以其具有优异的稳定性和耐久性。此外，使用存储器装置的数据存储装置的优点在于它可更快速地访问数据并消耗更少的电力。具有这种优点的数据存储装置的非限制性示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、通用闪速存储(UFS)装置以及固态驱动器(SSD)。
发明内容
各个实施例涉及一种数据存储装置及其操作方法，该数据存储装置即使在频繁地生成低电压的情况下也能够稳定地操作。
在实施例中，数据存储装置可包括：非易失性存储器装置；电源管理单元，其适于输出第一低电压检测信号和第二低电压检测信号，每个低电压检测信号表示源电压的电压电平等于或低于预定参考电压电平；以及处理器，其适于计算第一低电压检测信号和第一低电压检测信号之前的第二低电压检测信号之间的检测间隔，将计算出的检测间隔与预定阈值检测间隔进行比较，并基于比较结果确定管理根据低电压生成的恢复操作的执行的主体。
在实施例中，一种数据存储装置的操作方法可包括：确定是否接收到包括第一低电压检测信号和第二低电压检测信号的低电压检测信号，每个低电压检测信号表示源电压的电压电平等于或低于预定参考电压电平；计算第一低电压检测信号和第一低电压检测信号之前的第二低电压检测信号之间的检测间隔；以及基于计算出的检测间隔和预定阈值检测间隔之间的比较结果来确定管理根据低电压生成的恢复操作的执行的主体。
根据实施例，基于检测低电压电平的间隔，可确定是通过来自主机装置的指令执行恢复操作还是在数据存储装置中独立地执行恢复操作。
因此，可以防止由于低电压的频繁生成造成的数据存储装置的频繁重置所导致的整个系统的瓶颈现象的发生。
附图说明
图1是示出根据本公开的实施例的数据存储装置的框图。
图2是示出处理器将低电压检测信号和与其匹配的相应序列号存储在低电压检测表中，并参考该低电压检测表以计算检测间隔的操作的简图。
图3是示出根据本公开的实施例的低电压检测表的示例的简图。
图4是示出根据本公开的实施例的数据存储装置的操作方法的流程图。
图5是示出根据本公开的实施例的包括固态驱动器(SSD)的数据处理系统的示例的简图。
图6是示出图5所示的控制器的示例的简图。
图7是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示例的简图。
图8是示出根据本公开的实施例的包括数据存储装置的数据处理系统的示例的简图。
图9是示出根据本公开的实施例的包括数据存储装置的网络系统的示例的简图。
图10是示出根据本公开的实施例的被包括在数据存储装置中的非易失性存储器装置的示例的简图。
具体实施方式
在下文中，将通过各个实施例的示例并参照附图来描述数据存储装置及其操作方法。然而，本公开可以各种不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反地，提供这些实施例作为示例以便使本公开彻底且完整，并且将本发明的各个方面和特征全面地传达给本领域的技术人员。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已经被放大以便更清楚地示出实施例的各个元件。例如，在附图中，为了便于说明，与实际的尺寸和间隔相比，元件的尺寸和元件之间的间隔可被夸大。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，其可直接在其它元件上、连接到或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
当短语“……和……中的至少一个”在本文中与项目列表一起使用时，表示列表中的单个项目或列表中项目的任何组合。例如，“A、B和C中的至少一个”是指仅是A或仅是B或仅是C，或A、B和C的任何组合。
诸如“下”、“下面”、“下方”、“上面”、“上方”等的空间相对术语可在本文中使用以便于描述如图所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了附图中所示的取向之外，空间相对术语旨在包括装置在制造、使用或操作中的不同取向。例如，如果翻转图中的装置，则被描述为在其它元件或特征“下面”或“下”的元件将在其它元件或特征的“上面”。装置可采取其它的取向(旋转90度或其它取向)，并且相应地以本文所使用的空间相对描述语来解释。
本文使用的术语仅是为了描述特定实施例，并不旨在限制本发明。如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，但不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量的具体细节。可在没有一些或全部这些具体细节的情况下实施本发明。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还注意到的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有特别说明，否则结合一个实施例所描述的元件(也被称为特征)可以单独使用或与另一实施例的其它元件组合使用。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据实施例的数据存储装置10的框图。
参照图1，数据存储装置10可存储待由诸如手机、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、车载信息娱乐系统等的主机装置(未示出)访问的数据。数据存储装置10也可被称为存储器系统。
根据与主机装置电联接的接口的协议，数据存储装置10可利用各种存储装置中的任何一种来实施。例如，数据存储装置10可利用诸如以下的各种存储装置中的任何一种来实施：固态驱动器(SSD)，诸如MMC、eMMC、RS-MMC和微型-MMC的多媒体卡，诸如SD、迷你-SD和微型-SD的安全数字卡，通用串行总线(USB)存储装置，通用闪速存储(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-e)卡型存储装置，标准闪存(CF)卡，智能媒体卡，记忆棒等。
数据存储装置10可利用各种封装类型中的任何一种来实施。例如，数据存储装置10可利用诸如以下的各种封装类型中的任何一种来实施：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级堆叠封装(WSP)。
数据存储装置10可包括非易失性存储器装置100和控制器200。
非易失性存储器装置100可操作为数据存储装置10的存储介质。非易失性存储器装置100可根据存储器单元利用诸如以下的各种类型的非易失性存储器装置中的任何一种来实施：NAND闪速存储器装置、NOR闪速存储器装置、使用铁电电容器的铁电随机存取存储器(FRAM)、使用隧穿磁阻(TMR)层的磁性随机存取存储器(MRAM)、使用硫族化物合金的相变随机存取存储器(PRAM)以及使用过渡金属化合物的电阻式随机存取存储器(RRAM或ReRAM)。
虽然图1示出了数据存储装置10包括一个非易失性存储器装置100，但这仅为一个示例，并且数据存储装置10可包括多个非易失性存储器装置。该实施例可以相同的方式应用于包括多个非易失性存储器装置的数据存储装置。
非易失性存储器装置100可包括存储器单元阵列(未示出)，其具有被分别设置在多个位线(未示出)和多个字线(未示出)彼此相交的区域处的多个存储器单元。
非易失性存储器装置100可包括多个存储块(未示出)，并且每个存储块可包括多个页面。
控制器200可控制数据存储装置10的各种操作。控制器200可解码和驱动诸如固件或软件的代码类型指令或算法。控制器200可以硬件的形式或硬件和软件组合的形式实施。
控制器200可包括主机接口单元210、随机存取存储器220、存储器控制单元230、处理器240和电源管理单元250。虽然未在图1中示出，但控制器200还可包括错误校正码(ECC)单元(未示出)。ECC单元可生成奇偶校验数据，其用于响应于来自主机装置的写入请求待被传输到非易失性存储器装置100的写入数据，并且可基于奇偶校验数据检测和校正响应于来自主机装置的读取请求而从非易失性存储器装置100读出的数据的错误。错误校正码(ECC)单元可被包括在存储器控制单元230中。
主机接口单元210可根据主机装置的协议将主机装置与数据存储装置10进行接口连接。例如，主机接口单元210可通过包括以下的任何合适的协议与主机装置进行通信：通用串行总线(USB)、通用闪速存储(UFS)、多媒体卡(MMC)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)和高速PCI(PCI-e)协议。
随机存取存储器220可存储将由处理器240驱动的固件或软件。进一步地，随机存取存储器220可被配置成存储驱动固件或软件所需的数据。也就是说，随机存取存储器220可操作为处理器240的工作存储器。
随机存取存储器220可被配置成临时存储待从主机装置传输到非易失性存储器装置100的数据或待从非易失性存储器装置100传输到主机装置的数据。换言之，随机存取存储器220可操作为缓冲存储器。
存储器控制单元230可根据处理器240的控制来控制非易失性存储器装置100。存储器控制单元230也可被称为存储器接口单元。存储器控制单元230可根据处理器240的控制生成控制信号，并将生成的控制信号提供给非易失性存储器装置100。控制信号可包括用于控制非易失性存储器装置100的命令、地址等。
例如，存储器控制单元230可将来自主机装置的写入请求、对应于逻辑地址的控制信号和来自主机装置的写入数据提供给非易失性存储器装置100。此外，存储器控制单元230可将来自主机装置的读取请求和对应于逻辑地址的控制信号提供给非易失性存储器装置100，并且可被提供有从非易失性存储器装置100读出的读取数据。
处理器240可控制控制器200的各种操作。处理器240可驱动在随机存取存储器220中加载的代码类型指令或算法，即软件，以及控制其中的内部功能块的操作。处理器240可包括驱动软件所必需的功能块(未示出)。处理器240可例如通过微控制单元(MCU)或中央处理单元(CPU)来配置。
电源管理单元250可被配置成向数据存储装置10的内部功能块(例如，非易失性存储器装置100和控制器200)提供操作电压。例如，电源管理单元250可被配置成基于从外部，例如主机装置，输入的源电压生成待提供给非易失性存储器装置100的存储器操作电压和待提供给控制器200的控制操作电压，并且将生成的存储器操作电压和控制操作电压分别提供给非易失性存储器装置100和控制器200。
电源管理单元250可通过电源、电源管理集成电路(PMIC)等配置。电源管理单元250可管理待在数据存储装置10的操作中使用的电力。例如，电源管理单元250可根据处理器240的控制来管理数据存储装置10的电源模式(例如，正常模式和省电模式)。
电源管理单元250可检测从外部输入的源电压的电压电平是否超出参考电压电平的预定范围。例如，参考电压电平的范围可等于或高于(或大于)第一参考电压电平并且等于或低于(或小于)第二参考电压电平。在一些实施例中，第一参考电压电平可对应于但不限于非易失性存储器装置100或控制器200的最小操作电压，并且第二参考电压电平可对应于但不限于非易失性存储器装置100或控制器200的正常操作电压。
如果源电压的电压电平被包括在参考电压电平的范围内，则电源管理单元250可确定源电压的电压电平为正常电压电平。相反，如果从外部输入的源电压的电压电平超出参考电压电平的范围，并且低于第一参考电压电平，则电源管理单元250可确定源电压的电压电平为低电压电平。
电源管理单元250可向处理器240提供用于源电压的电压电平的检测信号，即电压电平检测信号VDS。在一些实施例中，电压电平检测信号VDS可包括正常电压检测信号NVDS和低电压检测信号LVDS中的一个。
例如，如果源电压的电压电平被确定为正常电压电平，则电源管理单元250可将正常电压检测信号NVDS提供给处理器240。相反，如果源电压的电压电平被确定为低电压电平，则电源管理单元250可将低电压检测信号LVDS传输到处理器240。
图2是示出处理器240的操作的简图，其每当检测到低电压电平，将低电压检测信号和与其匹配的相应序列号存储在低电压检测(LVD)表中，并参考该低电压检测表以计算检测间隔。图3是示出根据本公开的实施例的低电压检测(LVD)表的示例的简图。
参照图2，如果从外部输入的源电压的电压电平被确定为低电压电平，则电源管理单元250可将低电压检测信号LVDS传输到处理器240。作为示例，假设电源管理单元250将第n低电压检测信号LVDSn传输到处理器240。
处理器240可将接收的第n低电压检测信号LVDSn和与其匹配的相应序列号存储到在非易失性存储器装置100的系统数据区域中定义的低电压检测表LVD Table中。非易失性存储器装置100包括系统数据区域和用户数据区域。
参照图3，低电压检测表LVD Table可包括存储低电压检测信号编号LVD No.的第一区域和存储相应的序列号Serial No.的第二区域。
低电压检测信号编号LVD No.可表示为对应于从电源管理单元250接收的低电压检测信号的计数。例如，在没有限制意义的情况下，首次从电源管理单元250接收的低电压检测信号的低电压检测信号编号LVD No.可被表示为“1”，第二次从电源管理单元250接收的低电压检测信号的低电压检测信号编号LVD No.可被表示为“2”，并且第n次从电源管理单元250接收的低电压检测信号的低电压检测信号编号LVD No.可被表示为“n”。
作为与时间成比例增加的数字的序列号Serial No.可被表示为对应于非易失性存储器装置100的操作顺序。例如，每当在非易失性存储器装置100中执行一次操作时，序列号Serial No.可增加1。换言之，每当非易失性存储器装置100响应于来自主机装置的请求执行读取操作、写入操作和其他操作中的一个时，序列号Serial No.可增加1。因此，序列号Serial No.可对应于在非易失性存储器装置100中执行的操作的计数。
处理器240可控制非易失性存储器装置100将从电源管理单元250接收的低电压检测信号的编号LVD No.存储在低电压检测表LVD Table的第一区域中，并且将对应于相应操作的序列号Serial No.存储在低电压检测表LVD Table的第二区域中。在本实施例中，存储在低电压检测表LVD Table中的低电压检测信号的序列号Serial No.可被用作检测到低电压电平的次数。
每当从电源管理单元250接收到低电压检测信号时，处理器240可通过参考低电压检测表LVD Table来计算对应于当前接收的低电压检测信号(以下称为“第一低电压检测信号”)的检测时间(以下称为“第一检测时间”)与对应于紧挨着的先前接收的低电压检测信号(以下称为“第二低电压检测信号”)的检测时间(以下称为“第二检测时间”)之间的差值(以下称为“检测间隔”)。
例如，如果从电源管理单元250接收到第n低电压检测信号LVDSn，则处理器240可将第n低电压检测信号LVDSn的编号“n”和与其匹配的相应序列号“m”存储在低电压检测表LVD Table中。此后，处理器240可通过参考低电压检测表LVD Table来计算第n低电压检测信号LVDSn的序列号“m”与第n-1低电压检测信号LVDSn-1的序列号“m-1”之间的差值，即检测间隔Δmn。
检测间隔的增加可表示在对应于第一低电压检测信号的第一检测时间与对应于第二低电压检测信号的第二检测时间之间，非易失性存储器装置100中执行的操作的计数的增加。也就是说，检测间隔的增加可表示在预定时间段内检测到的低电压的计数减少。
类似地，检测间隔的减少可表示在对应于第一低电压检测信号的第一检测时间与对应于第二低电压检测信号的第二检测时间之间，非易失性存储器装置100中执行的操作的计数的减少。也就是说，检测间隔的减少可表示在预定时间段内检测到的低电压的计数增加。
处理器240可将计算出的检测间隔和预定阈值检测间隔进行比较。处理器240可基于计算出的检测间隔与阈值检测间隔的比较结果，确定是主机还是数据存储装置管理根据低电压的生成的恢复操作的执行。换言之，处理器240可基于计算出的检测间隔与阈值检测间隔的比较结果，使主机装置管理恢复操作的执行或者使数据存储装置10管理恢复操作的执行而不考虑主机装置。
例如，如果计算出的检测间隔比阈值检测间隔长，则处理器240可进行操作以使主机装置管理恢复操作的执行。为此，处理器240可重置数据存储装置10。此外，处理器240可将完全重置的数据存储装置10控制为保持备用状态，直到从主机装置接收到下一个请求。当数据存储装置10以这种方式重置时，在数据存储装置10重置之前从主机装置接收的所有请求和数据以及从非易失性存储器装置100读出的数据可能被擦除。即，从主机装置接收的并在控制器200的请求队列(未示出)中排队的所有请求以及存储在随机存取存储器220中的写入数据和/或读取数据可能被擦除。
当数据存储装置10重置时，主机装置可确定这是检测到低电压电平的情况，并且将在数据存储装置10重置的时间处未完全执行的请求(以下称为“未完成请求”)或在数据存储装置10重置的时间处未处理的请求(以下称为“未处理请求”)重新传输到完全重置的数据存储装置10。未完成请求可指在执行请求时由于数据存储装置10的重置而未完全执行的请求。“正在执行”可表示响应于相应的请求，数据正被从控制器200传输至非易失性存储器装置100或从非易失性存储器装置100传输至控制器200的状态，并且“未完全执行”可表示数据的传输未完成。
未处理请求可表示请求在请求队列中排队的状态下，即请求处于待执行的备用状态下，由于数据存储装置10的重置而从控制器200的请求队列中擦除的请求。
处理器240可通过使用存储器控制单元230来控制非易失性存储器装置100，以处理从主机装置接收的请求。
同时，如果计算出的检测间隔比阈值检测间隔短，则处理器240可操作以使数据存储装置10管理恢复操作的执行而不考虑主机装置。为此，处理器240可中断正执行某一请求的操作的非易失性存储器装置100的操作，并确定是否从电源管理单元250接收到正常电压检测信号。如果从电源管理单元250接收到正常电压检测信号，则处理器240可确定当前输入电压的状态是稳定的并重置存储器控制单元230。
由于仅存储器控制单元230以这种方式重置，因此从主机装置接收并在请求队列中排队的请求以及存储在随机存取存储器220中的写入数据和/或读取数据可不被擦除，并且存储在存储器控制单元230中的控制信号和数据可被擦除。
如上所述，存储器控制单元230可基于从主机装置接收的请求，生成并存储待提供给非易失性存储器装置100的控制信号。进一步地，存储器控制单元230可存储待提供给非易失性存储器装置100的数据(即，写入数据)或从非易失性存储器装置100提供的数据(即，读取数据)。
也就是说，在存储器控制单元230重置的时间处，存储器控制单元230中存储的控制信号、写入数据和/或读取数据可被处理器240擦除。
如果存储器控制单元230的重置完成，则处理器240可通过存储器控制单元230来控制非易失性存储器装置100，使得可从在从主机装置接收的请求之中的，在对应于第一低电压检测信号的第一检测时间处的未完成请求或未处理请求，再次执行处理。
未完成请求可以是在正在执行请求时由于存储器控制单元230的重置而未完全执行的请求。“正在执行”可表示响应于相应的请求，数据正被从存储器控制单元230传输至非易失性存储器装置100或从非易失性存储器装置100传输至存储器控制单元230的状态，以及“未完全执行”可表示数据的传输未完成。未处理请求可表示处于请求在控制器200的请求队列中排队的状态下，即处于请求处于待执行的备用状态的状态下，并还未为其生成相应控制信号的请求。
处理器240可通过存储器控制单元230来控制非易失性存储器装置100，使得排除未完成请求的在第一检查时间之前被处理的一部分以及仅处理未完成请求的从紧接着第一检测时间未被处理的一部分。
因此，在本实施例中，如果计算出的检测间隔等于或短于阈值检测间隔，则通过不使数据存储装置10重置而是使存储器控制单元230重置，可在数据存储装置10中独立地执行根据低电压的生成的恢复操作，而不考虑主机装置。因此，可以防止由于低电压频繁生成而造成的数据存储装置10的频繁重置所导致的整个系统的瓶颈现象的发生。
图4是示出根据本公开的实施例的数据存储装置的操作方法的流程图。在参照图4说明数据存储装置的操作方法中，可参照图1至图3。
参照图4，在步骤S401中，控制器200的处理器240可确定是否从电源管理单元250接收到低电压检测信号。如果接收到低电压检测信号，则可执行步骤S403。
在步骤S403中，处理器240可将检测间隔计算为对应于当前接收的低电压检测信号(即，第一低电压检测信号)的第一检测时间与对应于紧挨着的先前接收的低电压检测信号(即，第二低电压检测信号)的第二检测时间之间的差值。虽然未在图4中示出，但是在步骤S403中，处理器240可将当前接收的第一低电压检测信号的编号和与其对应的序列号存储在低电压检测表LVD Table中。
在步骤S405中，处理器240可确定计算出的检测间隔是否比预定的阈值检测间隔短。如果计算出的检测间隔等于或大于阈值检测间隔，则可执行步骤S413。相反，如果计算出的检测间隔比阈值检测间隔短，则可执行步骤S407。
在步骤S407中，处理器240可确定是否从电源管理单元250接收到正常电压检测信号。如果接收到正常电压检测信号，则可执行步骤S409。虽然未在图4中示出，但在步骤S407之前，处理器240可中断正在执行以处理某一请求的非易失性存储器装置100的操作。
在步骤S409中，处理器240可重置存储器控制单元230。因此，在第一检测时间之前在存储器控制单元230中生成的所有控制信号和在第一检测时间之前在存储器控制单元230中存储的数据可被擦除。
在步骤S411中，处理器240可通过存储器控制单元230来控制非易失性存储器装置100，使得其处理在第一检测时间处被异常中断的未完成请求或在第一检测时间处未处理的请求之中的将被首先处理的未处理请求得到处理。
在步骤S413中，处理器240可重置数据存储装置10。因此，在第一检测时间之前从主机装置接收到并存储的所有请求以及在第一检测时间之前生成的控制信号可被擦除。
在步骤S415中，处理器240可确定是否从主机装置接收到请求。从主机装置接收的请求可包括由于低电压的生成而导致的未完成请求或未处理请求。如果从主机装置接收到未完成请求或未处理请求，则可执行步骤S417。
在步骤S417中，处理器240可通过存储器控制单元230控制非易失性存储器装置100，以处理从主机装置接收到的请求。
图5是示出根据本公开的实施例的包括固态驱动器(SSD)2200的数据处理系统2000的示例的简图。参照图5，数据处理系统2000可包括主机装置2100和SSD 2200。
SSD 2200可包括控制器2210、缓冲存储器装置2220、多个非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。
控制器2210可控制SSD 2200的全部操作。
缓冲存储器装置2220可临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可临时存储从非易失性存储器装置2231至223n读取的数据。被临时存储在缓冲存储器装置2220中的数据可根据控制器2210的控制被传输到主机装置2100或非易失性存储器装置2231至223n。
非易失性存储器装置2231至223n可用作SSD 2200的存储介质。非易失性存储器装置2231至223n可分别通过多个通道CH1至CHn联接到控制器2210。一个或多个非易失性存储器装置可联接到一个通道。联接到一个通道的非易失性存储器装置可联接到相同的信号总线和相同的数据总线。
电源2240可将通过电源连接器2260输入的电源PWR提供至SSD 2200的内部。电源2240可包括辅助电源2241。辅助电源2241可提供电力，使得即使发生突然断电，SSD 2200也正常地结束。辅助电源2241可包括能够对电源PWR充电的大容量电容器。
控制器2210可通过信号连接器2250与主机装置2100交换信号SGL。信号SGL可包括命令、地址、数据等。信号连接器2250可根据主机装置2100和SSD 2200之间的接口连接方法被配置为各种类型的连接器。
图6是示出图5的控制器2210的示例的简图。参照图6，控制器2210可包括主机接口单元2211、控制单元2212、随机存取存储器(RAM)2213、错误校正码(ECC)单元2214和存储器接口单元2215。
主机接口单元2211可根据主机装置2100的协议来执行主机装置2100和SSD 2200之间的接口连接。例如，主机接口单元2211可通过以下中的任何一种与主机装置2100进行通信：安全数字协议、通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串列SCSI(SAS)协议、外围组件互连(PCI)协议、高速PCI(PCI-e)协议和通用闪速存储(UFS)协议。主机接口单元2211可执行主机装置2100将SSD 2200识别为通用数据存储装置，例如，硬盘驱动器(HDD)，的磁盘模拟功能。
控制单元2212可分析和处理从主机装置2100接收的信号SGL。控制单元2212可根据用于驱动SDD 2200的固件和/或软件来控制内部功能块的操作。RAM 2213可操作为用于驱动固件或软件的工作存储器。
ECC单元2214可生成用于待被传输到非易失性存储器装置2231至223n中的至少一个的数据的奇偶校验数据。生成的奇偶校验数据可与该数据一起被存储在非易失性存储器装置2231至223n中。ECC单元2214可基于奇偶校验数据来检测从非易失性存储器装置2231至223n中的至少一个读取的数据的错误。当检测到的错误在可校正范围内时，ECC单元2214可校正检测到的错误。
存储器接口单元2215可根据控制单元2212的控制将诸如命令和地址的控制信号提供给非易失性存储器装置2231至223n。存储器接口单元2215可根据控制单元2212的控制与非易失性存储器装置2231至223n中的至少一个交换数据。例如，存储器接口单元2215可将存储在缓冲存储器装置2220中的数据提供给非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供给缓冲存储器装置2220。
图7是示出根据本公开的实施例的包括数据存储装置3200的数据处理系统3000的示例的简图。参照图7，数据处理系统3000可包括主机装置3100和数据存储装置3200。
主机装置3100可以诸如印制电路板(PCB)的板形式配置。虽然未在图7中示出，但主机装置3100可包括被配置成执行主机装置3100的功能的内部功能块。
主机装置3100可包括诸如插座、插槽或连接器的连接端子3110。数据存储装置3200可被安装在连接端子3110上。
数据存储装置3200可以诸如PCB的板形式配置。数据存储装置3200可指代存储器模块或存储卡。数据存储装置3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制数据存储装置3200的全部操作。控制器3210可被配置成具有与图6所示的控制器2210相同的配置。
缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可临时存储从非易失性存储器装置3231和3232读取的数据。被临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制被传输到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可用作数据存储装置3200的存储介质。
PMIC 3240可将通过连接端子3250输入的电力提供到数据存储装置3200的内部。PMIC 3240可根据控制器3210的控制来管理数据存储装置3200的电力。
连接端子3250可联接到主机装置3100的连接端子3110。可通过连接端子3250在主机装置3100和数据存储装置3200之间传输和/或接收诸如命令、地址、数据和电力的信号。根据主机装置3100与数据存储装置3200之间的接口连接方法，连接端子3250可以各种形式进行配置。连接端子3250可被布置在数据存储装置3200的任何一侧。
图8是示出根据本公开的实施例的包括数据存储装置4200的数据处理系统4000的示例的简图。参照图8，数据处理系统4000可包括主机装置4100和数据存储装置4200。
主机装置4100可以诸如印制电路板(PCB)的板形式配置。虽然未在图8中示出，但主机装置4100可包括被配置成执行主机装置4100的功能的内部功能块。
数据存储装置4200可以表面安装封装形式进行配置。数据存储装置4200可通过焊球4250安装在主机装置4100上。数据存储装置4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可控制数据存储装置4200的全部操作。控制器4210可被配置成具有与图6所示的控制器2210相同的配置。
缓冲存储器装置4220可临时存储待被存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可临时存储从非易失性存储器装置4230读取的数据。被临时存储在缓冲存储器装置4220中的数据可通过控制器4210的控制被传输到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可用作数据存储装置4200的存储介质。
图9是示出根据本公开的实施例的包括数据存储装置5200的网络系统5000的示例的简图。参照图9，网络系统5000可包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。
服务器系统5300可响应于多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可将数据提供给多个客户端系统5410至5430。
服务器系统5300可包括主机装置5100和数据存储装置5200。数据存储装置5200可由图1的数据存储装置10、图5的数据存储装置2200、图7的数据存储装置3200或图8的数据存储装置4200来配置。
图10是示出根据本公开的实施例的包括在数据存储装置中的非易失性存储器装置100的示例的简图。参照图10，非易失性存储器装置100可包括存储器单元阵列110、行解码器120、列解码器140、数据读取/写入块130、电压发生器150和控制逻辑160。
存储器单元阵列110可包括布置在字线WL1至WLm和位线BL1至BLn彼此交叉的区域中的存储器单元MC。
行解码器120可通过字线WL1至WLm联接到存储器单元阵列110。行解码器120可通过控制逻辑160的控制来进行操作。行解码器120可对从外部设备(未示出)提供的地址进行解码。行解码器120可基于解码结果来选择并驱动字线WL1至WLm。例如，行解码器120可将从电压发生器150提供的字线电压提供给字线WL1至WLm。
数据读取/写入块130可通过位线BL1至BLn联接到存储器单元阵列110。数据读取/写入块130可包括对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块130可根据控制逻辑160的控制来操作。数据读取/写入块130可根据操作模式操作为写入驱动器或读出放大器。例如，数据读取/写入块130可操作为写入驱动器，其被配置成在写入操作中将从外部设备提供的数据存储在存储器单元阵列110中。在另一示例中，数据读取/写入块130可操作为读出放大器，其被配置成在读取操作中从存储器单元阵列110读取数据。
列解码器140可通过控制逻辑160的控制来进行操作。列解码器140可对从外部设备(未示出)提供的地址进行解码。列解码器140可基于解码结果将对应于位线BL1至BLn的数据读取/写入块130的读取/写入电路RW1至RWn与数据输入/输出(I/O)线(或数据I/O缓冲器)联接。
电压发生器150可生成用于非易失性存储器装置100的内部操作的电压。通过电压发生器150生成的电压可被施加到存储器单元阵列110的存储器单元。例如，可将在编程操作中生成的编程电压施加到待执行编程操作的存储器单元的字线。在另一示例中，在擦除操作中生成的擦除电压可被施加到待执行擦除操作的存储器单元的阱区。在另一示例中，在读取操作中生成的读取电压可被施加到待执行读取操作的存储器单元的字线。
控制逻辑160可基于从外部设备提供的控制信号来控制非易失性存储器装置100的全部操作。例如，控制逻辑160可控制非易失性存储器装置100的操作，例如非易失性存储器装置100的读取操作、写入操作和擦除操作。
尽管上面已经描述了各个实施例，但是本领域技术人员将理解，所描述的实施例仅为示例。因此，注意的是，本文所述的数据存储装置及其操作方法不应该基于所描述的实施例进行限制，并且在不脱离如所附权利要求所限定的本发明的范围或精神的情况下，本发明所属领域的技术人员可以设想出许多其它实施例及其变型。

Claims (19)

1.一种数据存储装置，其包括：
非易失性存储器装置；
电源管理单元，其适于输出第一低电压检测信号和第二低电压检测信号，每个低电压检测信号表示源电压的电压电平等于或低于预定参考电压电平；以及
处理器，其适于计算所述第一低电压检测信号和所述第一低电压检测信号之前的所述第二低电压检测信号之间的检测间隔，将计算出的检测间隔与预定阈值检测间隔进行比较，并基于比较结果确定管理由于所述低电压生成而导致的未完成请求或未处理请求的恢复操作的执行的主体。
2.根据权利要求1所述的数据存储装置，其中从主机装置接收所述源电压。
3.根据权利要求2所述的数据存储装置，其中所述处理器从所述电源管理单元接收所述低电压检测信号，将相应的检测时间匹配到所述低电压检测信号，并且将所述低电压检测信号和所述相应的检测时间存储在包括在所述非易失性存储器装置中的低电压检测表中。
4.根据权利要求3所述的数据存储装置，其中所述处理器通过参考所述低电压检测表，基于对应于所述第一低电压检测信号的第一检测时间和对应于所述第二低电压检测信号的第二检测时间来计算所述检测间隔。
5.根据权利要求2所述的数据存储装置，其进一步包括：
存储器控制单元，其适于生成用于控制所述非易失性存储器装置的操作的控制信号，并将所生成的控制信号提供给所述非易失性存储器装置。
6.根据权利要求5所述的数据存储装置，其中当所计算出的检测间隔比阈值检测间隔短时，所述处理器重置所述存储器控制单元，并且当所述存储器控制单元的重置完成时，所述处理器控制所述存储器控制单元来处理由于所述低电压生成而导致的未完成请求或未处理请求的恢复操作。
7.根据权利要求6所述的数据存储装置，其中当从所述电源管理单元接收到正常电压检测信号时，所述处理器重置所述存储器控制单元。
8.根据权利要求7所述的数据存储装置，其中所述正常电压检测信号表示所述源电压的电压电平大于参考电压电平。
9.根据权利要求5所述的数据存储装置，其中当所计算出的检测间隔比阈值检测间隔长时，所述处理器重置所述数据存储装置，确定是否从所述主机装置接收到请求，并且控制所述存储器控制单元来处理从所述主机装置接收到的请求。
10.根据权利要求9所述的数据存储装置，其中从所述主机装置接收到的请求包括由于所述低电压生成而导致的未完成请求或未处理请求。
11.一种数据存储装置的操作方法，其包括：
确定是否接收到低电压检测信号，所述低电压检测信号包括第一低电压检测信号和第二低电压检测信号，每个所述低电压检测信号表示源电压的电压电平等于或低于预定参考电压电平；
计算所述第一低电压检测信号和所述第一低电压检测信号之前的所述第二低电压检测信号之间的检测间隔；以及
基于计算出的检测间隔和预定阈值检测间隔之间的比较结果来确定管理由于所述低电压生成而导致的未完成请求或未处理请求的恢复操作的执行的主体。
12.根据权利要求11所述的方法，其中从主机装置接收所述源电压。
13.根据权利要求12所述的方法，其进一步包括：在所述检测间隔的计算之前，
将所接收到的低电压检测信号和与其匹配的相应检测时间存储在包括在非易失性存储器装置中的低电压检测表中。
14.根据权利要求13所述的方法，其中通过参考所述低电压检测表，计算对应于所述第一低电压检测信号的第一检测时间与对应于所述第二低电压检测信号的第二检测时间之间的差值来执行所述检测间隔的计算。
15.根据权利要求12所述的方法，其中确定管理所述恢复操作的执行的主体包括确定所述恢复操作是通过来自所述主机装置的指令来执行还是在所述数据存储装置中独立地执行而不考虑所述主机装置。
16.根据权利要求12所述的方法，其中确定管理所述恢复操作的执行的主体包括：
当所计算出的检测间隔比阈值检测间隔短时，重置所述数据存储装置的存储器控制单元；以及
处理由于所述低电压生成而导致的未完成请求或未处理请求的恢复操作。
17.根据权利要求16所述的方法，其进一步包括：在所述存储器控制单元的重置之前，
确定是否接收到正常电压检测信号，所述正常电压检测信号表示所述源电压的电压电平大于参考电压电平，
其中当接收到所述正常电压检测信号时，所述存储器控制单元被重置。
18.根据权利要求12所述的方法，其中确定管理所述恢复操作的执行的主体包括：
当所计算出的检测间隔比阈值检测间隔长时，重置所述数据存储装置；
确定是否从所述主机装置接收到请求；以及
当从所述主机装置接收到请求时，处理相应的请求。
19.根据权利要求18所述的方法，其中从所述主机装置接收到的请求包括由于所述低电压生成而导致的未完成请求或未处理请求。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102211122B1 (ko) 2018-12-20 2021-02-02 삼성전자주식회사 스토리지 장치 및 스토리지 시스템
KR102629487B1 (ko) * 2019-05-28 2024-01-26 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380381A (zh) * 2012-05-14 2015-02-25 桑迪士克科技股份有限公司 存储器芯片电力管理
CN104620193A (zh) * 2012-09-10 2015-05-13 德克萨斯仪器股份有限公司 在不一致供电期间的基于非易失性逻辑阵列的计算
CN105190756A (zh) * 2013-03-05 2015-12-23 德克萨斯仪器股份有限公司 电源电压下降保护电路和用于嵌入式fram的方法
CN106354424A (zh) * 2015-07-15 2017-01-25 爱思开海力士有限公司 存储器控制器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
KR100505695B1 (ko) 2003-07-12 2005-08-03 삼성전자주식회사 동적으로 할당 또는 해제되는 버퍼를 가지는 캐쉬 메모리장치, 이를 구비한 디지털 데이터 처리 시스템 및 그 방법
KR100753078B1 (ko) * 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
KR101316788B1 (ko) * 2007-01-08 2013-10-11 삼성전자주식회사 반도체 집적 회로 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104380381A (zh) * 2012-05-14 2015-02-25 桑迪士克科技股份有限公司 存储器芯片电力管理
CN104620193A (zh) * 2012-09-10 2015-05-13 德克萨斯仪器股份有限公司 在不一致供电期间的基于非易失性逻辑阵列的计算
CN105190756A (zh) * 2013-03-05 2015-12-23 德克萨斯仪器股份有限公司 电源电压下降保护电路和用于嵌入式fram的方法
CN106354424A (zh) * 2015-07-15 2017-01-25 爱思开海力士有限公司 存储器控制器

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