JP2005100210A - バス構成回路 - Google Patents
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Abstract
【解決手段】
マスターモジュールM12からアクセスされるスレーブモジュールS22をPLATFORM1外に配置し、マスターモジュールM11からスレーブモジュールS21に対してのアクセス状況に応じてバスモジュール群MSEL40、SSEL50及びDEC70から出力される制御信号crdy及びcsel と、制御信号を受けてバスモジュール群MSEL41及びSSEL51を介して各マスターモジュール及びスレーブモジュールに制御信号hreadyを出力するスレーブモジュールDEFS30とを備えている。
【選択図】 図1
Description
また、マルチレイヤバス化は、マルチレイヤAHBと呼ばれるように複数のマスターモジュールにそれぞれバスレイヤを割当て、各レイヤと各スレーブモジュールとのアクセス調停を個別に行うことにより、複数のマスターモジュール−スレーブモジュール間アクセスを同時に行えるようになるためシステム性能が向上する方式である。
まず、図1の構成について説明する。M11及びM12はそれぞれマスターモジュールであり、S21、S22、S23、及びDEFS30はそれぞれスレーブモジュールである。MSEL40、MSEL41、SSEL50、SSEL51はそれぞれバスを構成するモジュール群である。DEC70はPLATFORM1内のマスターモジュールであるM11からのアクセス先がPLATFORM1内のスレーブモジュールに対するものであることを識別するデコードモジュールである。ARBITERモジュールはマスターモジュールM11とM12のバス権を調停するバスモジュール群の一つであるが、図1に図示せず省略してある。
応答生成回路101及び応答生成回路102に入力されているhresetn信号とhclk信号はそれぞれAHBで定められたリセット信号とクロック信号であり、それらによってAHBで定められたタイミングに従いアクセス応答を出力する。
図4、図5に本発明の実施形態におけるタイムチャートを示す。以後、図4、図5のタイムチャートを参考にして4つのアクセスサイクルを順番に行う場合を例に動作の説明をする。
M11S21アクセスのアドレスフェーズは、その直前のアクセスのアドレスフェーズ終了を示すhready_M11信号のアサートを受けてから開始され、そのアドレスフェーズにてM11は、転送タイプ信号htrans_M11=NONSEQ、及びアドレス信号haddr_M11=A(S21)をスレーブモジュールS21に出力する。
A(S21)はアドレス信号がスレーブS21のアドレスになっていることを示し、ライトデータ信号のD(S21)はスレーブS21に対するライトデータであることを示している。転送タイプ信号htransの、NONSEQはAMBA仕様で定められているNONSEQUENTIALアクセスを行っていることを示し、IDLEはIDLEサイクルを行っていることを示している。応答信号hrespの、OKAYはAMBA仕様で定められているアクセスの正常完了を示し、ERRORはアクセスの異常完了を示している。一般にスレーブの存在しないアドレスにアクセスした場合、応答信号hresp=ERRORとなる。
同様にPLATFORM1内のスレーブモジュールに対してPLATFORM1外のマスターモジュールからの信号線(例えばhaddr、htrans、hwdata、hrdata)を排除したことにより、PLATFORM設計を実現した場合に信号線及び信号線端子が少なくなり、PLATFORM1及びバス構成回路の面積及び消費電力を小さくできることが期待できる。
11、12、13、211、221 マスターモジュール
21、22、23、24、30、31、212、213、222、223 スレーブモジュール
40、41、42,43、50、51、52,53、60、61 バスモジュール
70 デコードモジュールDEC
101、102 応答生成回路
103 アドレスデコーダ
104 AND回路
105 インバーター回路
106、107、301、302、311、312、313、314、315、316 セレクタ
317、318、319 レイヤ
Claims (7)
- 第1のマスターモジュール、前記第1のマスターモジュールから制御される第1のスレーブモジュール及び前記第1のマスターモジュールと前記第1のスレーブモジュールとを接続する第1のバスモジュール群から構成される第1のグループと、
前記第1のグループ外に配置されるとともに、第2のバスモジュール群によって前記第1のバスモジュール群を介して前記第1のグループと接続された第2のマスターモジュール及び第2のスレーブモジュールと、
前記第1のマスターモジュールのアクセス先が前記第1のスレーブモジュールであるかに応じて前記第1のバスモジュール群から出力される第1の制御信号と、
前記第1のスレーブモジュールの被アクセス状況を前記第1のバスモジュール群を通じて前記第1のスレーブモジュールから出力される第2の制御信号と、
前記第1の制御信号及び前記第2の制御信号を受けて前記第1のマスターモジュール、前記第2のマスターモジュール、前記第1のスレーブモジュール及び前記第2のスレーブモジュールに対して前記第2のバスモジュール群、或いは前記第1のバスモジュール群を介して第3の制御信号を出力する第3のスレーブモジュールと、
を有することを特徴とするバス構成回路。 - 前記第1のマスターモジュールが前記第1のスレーブモジュールに対してアクセスしている場合に出力される前記第1の制御信号に応じて前記第3のスレーブモジュールは前記第2の制御信号を前記第3の制御信号として出力することを特徴とするに請求項1に記載のバス構成回路。
- 前記第3のスレーブモジュールは前記第1のスレーブモジュールと同一のアドレスを含み持つことを特徴とする請求項1に記載のバス構成回路。
- 前記第2のマスターモジュールから前記第1のスレーブモジュールの持つアドレスに対してアクセスが行われた場合に、前記第3のスレーブモジュールが代わりに応答を行うことを特徴とする請求項3に記載のバス構成回路。
- 前記第3のスレーブモジュールが行う前記応答は前記第2のマスターモジュールに対して、アクセス失敗を表す信号であること特徴とする請求項4に記載のバス構成回路。
- 前記第1のグループを複数備えることを特徴とする請求項1及び請求項2に記載のバス構成回路。
- 前記第1のバスモジュール群及び前記第2のバスモジュール群が複数階層で構成されていることを特徴とする請求項1及び請求項6に記載のバス構成回路。
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