JPH01145753A - ダイレクトメモリアクセス・コントローラ - Google Patents
ダイレクトメモリアクセス・コントローラInfo
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- JPH01145753A JPH01145753A JP30318987A JP30318987A JPH01145753A JP H01145753 A JPH01145753 A JP H01145753A JP 30318987 A JP30318987 A JP 30318987A JP 30318987 A JP30318987 A JP 30318987A JP H01145753 A JPH01145753 A JP H01145753A
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- 230000004044 response Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 33
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 235000015115 caffè latte Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおいて高速にデータ転送を
行うダイレクトメモリアクセス（ＤＭＡ）コントローラ
に係り、特にワークステージ」ンおよびパーソナルコン
ピュータ等の小ｆｆｌ［コンピュータに好適なりＭＡコ
ントａ−ラに関する。
行うダイレクトメモリアクセス（ＤＭＡ）コントローラ
に係り、特にワークステージ」ンおよびパーソナルコン
ピュータ等の小ｆｆｌ［コンピュータに好適なりＭＡコ
ントａ−ラに関する。
従来のＤＭＡコントロー２は特開昭６０−７２０５７号
公報に記載されているように、転送データカウンタによ
り、あるいは特定のデータパターンの検出によｐＤＭＡ
転送の終了を認識することが可能でめった。すなわち、
Ｉ）ＭＡ転送の終了をＩ）ＭＡコントローラ内部で検出
していた。
公報に記載されているように、転送データカウンタによ
り、あるいは特定のデータパターンの検出によｐＤＭＡ
転送の終了を認識することが可能でめった。すなわち、
Ｉ）ＭＡ転送の終了をＩ）ＭＡコントローラ内部で検出
していた。
上記従来技術のように、転送データカウンタを具備して
いると大規模な回路が必要でろ９コスト高の要因となっ
ていた。そこで、この回路を削減できればコスト低減効
果が大きいことになる。ところが、メモリと入出力ポー
トのデータバス幅（ビット数）が異なる場合、メモリと
入出力ポート間には両者のデータバス＠を調整するため
のデータランチバク７アが必要であシ、上記従来技術の
ようにＤＭＡコントローラ内部でＤＭＡ転送の終了を検
出する手段を有する場合は問題はないが、ＤＭＡコント
ローラ内部でＤＭＡ転送の終了を検出する手段を有さな
いＤＭＡコントローラでは、入出力ポートからデータを
メモリに転送する場合、上記データラッチバッファに一
時記憶したデータをメモリに転送できない場合がめる。
いると大規模な回路が必要でろ９コスト高の要因となっ
ていた。そこで、この回路を削減できればコスト低減効
果が大きいことになる。ところが、メモリと入出力ポー
トのデータバス幅（ビット数）が異なる場合、メモリと
入出力ポート間には両者のデータバス＠を調整するため
のデータランチバク７アが必要であシ、上記従来技術の
ようにＤＭＡコントローラ内部でＤＭＡ転送の終了を検
出する手段を有する場合は問題はないが、ＤＭＡコント
ローラ内部でＤＭＡ転送の終了を検出する手段を有さな
いＤＭＡコントローラでは、入出力ポートからデータを
メモリに転送する場合、上記データラッチバッファに一
時記憶したデータをメモリに転送できない場合がめる。
本発明の目的は、転送データカクンタを削除し、コスト
低減を図ると共に、メモリと入出力ポートのデータバス
幅が異なる場合でも、ＤＭＡ転送を正常ＶＣ！ｉＪ作さ
せるｆ）ＭＡコントロー２を提供することにある。
低減を図ると共に、メモリと入出力ポートのデータバス
幅が異なる場合でも、ＤＭＡ転送を正常ＶＣ！ｉＪ作さ
せるｆ）ＭＡコントロー２を提供することにある。
上記目的は、入出力ポートからメモリにデータをＤＭＡ
転送する際、ＤＭＡコｙ）ｃｒ−ラを管理するＣＰＵに
対して入出力ポートからＤＭＡ転送終了時に出力される
信号（通常は割込み信号）を利用し、この信号が入出力
ポートから出力された時、上記データラッチバッファ内
にメモリへ転送されるべき入出力ポートからのデータが
残っている場合、メモリへこのデータを転送することに
より達成される。
転送する際、ＤＭＡコｙ）ｃｒ−ラを管理するＣＰＵに
対して入出力ポートからＤＭＡ転送終了時に出力される
信号（通常は割込み信号）を利用し、この信号が入出力
ポートから出力された時、上記データラッチバッファ内
にメモリへ転送されるべき入出力ポートからのデータが
残っている場合、メモリへこのデータを転送することに
より達成される。
入出力ポートは所定の数のデータがＤＭＡコントローラ
の作用によシメモリへ出力されると、転送終了を割込み
信号によＦ）ＣＰＵに伝達し、ＣＰＵＩｔ−！、１）Ｍ
Ａ転送の終了ｔ−認識する。この転送終了を示す割込み
信号ｔ−ＤＭＡコントローラに入カレ、ＤＭＡコントロ
ーラはこの信号が入力されると上記データラッチバッフ
ァの状態を調べ未転送のデータが残っている場合はＤＭ
Ａサイクルを実行しメモリに残シデータを転送し、デー
タが残っていない場合はそのままの状態となる。従って
、入出力ポートからメモリへ転送されるべきデータは全
て転送されかつＤＭＡコントローラは転送データ数カク
ンタなしで転送終了を認識できる。
の作用によシメモリへ出力されると、転送終了を割込み
信号によＦ）ＣＰＵに伝達し、ＣＰＵＩｔ−！、１）Ｍ
Ａ転送の終了ｔ−認識する。この転送終了を示す割込み
信号ｔ−ＤＭＡコントローラに入カレ、ＤＭＡコントロ
ーラはこの信号が入力されると上記データラッチバッフ
ァの状態を調べ未転送のデータが残っている場合はＤＭ
Ａサイクルを実行しメモリに残シデータを転送し、デー
タが残っていない場合はそのままの状態となる。従って
、入出力ポートからメモリへ転送されるべきデータは全
て転送されかつＤＭＡコントローラは転送データ数カク
ンタなしで転送終了を認識できる。
以下、本発明の一実施例を図により説明する。
本実施例では、入出力ポートのデータバスは８ビツト、
メモリのデータバスは１６ビツトで、メモリのアクセス
は８ビット単位に行われ、ＤＭＡ伝送開始アドレスは任
意の値に設定できるものとし、入出力ポートからのデー
タをメモリにＤＭＡ転送するものとして以下説明する。
メモリのデータバスは１６ビツトで、メモリのアクセス
は８ビット単位に行われ、ＤＭＡ伝送開始アドレスは任
意の値に設定できるものとし、入出力ポートからのデー
タをメモリにＤＭＡ転送するものとして以下説明する。
第１図、第２図および第３図は本発明を適用しない場合
（通常のｆ）ＭＡコントａ−／Ｐから転送データ数カウ
ンタを削除した場合）のそれぞれ回路ブロック図、１）
ＭＡコントローラグロック図およびタイミングチャート
で、１１は本＠明を適用しないＤＭＡコントローラ、１
２は８ビツトのデータバスを有する入出力ポート、１３
は１６ビツトのバスを有するメモリ、１４はＣＰＵ、２
１は入出力ポート１２からのデータ転送要求によｆｉＤ
ＭＡを制御するだめの回路、２２は入出力ポート１２か
らの８ビツトデータをメモリ１６の１６ビツトデータバ
スの上位および下位８ビツトに分配するためのスイッチ
回路、２３は入出力ポート１２からのデータをメモリ１
３の下位８ビツトに転送するためのデータラッチバッフ
７．２４は同じく上位８ビツトに転送するためのデータ
ラッチバッファ、２５はＤＭＡ転送アドレスカクンタ、
２６はアドレスカウンタ２５によシカウントサれたアド
レスをメモリ１３へ出力するだめのアドレス出力バツフ
ァ、２７はアドレスカウンタ２５の最下位ビットの状態
によ）アドレスの偶数奇数を判定しメモリ１３にデータ
を転送する際データバス（１６ビツト）の上位８ビツト
の有効性をメモリ１５に伝達するためのアドレス偶奇判
定回路である。
（通常のｆ）ＭＡコントａ−／Ｐから転送データ数カウ
ンタを削除した場合）のそれぞれ回路ブロック図、１）
ＭＡコントローラグロック図およびタイミングチャート
で、１１は本＠明を適用しないＤＭＡコントローラ、１
２は８ビツトのデータバスを有する入出力ポート、１３
は１６ビツトのバスを有するメモリ、１４はＣＰＵ、２
１は入出力ポート１２からのデータ転送要求によｆｉＤ
ＭＡを制御するだめの回路、２２は入出力ポート１２か
らの８ビツトデータをメモリ１６の１６ビツトデータバ
スの上位および下位８ビツトに分配するためのスイッチ
回路、２３は入出力ポート１２からのデータをメモリ１
３の下位８ビツトに転送するためのデータラッチバッフ
７．２４は同じく上位８ビツトに転送するためのデータ
ラッチバッファ、２５はＤＭＡ転送アドレスカクンタ、
２６はアドレスカウンタ２５によシカウントサれたアド
レスをメモリ１３へ出力するだめのアドレス出力バツフ
ァ、２７はアドレスカウンタ２５の最下位ビットの状態
によ）アドレスの偶数奇数を判定しメモリ１３にデータ
を転送する際データバス（１６ビツト）の上位８ビツト
の有効性をメモリ１５に伝達するためのアドレス偶奇判
定回路である。
本例では、人出力ポート１２からメモリ１３へ転送すべ
きデータの数ｔ−５個（５バイト−２４ピツト）。
きデータの数ｔ−５個（５バイト−２４ピツト）。
７％
ＣＰ Ｕ峙がＤＭＡコントローラ１１に設定したＤＭＡ
転送開始アドレスの値が偶数であるとする。入出力ポー
ト１２は１番目のデータの出力準備が完了するとデータ
要求信号（ＤＲＱ）によシデータ転送をＤＭＡ制御回路
２１に要求しデータをデータバス（８ビツト）上に出力
する。Ｄ ＲＱを受は取るとｆ）ＭＡ制御回路２１はデ
ータ要求応答信号（ＤＡＣＫ）により応答したことを入
出力ポート１２に伝達すると同時にデータバス（８ビツ
ト）上ノテータをスイッチ回路２２を制御し下位データ
ラフチバッファ２５にラッチする。ここでアドレスカウ
ンタ２５は１だけカウントアツプされる。２番目のデー
タ要求では同様に上位データラッチバッファ２４にラッ
チする。ここでアドレスカウンタ２５は再び１だけカウ
ントアツプされる。こｎら２回のデータ要求によりデー
タラッチバッファ２３８よび２４は充足され、また、ア
ドレス偶奇判定回路２７によるアドレス判定によ、９Ｄ
ＭＡ制御回路２１はＣＰ Ｕ１４に対しバスホールド要
求（）ＩＯＬＤ）を行いＣＰＵ１４はバスホールド応答
（）ＩＯＬＤＡＣＫ）にょシバスを解放したことをＤＭ
Ａコア ） ｏ−ラ１１に伝ａｔ、、ＤＭｈコントロー
２１１はデータラッチバク７ア２６および２４にラッチ
されているデータをデータバス（１６ビツト）上に、ま
たアドレス出力バクコア２６のアドレスをアドレスバス
上に出力しデータバス（１６ビツト）上のデータをメモ
リ１５に書込む。次に３番目（最後）のデータ要求が入
出力ポート１２よシ出力されるとＤＭＡコントローラ１
１は１番目のデータと同様に下位データラッチバッファ
２５にラッチする。ここで、アドレスカウンタ２５は再
び１だけカウントアツプされる。ここで入出力ポート１
２では全てのデータ転送が終了したため転送終了を示す
割込み（Ｉ ＲＱ）をＣＰ Ｕ１４に出力しＣＰ Ｕ１
４もＤＭＡ転送終了を認識する。しかし、ＤＭＡコント
ローラ１１ではデータラッテバッファのうち上位バッフ
ァ２４は未だ充足されていないため下位バッファ２６に
ラッチされている３番目のデータはメモリ１５には転送
されない状態のままとな９工具合が生じる。
転送開始アドレスの値が偶数であるとする。入出力ポー
ト１２は１番目のデータの出力準備が完了するとデータ
要求信号（ＤＲＱ）によシデータ転送をＤＭＡ制御回路
２１に要求しデータをデータバス（８ビツト）上に出力
する。Ｄ ＲＱを受は取るとｆ）ＭＡ制御回路２１はデ
ータ要求応答信号（ＤＡＣＫ）により応答したことを入
出力ポート１２に伝達すると同時にデータバス（８ビツ
ト）上ノテータをスイッチ回路２２を制御し下位データ
ラフチバッファ２５にラッチする。ここでアドレスカウ
ンタ２５は１だけカウントアツプされる。２番目のデー
タ要求では同様に上位データラッチバッファ２４にラッ
チする。ここでアドレスカウンタ２５は再び１だけカウ
ントアツプされる。こｎら２回のデータ要求によりデー
タラッチバッファ２３８よび２４は充足され、また、ア
ドレス偶奇判定回路２７によるアドレス判定によ、９Ｄ
ＭＡ制御回路２１はＣＰ Ｕ１４に対しバスホールド要
求（）ＩＯＬＤ）を行いＣＰＵ１４はバスホールド応答
（）ＩＯＬＤＡＣＫ）にょシバスを解放したことをＤＭ
Ａコア ） ｏ−ラ１１に伝ａｔ、、ＤＭｈコントロー
２１１はデータラッチバク７ア２６および２４にラッチ
されているデータをデータバス（１６ビツト）上に、ま
たアドレス出力バクコア２６のアドレスをアドレスバス
上に出力しデータバス（１６ビツト）上のデータをメモ
リ１５に書込む。次に３番目（最後）のデータ要求が入
出力ポート１２よシ出力されるとＤＭＡコントローラ１
１は１番目のデータと同様に下位データラッチバッファ
２５にラッチする。ここで、アドレスカウンタ２５は再
び１だけカウントアツプされる。ここで入出力ポート１
２では全てのデータ転送が終了したため転送終了を示す
割込み（Ｉ ＲＱ）をＣＰ Ｕ１４に出力しＣＰ Ｕ１
４もＤＭＡ転送終了を認識する。しかし、ＤＭＡコント
ローラ１１ではデータラッテバッファのうち上位バッフ
ァ２４は未だ充足されていないため下位バッファ２６に
ラッチされている３番目のデータはメモリ１５には転送
されない状態のままとな９工具合が生じる。
そこで従来では、転送アドレスカウンタ２５に最初に設
足するアドレス値を２の倍数（偶数）にすることおよび
転送するデータの数を２の倍数（偶数）とする条件を設
けることによシネ具合が発生することを回避していた。
足するアドレス値を２の倍数（偶数）にすることおよび
転送するデータの数を２の倍数（偶数）とする条件を設
けることによシネ具合が発生することを回避していた。
次に上記不具合を改善するために本発明を適用した例を
第４図、第５図および第６図によシ説明する。第４図は
回路ブロック図、第５図はＤ Ｍ Ａコントローラのブ
ロック図、第６図はタイミングチャートを示し、それぞ
れ第１図、第２図および第３図に対応するものである。
第４図、第５図および第６図によシ説明する。第４図は
回路ブロック図、第５図はＤ Ｍ Ａコントローラのブ
ロック図、第６図はタイミングチャートを示し、それぞ
れ第１図、第２図および第３図に対応するものである。
４１は本発明を適用したＤＭＡコントローラ、５１は前
述のＤＭＡ制御回路２１に対し、入出力ポート１２から
の転送終了を示す割込み信号（ＩＲＱ）とＩＲＱが出力
された時点でのアドレスカウンタ２５の最下位ビット（
アドレスＡ。）によシアドレスの偶奇判定回路２７の出
力が折数である場合、データラッチバッファ２５に未転
送データが残っているか否かを判定するためのＤＭＡ転
送終了識別回路５８からの出力によｆ） ＣＰ Ｕ１４
にバスホールドを要求する機能を追加したＪ）ＭＡ制御
回路、５８は上記にて説明したＤＭＡ転送終了識別回路
である。ここで、上記と同様に３バイトのデータをＤＭ
Ａ転送開始アドレスの値を偶数として入出力ポート１２
からメモリ１３へ転送する場合について説明する。ここ
で入出力ポート１２が出力する１番目および２番目のデ
ータについては第１図、第２図および第３図での説明と
同様であシ、３番目のデータを下位データラッチバッフ
ァ２３にラッチするまでの過程も上記と同様でるる。３
番目のデータ出力完了後人出力ポート１２から出力され
る転送終了゛を示す割込み信号（ＩＲＱ）はＤＭＡコン
トローラ４１内のＤＭＡ転送終了識別回路５８へ入力さ
れる。識別回路５８へは、転送アドレスカウンタ２５の
最下位ビットも入力されている。ここで、６番目のデー
タをラッチバクコア２５にラッチした時点でアドレスカ
ウンタの最下位ビットは１１”（つま９奇数）を示して
いるためＤＭＡ転送終了識別回路５８は入出力ポートか
らのＩＲＱ入力時点でデータラッチバッファ２３内のデ
ータが未だメモリ１６へ転送されていないことを識別し
ＤＭＡ？！Ｕ御回路５１全回路５１モリ１３にデータラ
ッチバク７ア２３のデータを転送する。
述のＤＭＡ制御回路２１に対し、入出力ポート１２から
の転送終了を示す割込み信号（ＩＲＱ）とＩＲＱが出力
された時点でのアドレスカウンタ２５の最下位ビット（
アドレスＡ。）によシアドレスの偶奇判定回路２７の出
力が折数である場合、データラッチバッファ２５に未転
送データが残っているか否かを判定するためのＤＭＡ転
送終了識別回路５８からの出力によｆ） ＣＰ Ｕ１４
にバスホールドを要求する機能を追加したＪ）ＭＡ制御
回路、５８は上記にて説明したＤＭＡ転送終了識別回路
である。ここで、上記と同様に３バイトのデータをＤＭ
Ａ転送開始アドレスの値を偶数として入出力ポート１２
からメモリ１３へ転送する場合について説明する。ここ
で入出力ポート１２が出力する１番目および２番目のデ
ータについては第１図、第２図および第３図での説明と
同様であシ、３番目のデータを下位データラッチバッフ
ァ２３にラッチするまでの過程も上記と同様でるる。３
番目のデータ出力完了後人出力ポート１２から出力され
る転送終了゛を示す割込み信号（ＩＲＱ）はＤＭＡコン
トローラ４１内のＤＭＡ転送終了識別回路５８へ入力さ
れる。識別回路５８へは、転送アドレスカウンタ２５の
最下位ビットも入力されている。ここで、６番目のデー
タをラッチバクコア２５にラッチした時点でアドレスカ
ウンタの最下位ビットは１１”（つま９奇数）を示して
いるためＤＭＡ転送終了識別回路５８は入出力ポートか
らのＩＲＱ入力時点でデータラッチバッファ２３内のデ
ータが未だメモリ１６へ転送されていないことを識別し
ＤＭＡ？！Ｕ御回路５１全回路５１モリ１３にデータラ
ッチバク７ア２３のデータを転送する。
このとき上位データラッチバッファ２４のデータは不要
でるるためアドレス偶奇判定回路２７の上位データ有効
侶号をインアクティブ（偽）にしてメモリ１３に対し上
位データ全書込まないよう指示する。
でるるためアドレス偶奇判定回路２７の上位データ有効
侶号をインアクティブ（偽）にしてメモリ１３に対し上
位データ全書込まないよう指示する。
このとき、入出力ポート１２からのＩＲＱ信号は６番目
のデータのＤＭＡ転送が終了するまではＣＰＵ１４に伝
達しないようＤＭＡ転送終了識別回路にて制御する。な
お、上記実列例にてデータ全４バイト伝送する場合、入
出力ポート１２からの転送終了を示す１几Ｑ信号は、４
番目のデータを上位データ２ツテバツフア２４に２ツチ
しＤＭＡ制御回路５１の作用によシ下位および上位のデ
ータをメモリＶ）Ｋ転送した後に出力されるが、このと
き転送アドレスカウンタ２５の最下位ビット（Ａ、）は
１０″（つまシ偶数）であるためＤＭＡ転送終了識別回
路５８は上位および下位ともにデータ転送終了済みであ
るものと判定し入出力ポート１２からのＩＲＱ■号出力
があっても不要なりＭＡ転送を行わないよう制御する。
のデータのＤＭＡ転送が終了するまではＣＰＵ１４に伝
達しないようＤＭＡ転送終了識別回路にて制御する。な
お、上記実列例にてデータ全４バイト伝送する場合、入
出力ポート１２からの転送終了を示す１几Ｑ信号は、４
番目のデータを上位データ２ツテバツフア２４に２ツチ
しＤＭＡ制御回路５１の作用によシ下位および上位のデ
ータをメモリＶ）Ｋ転送した後に出力されるが、このと
き転送アドレスカウンタ２５の最下位ビット（Ａ、）は
１０″（つまシ偶数）であるためＤＭＡ転送終了識別回
路５８は上位および下位ともにデータ転送終了済みであ
るものと判定し入出力ポート１２からのＩＲＱ■号出力
があっても不要なりＭＡ転送を行わないよう制御する。
ここでＣＰ Ｕ１４から転送アドレスカウンタ２５に最
初に設定されたＩ）ＭＡ転送開始アドレス値が奇数であ
る場合は、入出力ポート１２からの最初のＤ几Ｑ信号が
ＤＭＡ７１ｆｌＩ御回路５１に入力されたとき、入出力
ポートからの出力データは上位データラッチバッファ２
４にデータがラッチされ、アドレス偶奇判定回路２７の
制御によｐＤＭＡ制御回路５１はメモリに対してＤＭＡ
転送を行う。このとき、アドレスバスの最下位ビットは
＠１”（奇数）でめシ、またアドレス偶奇判定回路２７
の上位データ有効信号がアクティブとなシメモリには上
位データラッチバッファ２４から出力されたデータのみ
（上位８ビツトのみ）が書込まれる。これは第１図、第
２図の場合でも同様である。
初に設定されたＩ）ＭＡ転送開始アドレス値が奇数であ
る場合は、入出力ポート１２からの最初のＤ几Ｑ信号が
ＤＭＡ７１ｆｌＩ御回路５１に入力されたとき、入出力
ポートからの出力データは上位データラッチバッファ２
４にデータがラッチされ、アドレス偶奇判定回路２７の
制御によｐＤＭＡ制御回路５１はメモリに対してＤＭＡ
転送を行う。このとき、アドレスバスの最下位ビットは
＠１”（奇数）でめシ、またアドレス偶奇判定回路２７
の上位データ有効信号がアクティブとなシメモリには上
位データラッチバッファ２４から出力されたデータのみ
（上位８ビツトのみ）が書込まれる。これは第１図、第
２図の場合でも同様である。
以上の説明では、データバスの幅を入出力ポートは８ビ
ツト、メモリは１６ビツトとしたが、メ七りが３２ビツ
トであるとぎはデータラッチバッファは８ビツト構成が
４個、また、入出力ポートが１６ビツト、メモリが３２
ビツトであるような場合はデータラッチバッファは１６
ビツト構成が２個でろるとすれば同様な動作が保証され
ることは言うまでもない。
ツト、メモリは１６ビツトとしたが、メ七りが３２ビツ
トであるとぎはデータラッチバッファは８ビツト構成が
４個、また、入出力ポートが１６ビツト、メモリが３２
ビツトであるような場合はデータラッチバッファは１６
ビツト構成が２個でろるとすれば同様な動作が保証され
ることは言うまでもない。
尚、上記では入出力ポートからメモリに対してデータを
転送する場合について述べたが、メモリからのデータを
入出力ポートに転送する場合はデータの転送方向が逆に
なるが、入出力ポートからのＤ几Ｑ信号が入力された時
点でアドレス偶奇判定回路２７により、メモリからのデ
ータリードを行いそのデータをデータラッチバッファ２
３するいは２４にラッチしその一方を入出力ポートに出
力するか否か、あるいはメモリからデータバッファ２４
にラッチされているデータを入出力ポートに出力するか
否かのいずれかを判定し制御を行うだけであるので、デ
ータラッチバッファ２３するいは２４に未転送のデータ
が残存することはない。
転送する場合について述べたが、メモリからのデータを
入出力ポートに転送する場合はデータの転送方向が逆に
なるが、入出力ポートからのＤ几Ｑ信号が入力された時
点でアドレス偶奇判定回路２７により、メモリからのデ
ータリードを行いそのデータをデータラッチバッファ２
３するいは２４にラッチしその一方を入出力ポートに出
力するか否か、あるいはメモリからデータバッファ２４
にラッチされているデータを入出力ポートに出力するか
否かのいずれかを判定し制御を行うだけであるので、デ
ータラッチバッファ２３するいは２４に未転送のデータ
が残存することはない。
第７図はメモリ１５の構成を示す。データバスは ４１
６ビツトで４Ｆ）、７１はデータバスの下位８ビツト（
アドレス値が偶数）、７２はデータバスの上位８ビツト
（アドレス値が奇数）トそれぞれ担当するメモリである
。メモリのアドレスはアドレスバスと上位データ有効１
５号とによシ選択される。メモリ７１メるいは７２のい
ずれかを選択するかはアドレスバスの最下位ビットと上
位データ有効信号とによシ決定される。
６ビツトで４Ｆ）、７１はデータバスの下位８ビツト（
アドレス値が偶数）、７２はデータバスの上位８ビツト
（アドレス値が奇数）トそれぞれ担当するメモリである
。メモリのアドレスはアドレスバスと上位データ有効１
５号とによシ選択される。メモリ７１メるいは７２のい
ずれかを選択するかはアドレスバスの最下位ビットと上
位データ有効信号とによシ決定される。
以上説明した通シ本発明によれば、入出力ポートのデー
タバス幅とメモリのデータバス幅が異なりかつＤＭＡコ
ントローラ内に転送データ数カウンタを有さない場合で
あっても転送アドレスの設定値および転送データ数に条
件を付加することな（ＤＭＡデータ転送は正常に行える
ため、ＤＭＡコントローラから転送データ数カウンタを
削除可能となり転送データ数カウンタを構成する回路素
子の規模分の論理回路をＤＭＡコントロー２から削除可
能である。
タバス幅とメモリのデータバス幅が異なりかつＤＭＡコ
ントローラ内に転送データ数カウンタを有さない場合で
あっても転送アドレスの設定値および転送データ数に条
件を付加することな（ＤＭＡデータ転送は正常に行える
ため、ＤＭＡコントローラから転送データ数カウンタを
削除可能となり転送データ数カウンタを構成する回路素
子の規模分の論理回路をＤＭＡコントロー２から削除可
能である。
第１図は本発’ＪＡｔ−適用しない回路の全体ブロック
図、第２図は同じ（ＤＭＡコントローラ、第３図は同じ
くタイミングチャート、第４図は本発明の一実施例回路
の全体ブロック図、第５図は同じ（ＤＭＡコントロー２
、第６図は同じくタイミングチャート、第７図はメモリ
の構成を示す。 １１・ＤＭＡコントロー２．１２ ・・・入出力ポート
、１５−・・メモリ、１４ ・ＣＰ Ｕ、 ２１・−Ｄ
ＭＡ制御回路、２２−・・スイッチ回路、２３−・下位
データラッチバッファ、２４・−上位データラッチバッ
ファ、２５・・・転送アドレスカウンタ、２６・・・ア
ドレス出力バッファ、２７ ・・・アドレス偶奇判定回
路、４１・ＤＭＡコントローラ、５１・・ＤＭＡ制御回
路、５８・・Ｄ Ｍ第 １ 区 第 ２ 面 第 ３ 副 ＲＱ ８＋図 第 ５ 図 第 ６７ 饋２協
図、第２図は同じ（ＤＭＡコントローラ、第３図は同じ
くタイミングチャート、第４図は本発明の一実施例回路
の全体ブロック図、第５図は同じ（ＤＭＡコントロー２
、第６図は同じくタイミングチャート、第７図はメモリ
の構成を示す。 １１・ＤＭＡコントロー２．１２ ・・・入出力ポート
、１５−・・メモリ、１４ ・ＣＰ Ｕ、 ２１・−Ｄ
ＭＡ制御回路、２２−・・スイッチ回路、２３−・下位
データラッチバッファ、２４・−上位データラッチバッ
ファ、２５・・・転送アドレスカウンタ、２６・・・ア
ドレス出力バッファ、２７ ・・・アドレス偶奇判定回
路、４１・ＤＭＡコントローラ、５１・・ＤＭＡ制御回
路、５８・・Ｄ Ｍ第 １ 区 第 ２ 面 第 ３ 副 ＲＱ ８＋図 第 ５ 図 第 ６７ 饋２協
Claims (1)
- １、メモリと入出力ポート間でデータ転送を行うダイレ
クトメモリアクセスにおいて、メモリをアクセスするデ
ータバスのバス幅（ビット数）と入出力ポートをアクセ
スするデータバスのバス幅（ビット数）が異なる場合、
ダイレクトメモリアクセスの先頭アドレスを記憶しカウ
ントアップするアドレスカウンタ手段と、ダイレクトメ
モリアクセスするデータを一時的に記憶しメモリと入出
力ポートのバス幅の相違を補正するデータラッチ手段と
、入出力ポートからのデータ転送終了信号によりメモリ
へのアクセスの終了処理を実行する手段とを具備し、転
送データ数をカウントする回路を必要としないことを特
徴とするダイレクトメモリアクセス・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303189A JP2574821B2 (ja) | 1987-12-02 | 1987-12-02 | ダイレクトメモリアクセス・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62303189A JP2574821B2 (ja) | 1987-12-02 | 1987-12-02 | ダイレクトメモリアクセス・コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01145753A true JPH01145753A (ja) | 1989-06-07 |
| JP2574821B2 JP2574821B2 (ja) | 1997-01-22 |
Family
ID=17917953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62303189A Expired - Fee Related JP2574821B2 (ja) | 1987-12-02 | 1987-12-02 | ダイレクトメモリアクセス・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574821B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419682B1 (ko) * | 1999-01-27 | 2004-02-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 액세스 제어 장치 및 액세스 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286955A (ja) * | 1985-06-13 | 1986-12-17 | Yokogawa Medical Syst Ltd | デ−タ転送方法 |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
-
1987
- 1987-12-02 JP JP62303189A patent/JP2574821B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61286955A (ja) * | 1985-06-13 | 1986-12-17 | Yokogawa Medical Syst Ltd | デ−タ転送方法 |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419682B1 (ko) * | 1999-01-27 | 2004-02-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 액세스 제어 장치 및 액세스 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2574821B2 (ja) | 1997-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |