JPS62203256A - 計算機システムの周辺装置 - Google Patents
計算機システムの周辺装置Info
- Publication number
- JPS62203256A JPS62203256A JP4536686A JP4536686A JPS62203256A JP S62203256 A JPS62203256 A JP S62203256A JP 4536686 A JP4536686 A JP 4536686A JP 4536686 A JP4536686 A JP 4536686A JP S62203256 A JPS62203256 A JP S62203256A
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- JP
- Japan
- Prior art keywords
- input
- output control
- control program
- peripheral device
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 25
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007630 basic procedure Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばマイクロコンピュータシステムのよう
な計算機システムの周辺装置に関する。
な計算機システムの周辺装置に関する。
一般に計算機システムは、CPU等のプロセッサユニッ
トおよび主記憶装置の他に、固定ディスクメモリ、フロ
ッピィディスクメモリ等のマスメモリ、キーボード、プ
リンタ等の入出力装置1通信制御装置などの各種周辺装
置が共通バス上に組合された構成を有し、このようなシ
ステム全体のハードウェア等資源の管理、制御を行なう
基本ソフトウェア・プログラムとしてオペレーティング
・システム(O8)等が設けられる。システムが決定さ
れると、そのシステムに対応して基本ソフトウェア・プ
ログラムの内容が決定される。その中には、各種周辺装
置の入出力制御プログラムに(ハードウェアドライバ)
、つまり、その周辺装置からデータを入力し、あるいは
その周辺装置に出力する際の基本的手順に関するプログ
ラムも含まれる。
トおよび主記憶装置の他に、固定ディスクメモリ、フロ
ッピィディスクメモリ等のマスメモリ、キーボード、プ
リンタ等の入出力装置1通信制御装置などの各種周辺装
置が共通バス上に組合された構成を有し、このようなシ
ステム全体のハードウェア等資源の管理、制御を行なう
基本ソフトウェア・プログラムとしてオペレーティング
・システム(O8)等が設けられる。システムが決定さ
れると、そのシステムに対応して基本ソフトウェア・プ
ログラムの内容が決定される。その中には、各種周辺装
置の入出力制御プログラムに(ハードウェアドライバ)
、つまり、その周辺装置からデータを入力し、あるいは
その周辺装置に出力する際の基本的手順に関するプログ
ラムも含まれる。
このような入出力制御プログラムは、その性質上告周辺
装置のハードウェアそのものと密接な関係にある。この
ため1機能は類似していても1周辺装置の性能、改訂レ
ベル等の違いなどにより共通バスとの接続をとるインタ
ー7エースポードの形氏、構成等が異なるものが使用さ
れ得るシステムにおいては、それぞれの装置に対応して
複数の入出力制御プログラムを予め1つのシステム内に
準備しておく必要があった。
装置のハードウェアそのものと密接な関係にある。この
ため1機能は類似していても1周辺装置の性能、改訂レ
ベル等の違いなどにより共通バスとの接続をとるインタ
ー7エースポードの形氏、構成等が異なるものが使用さ
れ得るシステムにおいては、それぞれの装置に対応して
複数の入出力制御プログラムを予め1つのシステム内に
準備しておく必要があった。
あるいは、いったんある周辺装置を用いたシステムにつ
いてシステムジェネレーション、つまり基本ソフトウェ
ア・プログラムの作成を行なってしまうと1周辺装置の
一部を変更する場合には、それに対応してシステムジェ
ネレーションを再度やり直す必要がある。
いてシステムジェネレーション、つまり基本ソフトウェ
ア・プログラムの作成を行なってしまうと1周辺装置の
一部を変更する場合には、それに対応してシステムジェ
ネレーションを再度やり直す必要がある。
本発明による周辺装置は、インターフェースポード上に
、自装置に関する入出力制御プログラムを格納した不揮
発性メモリを有する。
、自装置に関する入出力制御プログラムを格納した不揮
発性メモリを有する。
システムのスタートアップ時などに、上記不揮発性メモ
リの内容を基本ンフトウエア・プログラムを格納する主
記憶装置内の所定エリアに転送することで入出力制御プ
ログラムが基本ソフトウェア・プログラム中に組込まれ
る。
リの内容を基本ンフトウエア・プログラムを格納する主
記憶装置内の所定エリアに転送することで入出力制御プ
ログラムが基本ソフトウェア・プログラム中に組込まれ
る。
第1図は本発明の一実施例を示す計算機システムのブロ
ック図である。同図において、1は共通バスであり、こ
の共通バス1を介して、CPUl01主記憶装置20と
、通信装置30a、固定ディスクメモリ30b、フロッ
ピィディスクメモリ30c 、 CRTディスプレイ3
0d、プリンタ30eおよびプロセスに対する入出力装
置30fの各種周辺装置とが相互に接続されている。
ック図である。同図において、1は共通バスであり、こ
の共通バス1を介して、CPUl01主記憶装置20と
、通信装置30a、固定ディスクメモリ30b、フロッ
ピィディスクメモリ30c 、 CRTディスプレイ3
0d、プリンタ30eおよびプロセスに対する入出力装
置30fの各種周辺装置とが相互に接続されている。
各周辺装置は、共通バス1に接続されるインターフェー
スポード300a〜300fをそれぞれ有している。各
インターフェースポード300a〜300fは、予めそ
れぞれの周辺装置に対する入出力制御プログラムを格納
した不揮発性メモリ(本実施例ではROMであるが、こ
れに限らない) 301a〜301fを有している。こ
れらには、それぞれハードウェア的に、つまりディップ
スイッチやジャンパー線等によりセットできる部分(図
中×××で示す)とその下位のアドレス、例えば010
00〜0FFFFまでのアドレスが割当てられる。この
ような不揮発性メモリ301a〜301f上で、入出力
制御プログラムはすべて実行可能形式にコード化されて
いる。
スポード300a〜300fをそれぞれ有している。各
インターフェースポード300a〜300fは、予めそ
れぞれの周辺装置に対する入出力制御プログラムを格納
した不揮発性メモリ(本実施例ではROMであるが、こ
れに限らない) 301a〜301fを有している。こ
れらには、それぞれハードウェア的に、つまりディップ
スイッチやジャンパー線等によりセットできる部分(図
中×××で示す)とその下位のアドレス、例えば010
00〜0FFFFまでのアドレスが割当てられる。この
ような不揮発性メモリ301a〜301f上で、入出力
制御プログラムはすべて実行可能形式にコード化されて
いる。
一方、主記憶装置20は、第2図に示すように基本ソフ
トウェア・プログラムの格納エリア21およびユーザプ
ログラム(アプリケーションプログラム)の格納エリア
22を有しており、基本ソフトウェア・プログラムの格
納エリア21には。
トウェア・プログラムの格納エリア21およびユーザプ
ログラム(アプリケーションプログラム)の格納エリア
22を有しており、基本ソフトウェア・プログラムの格
納エリア21には。
各周辺装置の入出力制御プログラムを格納するエリア2
11を有している。
11を有している。
上記構成において1例えばシステムのスタートアップ時
に、CPU1Qの制御によって、上記不揮発性メモリ3
01a〜301fの内容が主記憶装置20の入出力制御
プログラム格納エリア211に転送され、実行される。
に、CPU1Qの制御によって、上記不揮発性メモリ3
01a〜301fの内容が主記憶装置20の入出力制御
プログラム格納エリア211に転送され、実行される。
予め主記憶装置20のメモリ空間上の所定領域を上記各
不揮発性メモリ用のアドレス空間に対応させておくこと
により、そこに各不揮発性メモリの内容、つまり個々の
周辺装置の入出力制御プログラムが転送されることによ
って、完全な入出力制御プログラムが主記憶装置20上
に形成される。転送はCPUIQが各周辺装置の上記不
揮発性メモリに順次アクセスする方式で行なってもよい
し、、 DMA方式によりCPUIQを介さす直接性な
ってもよい。
不揮発性メモリ用のアドレス空間に対応させておくこと
により、そこに各不揮発性メモリの内容、つまり個々の
周辺装置の入出力制御プログラムが転送されることによ
って、完全な入出力制御プログラムが主記憶装置20上
に形成される。転送はCPUIQが各周辺装置の上記不
揮発性メモリに順次アクセスする方式で行なってもよい
し、、 DMA方式によりCPUIQを介さす直接性な
ってもよい。
なお、個々の入山力制御プログラムのサイズは一定では
ないが、例えば予め割り当てられたメモリ容量に満たな
い場合には、当該入出力制御プログラムの末尾で次のプ
ログラムの実行にリターンするように指示しておくこと
により、何らの支障たく一連のプログラムとして実行で
きる。
ないが、例えば予め割り当てられたメモリ容量に満たな
い場合には、当該入出力制御プログラムの末尾で次のプ
ログラムの実行にリターンするように指示しておくこと
により、何らの支障たく一連のプログラムとして実行で
きる。
第3図に入出力制御プログラムの一例としてプリンタ3
0eへの出力プログラムの実行例を示す。
0eへの出力プログラムの実行例を示す。
同図において、プリンタへの出力が必要となった場合、
CPU10は、ユーザ用に割り当てられているバッファ
メモリから出力データを取り出しくステップ101)、
プリンタ30eが出力可能状態にあることを確認した上
で(ステップ102)、上記データを出力する(ステッ
プ103)。上記バッファ内の全データの出力が完了す
るまで(ステップ104)、同様に順次出力を行なう。
CPU10は、ユーザ用に割り当てられているバッファ
メモリから出力データを取り出しくステップ101)、
プリンタ30eが出力可能状態にあることを確認した上
で(ステップ102)、上記データを出力する(ステッ
プ103)。上記バッファ内の全データの出力が完了す
るまで(ステップ104)、同様に順次出力を行なう。
なお、このフローチャートは、きわめて簡単に模擬的に
示したものであるが、実際には各周辺装置ごとにそれぞ
れより詳細な処理ステップで構成される。
示したものであるが、実際には各周辺装置ごとにそれぞ
れより詳細な処理ステップで構成される。
なの、周辺装置の一部を変更することによりプログラム
のサイズが拡大することが予想される場合には、予め主
配憶装[20の入出力制御プログラム格納エリア211
に余裕をもたせておく。
のサイズが拡大することが予想される場合には、予め主
配憶装[20の入出力制御プログラム格納エリア211
に余裕をもたせておく。
「発明の効果〕
以上説明したように、本発明によれば、各周辺装置の入
出力制御プログラムを当骸周辺装置自体に搭載し、使用
時にプロセッサユニットにおいて当該プログラムを基本
ソフトウェア・プログラムに組込むようにしたことによ
り、基本ソフトウェア・プログラムの作成にあたって各
周辺装置の性能、改訂のレベルなどの固有の属性を意識
する必要がなくなり、予め属性に応じた多数の入出力制
御プログラムを準備し周辺装置との対応づけをとること
が不要となるとともに、用意された入出力制御プログラ
ムと実際に接続されている周辺装置の構成との不一致に
よる混乱をなくすことができる。
出力制御プログラムを当骸周辺装置自体に搭載し、使用
時にプロセッサユニットにおいて当該プログラムを基本
ソフトウェア・プログラムに組込むようにしたことによ
り、基本ソフトウェア・プログラムの作成にあたって各
周辺装置の性能、改訂のレベルなどの固有の属性を意識
する必要がなくなり、予め属性に応じた多数の入出力制
御プログラムを準備し周辺装置との対応づけをとること
が不要となるとともに、用意された入出力制御プログラ
ムと実際に接続されている周辺装置の構成との不一致に
よる混乱をなくすことができる。
第1図は本発明の一実施例を示すブロック図、第2図は
主記憶装置のメモリマツプ、第3図は入出力管理プログ
ラムの一例を示すフローチャートである。 1・・・・共通バス、10・・・・CPU、20・・・
・主記憶装置、211・・・・入出力制御/ログ2ム格
納エリア、30&〜30f・・・・周辺装置、300a
〜300f・・・・インターフェースボード、 301
a〜301f・・・・不揮発性メモリ。
主記憶装置のメモリマツプ、第3図は入出力管理プログ
ラムの一例を示すフローチャートである。 1・・・・共通バス、10・・・・CPU、20・・・
・主記憶装置、211・・・・入出力制御/ログ2ム格
納エリア、30&〜30f・・・・周辺装置、300a
〜300f・・・・インターフェースボード、 301
a〜301f・・・・不揮発性メモリ。
Claims (1)
- プロセッサユニット、主記憶装置および周辺装置が共通
バスに接続されてなる計算機システムの上記周辺装置に
おいて、上記共通バスとの接続をとるインターフェース
ボード上に、当該周辺装置に関する入出力制御プログラ
ムを格納した不揮発性メモリを備えたことを特徴とする
計算機システムの周辺装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4536686A JPS62203256A (ja) | 1986-03-04 | 1986-03-04 | 計算機システムの周辺装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4536686A JPS62203256A (ja) | 1986-03-04 | 1986-03-04 | 計算機システムの周辺装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62203256A true JPS62203256A (ja) | 1987-09-07 |
Family
ID=12717271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4536686A Pending JPS62203256A (ja) | 1986-03-04 | 1986-03-04 | 計算機システムの周辺装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62203256A (ja) |
-
1986
- 1986-03-04 JP JP4536686A patent/JPS62203256A/ja active Pending
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