JPS58125109A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS58125109A JPS58125109A JP57007196A JP719682A JPS58125109A JP S58125109 A JPS58125109 A JP S58125109A JP 57007196 A JP57007196 A JP 57007196A JP 719682 A JP719682 A JP 719682A JP S58125109 A JPS58125109 A JP S58125109A
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- JP
- Japan
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- program
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- input
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14084—Remote diagnostic
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15018—Communication, serial data transmission, modem
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はプログラマブルコントローラに係り、特にプロ
グラムの図示表示が可能な周辺装置（以下、プログラム
・ローダと称する＞’ｔｔｍえるプログラマブルコント
ローラに関する。
グラムの図示表示が可能な周辺装置（以下、プログラム
・ローダと称する＞’ｔｔｍえるプログラマブルコント
ローラに関する。
発明の技術的背景とその間照点
従来のプログラマブルコントローラに於いて、プログラ
ム壱ローダはプログラムコントローラ内の記を縁部に格
納されているプロ・ダラム￥１命令率位でモニタしなが
ら表示していたので、シーケンス全体の演算紅過や入出
力のオン・オフ状況を把握し唆＜、プログラムのデバッ
グや、シーケンス異常並びに入出力異常の発見に時間を
情や丁という問題があった。また、プログラムの凶７３
＜表示が可能なプログラムローダを備えたプログラマブ
ルコントローラにおいても、モニタ要求のあったプログ
ラムの刈行ステータスの表示は行なわず、単にシーケン
ス回路の表示（留まるか、または全プログラムの実行後
に該当する演゛痺結果を読み出して表示する機能しかな
いため、シーケンス演算の出力点やワード演算の出力レ
ジスタを多重使用したり、ｌスキャン内に複数回繰り返
し実行されるプログラムをモニタした場合、正しい実行
経過を図示表示出来ないという欠点がある。
ム壱ローダはプログラムコントローラ内の記を縁部に格
納されているプロ・ダラム￥１命令率位でモニタしなが
ら表示していたので、シーケンス全体の演算紅過や入出
力のオン・オフ状況を把握し唆＜、プログラムのデバッ
グや、シーケンス異常並びに入出力異常の発見に時間を
情や丁という問題があった。また、プログラムの凶７３
＜表示が可能なプログラムローダを備えたプログラマブ
ルコントローラにおいても、モニタ要求のあったプログ
ラムの刈行ステータスの表示は行なわず、単にシーケン
ス回路の表示（留まるか、または全プログラムの実行後
に該当する演゛痺結果を読み出して表示する機能しかな
いため、シーケンス演算の出力点やワード演算の出力レ
ジスタを多重使用したり、ｌスキャン内に複数回繰り返
し実行されるプログラムをモニタした場合、正しい実行
経過を図示表示出来ないという欠点がある。
発明の目的
従って、本発明の目的は、上記従来技術の欠点ｔな（し
プログラム・四−ダからモニタ要求のあったプログラム
ブロックの各命令の実行時にその演Ｓ経過並びに演算で
交円される入出力データを保・ｑしながら実行し、保管
された命令実行時のデータをモニタ要求のあったシーケ
ンス回路と併せてプログラム・ローダに図示表示するこ
とを可能にしたプログラマブルコントローラを提供する
にある。
プログラム・四−ダからモニタ要求のあったプログラム
ブロックの各命令の実行時にその演Ｓ経過並びに演算で
交円される入出力データを保・ｑしながら実行し、保管
された命令実行時のデータをモニタ要求のあったシーケ
ンス回路と併せてプログラム・ローダに図示表示するこ
とを可能にしたプログラマブルコントローラを提供する
にある。
発明の漿要
上記目的を達成するために、本発明のプログラマゾルコ
ントローラＴｔＳ １ｔｒｌｌ 御対象とデータの入出
力ｙｔｉ５人出力点と、データ及びプログラムを格納−
［る記１患部と、人出力点からの入力データに基きス演
算を実行する割込処理可能な演算制御部と、記憶部に格
納されているプログラム及びデータを銃み出して図示表
示すると共にモニタ要求を行う周辺装置と１周辺装置か
らモニタ要求があった時に対応するプログラムブロック
を検出すると共に演算制御部に割込音発生し、演算制御
部のシーケンス演算の実行の過程で発生した各種データ
を記憶部忙保管させる割込制御部とから構成されている
。
ントローラＴｔＳ １ｔｒｌｌ 御対象とデータの入出
力ｙｔｉ５人出力点と、データ及びプログラムを格納−
［る記１患部と、人出力点からの入力データに基きス演
算を実行する割込処理可能な演算制御部と、記憶部に格
納されているプログラム及びデータを銃み出して図示表
示すると共にモニタ要求を行う周辺装置と１周辺装置か
らモニタ要求があった時に対応するプログラムブロック
を検出すると共に演算制御部に割込音発生し、演算制御
部のシーケンス演算の実行の過程で発生した各種データ
を記憶部忙保管させる割込制御部とから構成されている
。
発明の実施例
以下、本発明の実施例を図面を参照しながら説明する。
第１図は本発明の一実施例に係るプログライゾルコント
ローラの概略的な構成を示すプロ、ツク図である。同図
面に示す如く、入出力点１１は図示しない制御対象との
間で入出力データの受は渡しな行なうものであり、また
記憶部１２はプログラム並びにデータを格納するもので
ある。演算制御部１３′は入出力点１１からの入力デー
タに基い【、記憶部１２に記憶されているプログラムに
従って演算を実行する。一方１割込生成回路１４は、プ
ログラムロー／１８からモニタ要求のあったプリグラム
ブロックの実行時に演算制御部１３に対して割込信号ラ
イン１７ン介して割込信号を生成し送出する。なお、プ
ログラムロー／１８とのデータ伝送は伝送制御部１５に
よって制御される。また、入出力点１１．Ｆ憶ｖ５１２
、演算制御部１３、割込生成回路１４．伝送制御部１５
はデータバス１６Ｙ介して接続される。なお、！ログラ
ムーー／１８は記憶部１２にゾログラムｔロードしたり
あるいは記憶部１２に格納されているプログラムをモニ
タして図示表示する作用を有する。
ローラの概略的な構成を示すプロ、ツク図である。同図
面に示す如く、入出力点１１は図示しない制御対象との
間で入出力データの受は渡しな行なうものであり、また
記憶部１２はプログラム並びにデータを格納するもので
ある。演算制御部１３′は入出力点１１からの入力デー
タに基い【、記憶部１２に記憶されているプログラムに
従って演算を実行する。一方１割込生成回路１４は、プ
ログラムロー／１８からモニタ要求のあったプリグラム
ブロックの実行時に演算制御部１３に対して割込信号ラ
イン１７ン介して割込信号を生成し送出する。なお、プ
ログラムロー／１８とのデータ伝送は伝送制御部１５に
よって制御される。また、入出力点１１．Ｆ憶ｖ５１２
、演算制御部１３、割込生成回路１４．伝送制御部１５
はデータバス１６Ｙ介して接続される。なお、！ログラ
ムーー／１８は記憶部１２にゾログラムｔロードしたり
あるいは記憶部１２に格納されているプログラムをモニ
タして図示表示する作用を有する。
また、プログラムローダ１８とプログラマゾルコントロ
ーラ本体とのデータ伝送は伝送ライン１９によって行な
われる。
ーラ本体とのデータ伝送は伝送ライン１９によって行な
われる。
？ｉｇ２図は第１図に示したプログラムローダ１８の概
略的な構成を示すブロック図で、同図中キーーード部２
１はシーケンス回路の作成や数値データの入力やグログ
ラムの書き込みやモ＝り指令を与えるべく制ｍ部２３に
接続される。また、表示部ｎはキーーード部４から入力
されたラダー回路や記憶部１２に格ｆＭされているプロ
グラムをうＩ−回路に変換して、実行ステータスととも
に図示表示するべく制御部２３に接続されろもので、Ｃ
Ｒ’ｒ表示器や液晶嵌示器等が使用される。なお、制御
部ｎはキーゼード部４並びに表示部２２ｔ−制御する。
略的な構成を示すブロック図で、同図中キーーード部２
１はシーケンス回路の作成や数値データの入力やグログ
ラムの書き込みやモ＝り指令を与えるべく制ｍ部２３に
接続される。また、表示部ｎはキーーード部４から入力
されたラダー回路や記憶部１２に格ｆＭされているプロ
グラムをうＩ−回路に変換して、実行ステータスととも
に図示表示するべく制御部２３に接続されろもので、Ｃ
Ｒ’ｒ表示器や液晶嵌示器等が使用される。なお、制御
部ｎはキーゼード部４並びに表示部２２ｔ−制御する。
プログラマゾルコントローラ本体とのデータの受は渡し
はロー／側伝送制御部２４に：よって制＃される。キー
ミード部ムからの入力午−の処理や表示部ｎへの表示グ
ログラムの変換や、ローＩ側伝送制御部２４χ介しての
送受信データはＣＰＵ２５に：よって処理されろ。制御
部ｎ、ローＩ側伝送１１］御部２４．ＣＰＵ５はデータ
ノ々ス２６を介して接続される。
はロー／側伝送制御部２４に：よって制＃される。キー
ミード部ムからの入力午−の処理や表示部ｎへの表示グ
ログラムの変換や、ローＩ側伝送制御部２４χ介しての
送受信データはＣＰＵ２５に：よって処理されろ。制御
部ｎ、ローＩ側伝送１１］御部２４．ＣＰＵ５はデータ
ノ々ス２６を介して接続される。
第３図は記憶部１２１１Ｃ格納されているプログラムの
構成を示す説明図である。第３図からも明らかな如く、
グログラムは適宜プログラムブロック九分割され、分割
されたゾログラムブロック毎にそれを管理したりプログ
ラムロー／１８からグログラムのモニタ要求があった場
合にこれを検出して割込先Ｆ！ｉ、回路１ｊ１通し【演
算制御部１３に対して割込みｔ制御するための制御命令
が併せて設定される。
構成を示す説明図である。第３図からも明らかな如く、
グログラムは適宜プログラムブロック九分割され、分割
されたゾログラムブロック毎にそれを管理したりプログ
ラムロー／１８からグログラムのモニタ要求があった場
合にこれを検出して割込先Ｆ！ｉ、回路１ｊ１通し【演
算制御部１３に対して割込みｔ制御するための制御命令
が併せて設定される。
プログラムブロックに分割する暎位は、表示部ｎに表示
可能な１画面率位でも良いし、シーケンス模能率６″Ｌ
毎に分割しても良い。なお、第３図中ｐ、 、 ｐ２．
ｐ３．・−ｐ、、１． ｐｎは各々１ページ、２ペー
ジ、３ページ、・・・ｎ−１ページ、ｎページに対応丁
心プログラムブｐツクを示すものである。ｔた、ＡＡＡ
、 ＢＢＢ 、 ＣＣＣ、・・・、 ＤＤＤ 、 Ｗ
ＥＥは各々１ページ、２ページ、３ページ、・・・ｎ−
１ページ、ｎページに対応するプログラムブロックＰ１
〜Ｒ１０ｉｌ」御命令が格納されている物理アドレスを
示しており、実際の物理アドレスとページはプログラム
Ｖ配憧部１２に格納する時に、第４図の説明図に示１如
きテーブルに登録することによって対応付けされる。従
って、プログラムロー／１８では、ページ持帰を指定す
るだけでプログラムブロックしたりに史したりすること
ができる。
可能な１画面率位でも良いし、シーケンス模能率６″Ｌ
毎に分割しても良い。なお、第３図中ｐ、 、 ｐ２．
ｐ３．・−ｐ、、１． ｐｎは各々１ページ、２ペー
ジ、３ページ、・・・ｎ−１ページ、ｎページに対応丁
心プログラムブｐツクを示すものである。ｔた、ＡＡＡ
、 ＢＢＢ 、 ＣＣＣ、・・・、 ＤＤＤ 、 Ｗ
ＥＥは各々１ページ、２ページ、３ページ、・・・ｎ−
１ページ、ｎページに対応するプログラムブロックＰ１
〜Ｒ１０ｉｌ」御命令が格納されている物理アドレスを
示しており、実際の物理アドレスとページはプログラム
Ｖ配憧部１２に格納する時に、第４図の説明図に示１如
きテーブルに登録することによって対応付けされる。従
って、プログラムロー／１８では、ページ持帰を指定す
るだけでプログラムブロックしたりに史したりすること
ができる。
第５図はシーケンス命令のマイクロプログツム処理を示
す概略フローチャートで、頂算國御部１３により記憶部
１２から７エツチされたシーケンス命令５１は各々の命
令処理ルーチン父で解読され実行された後、割込判定部
で割込生成回路１４からの命令トレース実行要求のπ無
が調べられ、割込が無い時は”Ｎｏ”の方向に分岐し、
次のシーケンス命令をフェッチする。一方、割込が有る
時は”Ｙｅｓ”の方向に分岐し、ルーチン５４に於いて
演算制御部１３の内部レジスタに一時保管されている命
令に使用された入出力点のオン−オフ状態及びシーケン
ス演算途中結果な配憧部戎内のトレースデータ保管エリ
アに命令の実行順序に従って、順序よ（保管する。
す概略フローチャートで、頂算國御部１３により記憶部
１２から７エツチされたシーケンス命令５１は各々の命
令処理ルーチン父で解読され実行された後、割込判定部
で割込生成回路１４からの命令トレース実行要求のπ無
が調べられ、割込が無い時は”Ｎｏ”の方向に分岐し、
次のシーケンス命令をフェッチする。一方、割込が有る
時は”Ｙｅｓ”の方向に分岐し、ルーチン５４に於いて
演算制御部１３の内部レジスタに一時保管されている命
令に使用された入出力点のオン−オフ状態及びシーケン
ス演算途中結果な配憧部戎内のトレースデータ保管エリ
アに命令の実行順序に従って、順序よ（保管する。
今、例えばａ−１ページのプログラムブロックに第６図
の結線因に示す如きラダー回路が格納される場合を考え
る。同図槽底は、入出力点Ｉ１０ ｌ 。
の結線因に示す如きラダー回路が格納される場合を考え
る。同図槽底は、入出力点Ｉ１０ ｌ 。
Ｉｌｏ ２、Ｉｌｏ ３が共にオン状態の時に出力コイ
ルＴ４が励磁され、点Ｉ１０１、ＶＯ２、！１０３のい
ずれか１つがオフ状態になると、出力；イルＴ４が消勢
される様な機能を有す・る。ここで、各入出力点Ｉ１０
１ 、 Ｉｌｏ ２、Ｉｌｏ ３及び出力；イルτ４に
、各回路要素に使用される入出力点な区別するために、
入出力点番号としてＮｏｌ、Ｎｏ２．Ｎｏ３゜Ｎｏ４Ｙ
割り振る。
ルＴ４が励磁され、点Ｉ１０１、ＶＯ２、！１０３のい
ずれか１つがオフ状態になると、出力；イルＴ４が消勢
される様な機能を有す・る。ここで、各入出力点Ｉ１０
１ 、 Ｉｌｏ ２、Ｉｌｏ ３及び出力；イルτ４に
、各回路要素に使用される入出力点な区別するために、
入出力点番号としてＮｏｌ、Ｎｏ２．Ｎｏ３゜Ｎｏ４Ｙ
割り振る。
第７図は第６図のラダー回路の各４ｊ！累ｌ１０１゜Ｉ
ｌｏ ２ 、し勺３、Ｔ４′ｆ：それぞれ演′痺制御部
１３で４！！４読できるそれぞれ異なる命令コードＣＯ
ＭＩ 。
ｌｏ ２ 、し勺３、Ｔ４′ｆ：それぞれ演′痺制御部
１３で４！！４読できるそれぞれ異なる命令コードＣＯ
ＭＩ 。
Ｃ０Ｍ２．Ｃ０Ｍ３．Ｃ０Ｍ４に変換して、制御命令Ｃ
ＯＭ ’に含めてｎ−１ページに対応するプログラムブ
ロックＰｎ−□として記憶部１２に格納した状態を示す
説明図である。
ＯＭ ’に含めてｎ−１ページに対応するプログラムブ
ロックＰｎ−□として記憶部１２に格納した状態を示す
説明図である。
今、プログラムロー／１８のキーーード部４からのキー
人力によ’）Ｉｎ−１ページのプログラムブロックＰ０
−１のモニタ要求を与えると、その要求が伝送ライン１
９ｔ−介してプログラマブルコントローラに伝送されて
ｎ−１ページの制御命令のトレース実行要求フラッグを
セットする。演算制御部１３が記憶部１２に格納されて
いるｎ−１ページの制御命令を実行している時に、この
命令により命令実行トレースを検出すると、割込生成回
路１４ｔ−介して演算制御部１：ＨＣ割込がかかり、制
御命令に続くｎ−１ページのプログラムブロックの各命
令の実行がトレースモーＰＫ切換えられて実行される。
人力によ’）Ｉｎ−１ページのプログラムブロックＰ０
−１のモニタ要求を与えると、その要求が伝送ライン１
９ｔ−介してプログラマブルコントローラに伝送されて
ｎ−１ページの制御命令のトレース実行要求フラッグを
セットする。演算制御部１３が記憶部１２に格納されて
いるｎ−１ページの制御命令を実行している時に、この
命令により命令実行トレースを検出すると、割込生成回
路１４ｔ−介して演算制御部１：ＨＣ割込がかかり、制
御命令に続くｎ−１ページのプログラムブロックの各命
令の実行がトレースモーＰＫ切換えられて実行される。
その結果、命令コードＣＯＭＩの入出力点Ｎｏｌのオン
・オフ状態及びシーケンス演算途中結果、命令ブードＣ
０Ｍ２の入出力点Ｎｏ２０オンＱオフ状態及び前命令と
の演算途中結果、命令コードＣＯＭＢの入出力点Ｎｏ３
のオン・オフ状態及び鵠命令との演算途中結果、命令コ
ードＣ０Ｍ４ＣＩ）出力点のオ／・オフ状態及び演算結
果が、命令実行＠Ｃ記憶部１２内のトレースデータ保管
エリアに保管される。欠の、朧ページの制御命令で、割
込生成回路１４からの割込が解除され、通常の命令実行
モードに戻る。
・オフ状態及びシーケンス演算途中結果、命令ブードＣ
０Ｍ２の入出力点Ｎｏ２０オンＱオフ状態及び前命令と
の演算途中結果、命令コードＣＯＭＢの入出力点Ｎｏ３
のオン・オフ状態及び鵠命令との演算途中結果、命令コ
ードＣ０Ｍ４ＣＩ）出力点のオ／・オフ状態及び演算結
果が、命令実行＠Ｃ記憶部１２内のトレースデータ保管
エリアに保管される。欠の、朧ページの制御命令で、割
込生成回路１４からの割込が解除され、通常の命令実行
モードに戻る。
上述の如くして、記憶部１２に保管されたプログラムの
モニタ要求のあったプログラムブロックの各命令の実行
時の演算途中結果並びに演算で使用された各入出力点の
オン参オフ状態は、プログラムロー／ １８ Ｋ：伝送
されて編集された後、オフ状態にある要素または導通り
ある回路ラインＹｉｌｌｌｉ輝度表示または色分は表示
等により特′ｊｊ！する如ぎ形式でラダー回路と併せて
表示部２２に図形表示される。
モニタ要求のあったプログラムブロックの各命令の実行
時の演算途中結果並びに演算で使用された各入出力点の
オン参オフ状態は、プログラムロー／ １８ Ｋ：伝送
されて編集された後、オフ状態にある要素または導通り
ある回路ラインＹｉｌｌｌｉ輝度表示または色分は表示
等により特′ｊｊ！する如ぎ形式でラダー回路と併せて
表示部２２に図形表示される。
発明の効果
以上述べた如く、本発明によれば、プログラムルーダか
らモニタ要求のあったプロダラ＾ブ請ツクについて、そ
のプログラムブロックをトレース実行し、実行直後の演
算結果及び演算に使用された入出力点のオン状態を記憶
部のトレースデータ保管エリアに保管するので、このプ
ログラムブロックで使用している入出力点が別のプログ
ラムブロックで多重使用されても、正しい実行ステータ
スなプログラム・ローダに図示表示することができる。
らモニタ要求のあったプロダラ＾ブ請ツクについて、そ
のプログラムブロックをトレース実行し、実行直後の演
算結果及び演算に使用された入出力点のオン状態を記憶
部のトレースデータ保管エリアに保管するので、このプ
ログラムブロックで使用している入出力点が別のプログ
ラムブロックで多重使用されても、正しい実行ステータ
スなプログラム・ローダに図示表示することができる。
また、プログラムの日−ダからモニタ要求のあったプロ
グラムブロックだけｔ割込によりトレースモードで実行
するので、全体のスキャン時＋１５に程んど影響を与え
ることなく高速実行することができる。また、モニタ要
求のあったプログラムブロックの各命令のトレースデー
タなマイク田命令で記憶部九順次保管己【ゆくので、十
分なトレースデータ保管エリアさえ確保しておけば、同
時の伝相をスタック等のハードウェアで構成する場合と
比較して、プログラムブロックの命令数に制限が無く、
また極端な処理時間の差が無い。この為、簡単なハード
ウェアと内部処理命令とを追加するだけで、上述の機能
を実現でき従ってコストノフオーマンスの高いプログラ
マゾルコン）０−ラを実現することが出来るものである
。
グラムブロックだけｔ割込によりトレースモードで実行
するので、全体のスキャン時＋１５に程んど影響を与え
ることなく高速実行することができる。また、モニタ要
求のあったプログラムブロックの各命令のトレースデー
タなマイク田命令で記憶部九順次保管己【ゆくので、十
分なトレースデータ保管エリアさえ確保しておけば、同
時の伝相をスタック等のハードウェアで構成する場合と
比較して、プログラムブロックの命令数に制限が無く、
また極端な処理時間の差が無い。この為、簡単なハード
ウェアと内部処理命令とを追加するだけで、上述の機能
を実現でき従ってコストノフオーマンスの高いプログラ
マゾルコン）０−ラを実現することが出来るものである
。
第１図は本発明の一実施例に係るプルグラマプルコント
ローラの概略的な構成を示すブロック図、第２図は第１
図に示したプログラムローダの概略的な構成を示すブロ
ック図、 第３図は記憶部に格納されているプＶダラムの構成を示
す説明図、 第４図はページ番号と物理アドレスとの対応テーブル馨
示す説明図、 第５図はシーケンス命令のマイク四ゾロダラム処理を示
す概略フローチャート、 第６図はラダー回路の一例を示す結線図、第７図は第６
図のラダー回路を命令に変換して格納した状態を示す説
明図である。 １１・・・入出力点、１２・・・記憶部、１３・・・演
算制御部、１４・・・割込生成り路、１５・・・伝送１
ｔｉ１１４４部、１８・・・プログラムローダ、２１・
・・キーｄ？−ド部、４・・・表示部。 る・・・制御部、冴・・・ローダ側伝送制御部、δ・・
・ＣＰＵ。 出願人代理人 猪 股 青帛２図 苓３図 帛４図 馬６図 苓７図
ローラの概略的な構成を示すブロック図、第２図は第１
図に示したプログラムローダの概略的な構成を示すブロ
ック図、 第３図は記憶部に格納されているプＶダラムの構成を示
す説明図、 第４図はページ番号と物理アドレスとの対応テーブル馨
示す説明図、 第５図はシーケンス命令のマイク四ゾロダラム処理を示
す概略フローチャート、 第６図はラダー回路の一例を示す結線図、第７図は第６
図のラダー回路を命令に変換して格納した状態を示す説
明図である。 １１・・・入出力点、１２・・・記憶部、１３・・・演
算制御部、１４・・・割込生成り路、１５・・・伝送１
ｔｉ１１４４部、１８・・・プログラムローダ、２１・
・・キーｄ？−ド部、４・・・表示部。 る・・・制御部、冴・・・ローダ側伝送制御部、δ・・
・ＣＰＵ。 出願人代理人 猪 股 青帛２図 苓３図 帛４図 馬６図 苓７図
Claims (1)
- ｉ’、＋ｌＩ ｆｌ対象とデータの入出力を行う入出力
点と、データ及びプログラムを格納する記憶部と、入出
力点からの入力データに基き記憶部に格納されたプログ
ラムに従ってシーケンス演算ｔ′＃、行″′ｆる割込処
理可能な演′淳制一部と、記憶部に格納されてい７．）
プログラム及びデータ？読み出して図示表示−ｆると共
にモニタ要求を行う周辺謄値と、周辺装置ｆｆ ｐ・ら
モニタ要求があった時に対応千るゾ賞グラムブロックン
挾出イ°ると共に演算制御部に割込な如上し、演Ｗ ｉ
！ｊｌＪ ＃ ｉｒＧのシーケンス演算の実行の過程′
Ｃ］色生した谷１１データを記１１〜μに保管させる割
込ｌ１１ ｆｔ＋ｉ １１ｊＸとからチにること’ａ’
ｔ＋！ｆ徴とするプログラマゾルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007196A JPS58125109A (ja) | 1982-01-20 | 1982-01-20 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007196A JPS58125109A (ja) | 1982-01-20 | 1982-01-20 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125109A true JPS58125109A (ja) | 1983-07-26 |
Family
ID=11659272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007196A Pending JPS58125109A (ja) | 1982-01-20 | 1982-01-20 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138606A (ja) * | 1988-07-28 | 1990-05-28 | Matsushita Electric Ind Co Ltd | プログラマブルコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146082A (en) * | 1977-05-26 | 1978-12-19 | Toshiba Corp | Sequence controller system |
-
1982
- 1982-01-20 JP JP57007196A patent/JPS58125109A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146082A (en) * | 1977-05-26 | 1978-12-19 | Toshiba Corp | Sequence controller system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138606A (ja) * | 1988-07-28 | 1990-05-28 | Matsushita Electric Ind Co Ltd | プログラマブルコントローラ |
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