JPH08241243A - 画像処理プロセッサ - Google Patents
画像処理プロセッサInfo
- Publication number
- JPH08241243A JPH08241243A JP8025020A JP2502096A JPH08241243A JP H08241243 A JPH08241243 A JP H08241243A JP 8025020 A JP8025020 A JP 8025020A JP 2502096 A JP2502096 A JP 2502096A JP H08241243 A JPH08241243 A JP H08241243A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processing
- register
- adder
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】データ処理に係り、特に任意のデータ長、すな
わちbit処理に好適なアドレス管理方式を提供する。 【解決手段】バイト或いはその任意倍数単位で演算処理
するデータのアドレス管理を、該バイト或いはその任意
倍数単位でアドレス更新する第１のアドレス加算器ＡＤ
Ｗを用いて行う処理装置において、ビット或いはその任
意倍数単位でアドレス更新する第２のアドレス加算器Ａ
ＤＢを設ける。
わちbit処理に好適なアドレス管理方式を提供する。 【解決手段】バイト或いはその任意倍数単位で演算処理
するデータのアドレス管理を、該バイト或いはその任意
倍数単位でアドレス更新する第１のアドレス加算器ＡＤ
Ｗを用いて行う処理装置において、ビット或いはその任
意倍数単位でアドレス更新する第２のアドレス加算器Ａ
ＤＢを設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理に係
り、特に任意のデータ長、すなわちbit処理に好適なア
ドレス管理方式に関する。 【０００２】 【従来の技術】図１に示す様な画像処理を例に、従来技
術の説明を行う。図１において、Ｍ１はＣＲＴ(Catnode
Ray Tube)画面と１対１に対応する画像エリア、Ｍ２合
成する画像データが格納してある格納エリア、ＸＡ，Ｘ
Ｂは画像エリアＭ１及び格納エリア、Ｍ２において実際
に画像処理対象となる処理エリア、ＷＡ０〜２,ＷＢ０,
1は例えばビット長を１６ビット単位に区切るワード境
界、Ｒ０〜wはラスター単位を表わし、na,nbは処理エリ
アＸＡ,ＸＢの各ラスタＲ０〜mにおけるビットずれの
値、Ａ０〜n，Ｂ０〜nは処理エリアＸＡ,ＸＢにおける
ワードアドレス、ＦＣはビット開始値na,nbの異なる各
処理エリアＸＡ,ＸＢを内部で位置合せ及び論理演算を
行うためのModify機能である。 【０００３】図１に示した様に一般に、画像エリアＭ１
及び格納エリアＭ２は、バイト或いはワード境界を意識
した構造をとる。これは、現在のマイクロプロセッサ等
の演算処理単位がバイト或いはワード単位であり、従っ
てそのデータ及びアドレスがバイト或いはワード境界専
用のアクセス方式をとっているためである。しかし、画
像処理を行う場合には、図１に示した処理エリアＸＡ,
ＸＢの様に、ワード境界を無視したデータ配列をとる。
このため、処理エリアＸＡ,ＸＢ間の画像処理を行うに
は、Modify機能ＦＣでは特に下記の３つの処理機能が必
要になる。 【０００４】(1) ビット開始位置na,nbの異なる処理エ
リアＸＡ,ＸＢ間で処理が可能となる様に、すなわち内
部が例えばワードデータを扱うプロセッサ等においては
ワードデータに変換を行う。 【０００５】(2) 前述した様に、ワード境界の構造を
とるメモリからのデータアクセスは、ワード単位となる
ため、例えば処理エリアＸAのアドレスＡ0のデータは、
naビットのデータは処理の対象外となる。従って、この
naビットのデータを演算処理から外し、且つ、保存する
（マスク）機能が必要となる。 【０００６】(3) また、通常画像処理は画素を表わす
ピクセル単位を基本に処理を行う、一方、このピクセル
単位は、モノクローム表示では１ピクセル１ビットで表
わし、カラー表示では１ピクセル複数ビット（通常は４
ビット）で表わす。従って、演算処理単位を任意のビッ
ト幅で行えること、及び前記(2)の機能が必要となる。
上記した３つの処理機能を持つModify機能ＦＣの動作を
用いて説明する。なお図２は、例えばワード単位でデー
タをアクセスすることを前提にしており、以下の説明で
は全てワード単位を前提とする。同図において、ＳＲＣ
(A),(B)は処理エリアＸBからリードしたソースデータを
格納するレジスタ、ＤＳＴ(A),(B)は処理エリアＸAから
リードしたデストネーションデータを格納するレジス
タ、ＭＲＧ(A),(B)は処理エリアＸA，ＸB間の演算処理
結果、すなわち、レジスタＳＲＣ(A),(B)とレジスタＤ
ＳＴ（Ａ）,（Ｂ）との演算処理結果を格納するレジス
タである。なお、上記したレジスタＳＲＣ(A),(B)及び
ＤＳＴ(A),(B)は、それぞれ２ワード分のデータ長を持
つ。このうち、レジスタＳＲＣ(A),(B)は、処理エリア
ＸA,ＸBの各ビットアドレスを表わすＳＮ（＝nb）、Ｄ
Ｎ（＝na）を用いて下記の動作を行う。 【０００７】(a) ＳＮ＞ＤＮのとき、ＳＮ−ＤＮの値
だけ左にローテイトする。 【０００８】(b) ＳＮ＜ＤＮのとき、ＤＮ−ＳＮの値
だけ右にローテイトする。 【０００９】(c) ＳＮ＝ＤＮのとき、ローテイト動作
なし。 【００１０】この様に、各ビットアドレスnb（ＳＮ）、
na（ＤＮ）を用いて演算開始ビット位置を合せ、この時
その演算処理対象ビット幅は予め設定されたＷＮの幅だ
け演算処理を行い、その他の処理対象外のデータは保存
する。ここで、図２ではレジスタＤＳＴ(A),(B)とレジ
スタＭＲＧ(A),(B)は別ハードウェア構造をとっている
が、同一のレジスタとしても動作への影響は全く無い。
なお、ローテイトしたレジスタＳＲＣ(A),(B)の内容は
演算処理終了後、自動的に再度演算処理前のビット位置
まで復元する。 【００１１】次に、図３，４，５，６を用いて、上述し
たModify機能ＦＣによる処理エリアＸA,ＸB間の画像処
理を例えば４ビット幅単位に行う場合の処理手順を詳細
に説明する。図３において、Ｓ１は処理エリアＸAの開
始ワードアドレスＡ０を設定する処理ステップ、Ｓ２は
開始ビット位置（アドレス）naＳＮに設定する処理ステ
ップ、Ｓ３は処理エリアＸBの開始ワードアドレスＢ0を
設定する処理ステップ、Ｓ４は開始ビット位置（アドレ
ス）ｎbをＳＮに設定する処理ステップ、Ｓ５は前述し
たModify機能を有するModify機能ＦＣにおける処理ステ
ップ、Ｓ６〜Ｓ９は処理エリアＸBにおける処理ステッ
プで、Ｓ６は次のビットアドレスを求める処理ステッ
プ、Ｓ７は次のＳＮを設定するための処理ステップ、Ｓ
８はワード単位でアドレスを更新する処理ステップ、Ｓ
９は次のワードデータをリードアクセスする処理ステッ
プ、Ｓ10〜Ｓ14は処理エリアＸAにおける処理ステップ
で、Ｓ10は次のビットアドレスを求める処理ステップ、
Ｓ11は次のＤＮを設定する処理ステップ、Ｓ12は演算結
果が格納されているレジスタＭＲＧ(A)の内容をライト
アクセスする処理ステップ、Ｓ13はワード単位でアドレ
スを更新する処理ステップ、Ｓ14は次のワードデータを
リードアクセスする処理ステップである。ＳＢ１，２は
判定処理ステップであり、下記の如く判定処理を行う。 【００１２】(Ｉ) 処理ステップＳＢ１の判定処理 処理ステップＳ６，７で求める次のビットアドレスの値
により分岐の有無を判定する。処理ステップＳ６，７で
の処理（(１)式）と判定方法（(２)式）を次に示す。 【００１３】ＳＮ＝ＳＮ＋ＷＮ …(1) ＳＮ≧(１０)Hex …(2) のとき分岐処理すなわち、次の演算処理で現在のワード
境界を越えるか越えないか（次のワードデータのリード
アクセスが必要か不必要か）を判定している。 【００１４】(II) 処理ステップＳＢ２の判定処理 処理ステップＳＢ２では、上記(Ｉ)と同様に、ＤＮにつ
いて処理ステッフＳ10,11において更新し判定を行って
いる。なお、ここで(Ｉ)と異なるのは ＤＮ≧(１０)Hex …(3) のときにライトアクセス（Ｓ１２）を行うことである。
すなわち、(3)式が成立したことは、現在のワード境界
における演算処理が終了したことを示しているため、レ
ジスタＭＲＧ(A)のデータを処理エリアＸAにライトアク
セスを行う。 【００１５】これまで述べた動作を実際に、例えば処理
エリアＸAのビット開始位置na(ＤＮ)＝(Ａ)Hex,処理エ
リアＸBのビット開始位置nb(ＳＮ)＝(５)Hexとした場合
を図４〜図６に示す。なお、これら一連の図はラスタＲ
0のみを表わしたものである。 【００１６】以上述べた様に従来においては下記の欠点
がある。 【００１７】(1) ワード単位デアドレス管理している
従来のマイクロプロセッサでビット単位の演算処理を行
うため、その管理／制御が非常に複雑になる。 【００１８】(2) 処理エリアＸAと処理エリアＸBのデ
ータアクセスタイミングが異なるため、その管理を行お
うとすると処理が複雑となる。 【００１９】(3) 対象となる画像エリアＭ1及び格納エ
リアＭ２のデータ量は、通常100Ｋ〜数ＭByteと大容量
となる。このため図３で示した一連の処理フローは、演
算ビツト幅ＷＮをByte単位（８ビット）で行ったとして
も１０の６乗のオーダの処理を行うことになり、処理ス
テップ数は１ステップでも減らす必要がある。 【００２０】なお、この種の処理を行う装置として関連
あるものとしては、ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ Ｄ
ＥＶＩＣＥＳ社のＭicro Ｐrocessor Ａm２９１１６
等が挙げられる。 【００２１】 【発明が解決しようとする課題】本発明の目的は、前記
の問題点を無くしたアドレス管理方式を提供するにあ
る。 【００２２】 【課題を解決するための手段】上記目的を達成するため
に、本発明は下記の特徴を持つ。 【００２３】(1) 内部の演算処理の管理は基本的に全
てビックアドレスで管理される。 【００２４】(2) このため、従来の例えばワードアド
レス加算器に加えて、ビットアドレスを管理するための
例えば４bitのビットアドレス加算器を新たに付加して
いる。 【００２５】(3) 上記ビットアドレス加算器では、現
在のビットアドレスと演算対象ビット幅の加算を行う。 【００２６】(4) 上記ビットアドレス加算器と従来か
らのワードアドレス加算器とのインターフェイスは、ビ
ットアドレス加算器の桁上げ信号で行う。 【００２７】(5) 上記桁上げ信号は、内部の処理管理
面から捉えると、現在のビット管理が次のサイクルで現
在のワード管理を越えるという予告信号であると見るこ
とができる。すなわち、ビットアドレス加算器からの桁
上げ信号は、次のワード境界におけるビット演算に必要
となるデータをメモリからリードアクセスするための起
動信号となる。 【００２８】(6) 一方、上述した様に、ビットアドレ
ス加算器とワードアドレス加算器は、ハードウエア的に
は一体であるが論理的に分割（桁上げ信号によるインタ
ーフェイス）されている。 【００２９】(7) 上記の如く論理的に分割されている
ために、ビットアドレス加算器のみに注目すれば、ワー
ド単位でサイクリックに動作する。従って、ビットアド
レス加算器の出力は、常にビットアドレス、すなわち、
ワード境界内におけるビットアドレスを自動的に表わし
ていることになる。 【００３０】(8) なお、これまで述べた桁上げ信号の
取出し位置を変えることにより、任意の２のｎ乗境界で
のビット管理を作り出すことができる。 【００３１】(9) また、ビットアドレス加算器では、
演算対象ビット幅を独立に加算するため、任意のビット
幅演算がどの時点においても容易に変更可能となる。 【００３２】 【発明の実施の形態】以下、本発明の一実施例を図面を
用いて詳細に説明する。 【００３３】図７において、ＡＤＷは例えばワードアド
レス加算器、ＭＩＦはメモリインターフェイス部であ
り、前述した画像エリアＭＩ及び格納エリアＭ２と、例
えばワードデータのリード或いはライトアクセスを行
い、ＦＣは前述と基本的に同等で３つの機能（１）〜
（３）及び前述した処理エリアＸＡ，ＸＢのビットアド
レスを表わす値ＳＮ，ＤＮによりローテイト動作（ａ）
〜（ｂ）を行うＭｏｄｉｆｙ機能、ＡＤＢは例えば４ビ
ット構成のビットアドレス加算器、ＷＮＲは演算ビット
幅を表わすＷＮの値を格納するレジスタ、ＳＮＲは処理
エリアＸＢにおける演算開始ビット位置ＳＮを格納する
レジスタ、ＤＮＲは処理エリアＸＡにおける演算開始ビ
ット位置ＤＮを格納するレジスタ、ＢＲは上記３つの４
ビットで構成するレジスタＷＮＲ，ＳＮＲ，ＤＮＲで構
成されるビットレジスタ部、ＡＣはビットアドレス加算
器ＡＤＢからの桁上げ信号、ＭＡはワードアドレス加算
器ＡＤＷから得られる例えばワード単位のアドレスバ
ス、Ｄは例えばワード単位のデータバスである。なお、
このアドレスバスＭＡ及びデータバスＤは画像エリアＭ
１及び格納エリアＭ２をアクセスするためのバス、ＢＭ
はビットレジスタ部ＢＲ及びビットアドレス加算器から
成るビット管理部である。なお、ビットレジスタ部ＢＲ
の内容（ＷＮ，ＳＮ，ＤＮ）はＭｏｄｉｆｙ機能ＦＣに
おいて使用される。 【００３４】先ず、本発明のポイントとなるビット管理
部ＢＭの動作の概略を下記する。 【００３５】（イ） 演算開始ビット位置ＳＮ或いはＤ
Ｎを格納するレジスタＳＮＲ或いはＤＮＲの何れか一方
と、（ロ） 演算ビット幅ＷＮを格納するレジスタＷＮ
Ｒを、（ハ） ビットアドレス加算器ＡＤＢで加算し
て、次で行う演算処理のための演算開始ビット位置ＳＮ
或いはＤＮを求め、（ニ） 再び、該当するレジスタＳ
ＮＲ或いはＤＮＲに格納する。 【００３６】この様に、ビット管理部ＢＭでは、演算ビ
ット幅ＷＮと演算開始ビット位置ＳＮ或いはＤＮとの加
算を行って、先行的に次の演算開始ビット位置をハード
ウエアで求めている。 【００３７】なお、通常画像の合成処理は、２つの異な
るエリアにある画像データ間の合成処理を行う。従っ
て、各エリアにおける演算開始ビット位置はそれぞれ異
なる。このため、演算開始ビット位置を格納するレジス
タは個別（ＳＮＲ及びＤＮＲ）に持つ必要がある。ここ
では、レジスタＳＮＲを処理エリアＸＢの演算開始ビッ
ト位置の専用レジスタに、またレジスタＤＮＲは処理エ
リアＸＡの演算開始ビット位置専用のレジスタを持つ。
従って、処理エリアＸＡにおける次の演算開始ビット位
置ＤＮを求めた場合には、その加算結果ＤＮはレジスタ
ＤＮＲへ格納され、処理エリアＸＢの次の演算開始ビッ
ト位置ＳＮを求めた場合にはレジスタＳＮＲへその値Ｓ
Ｎが格納される。 【００３８】一方、レジスタＷＮＲは、処理エリアＸ
Ａ，ＸＢが異ってはいても演算ビット幅ＷＮは同一の値
をとるため、共通レジスタとしている。このレジスタＷ
ＮＲは一連の処理が終了するまで、或いは故意に書き換
えるまでは同一の値を保持し続ける。 【００３９】また、ビットアドレス加算器ＡＤＢは前述
の如く４ビット構成をとるため、その表現し得る値の範
囲は、(０)ＨＥＸ〜(Ｆ)ＨＥＸとなる。すなわち、ビッ
トアドレス加算器ＡＤＢの出力は、常にワード境界の範
囲内におけるビット位置を表わしている。しかし、Ｍｏ
ｄｉｆｙ機能ＦＣが必要とする演算ビット幅ＷＮの情報
としては、実際のビット幅情報として(１)ＨＥＸ〜(Ｆ)
ＨＥＸ、及びビット位置で言えばワード境界を越える値
(１０)ＨＥＸを含む範囲を必要とする。このため、Ｍｏ
ｄｉｆｙ機能ＦＣは、演算ビット幅ＷＮを図８の如く理
解して機能する。 【００４０】この様にビット管理部ＢＭでは、ワード境
界（４ビット構成）内におけるビット位置（アドレス）
の計算をサイクリックに行い、常にビットアドレスのみ
を表現する。 【００４１】一方、従来からあるワード単位にアドレス
を更新するワードアドレス加算器ＡＤＷは、ビット管理
部ＢＭから、何らかの手段でワードアドレスの更新通知
を必要とする。 【００４２】以下では、ワードアドレス加算器ＡＤＷと
ビットアドレス加算器ＡＤＢ間におけるワードアドレス
更新のためのインターフェイス方法について述べる。ワ
ードアドレス加算器ＡＤＷは、前述した様にワード単位
でアドレス更新を行うため、インターフェイス方法とし
て、ビット管理部ＢＭのビットアドレス加算器ＡＤＢが
ワード境界を越えたことを通知する方法をとる。すなわ
ち、ビットアドレス加算器ＡＤＢからの桁上り信号ＡＣ
を用いた。しかし、前述した様に４ビット構成のビット
アドレス加算器ＡＤＢが表現し得る値、及び同じ４ビッ
ト構成のレジスタＷＮＲ，ＳＮＲ，ＤＮＲが表現し得る
値は全て(０)ＨＥＸ〜(Ｆ)ＨＥＸである。このため、前
述した様に、演算ビット幅ＷＮと演算開始ビット位置Ｓ
Ｎ或いはＤＮとの加算では、必ずしも桁上り信号ＡＣを
得ることができない。例えばＷＮ＝(Ｆ)ＨＥＸＳＮ＝
(０)ＨＥＸのとき、本来ならば１ワード分の演算（図８
の如く、１６ビットの演算ビット幅を指定している）を
行うため、次の処理では現在のワード境界を越えること
になるが、（４）式の如くワード境界を越えることを示
す桁上り信号ＡＣが出力されない。 【００４３】 ＷＮ＋ＳＮ＝(Ｆ)ＨＥＸ＋(０)ＨＥＸ＝(Ｆ)ＨＥＸ …（４） このため、ビットアドレス加算器ＡＤＢでは、加算処理
を行う場合には、（４）式の如く必ず“１”を加算しな
ければならない。 【００４４】 （ＷＮ＋１）＋ＳＮ＝(Ｆ)ＨＥＸ＋(１)ＨＥＸ＋(０)ＨＥＸ ＝(１０)ＨＥＸ …（４） この様に、“１”を加算することで必要な桁上り信号Ａ
Ｃを出力できる。従ってこの“１”を加算することは必
要不可欠なこととなる。 【００４５】上述した桁上り信号ＡＣは、次の演算サイ
クルにおいて、そのビット位置が現在のワード境界を越
えるか越えないかという判断信号として用いることがで
きる。すなわち、ビットアドレス加算器ＡＤＢからの桁
上り信号ＡＣは、 （１） 新しいデータが必要になるという予告信号と見
ることができる。 【００４６】（２） 且つ、この信号ＡＣを用いてワー
ドアドレス加算器ＡＤＷを更新することで、上記（１）
のデータをアクセスするためのアドレスを同時に生成で
きることになる。すなわち、ビットアドレス加算器ＡＤ
Ｂからの桁上げ信号ＡＣは、図９に示す様に処理エリア
ＸＡ，及びＸＢに対するメモリインターフェイス部ＭＩ
Ｆのアクセスタイミングとして用いることができる。ま
た、演算開始ビット位置ＳＮ及びＤＮを格納するレジス
タＳＮＲ及びＤＮＲが個別に存在するため、上記
（１），（２）はそれぞれの処理エリアＸＡ及びＸＢ単
位に機能することができる。 【００４７】これまで述べた本発明の実施例を、図１で
示した画像処理に適用した場合の処理フローを図１０に
示す。 【００４８】図１０において、Ｐ１は演算開始ビット位
置ｎｂまで含めた処理エリアＸＢのアドレスＢＯ及びｎ
ｂを設定（ｎｂはＳＮＲに設定される：ＳＮ＝ｎｂ）す
る処理ステップ、Ｐ２は演算開始ビット位置ｎａまで含
めた処理エリアＸＡのアドレスＡＯ及びｎａを設定（ｎ
ａはＤＮＲに設定される：ＤＮ＝ｎａ）する処理ステッ
プ、Ｐ３は前述したＭｏｄｉｆｙ機能を有するＭｏｄｉ
ｆｙ機能ＦＣにおける処理ステップ、Ｐ４はビットアド
レス加算器ＡＤＢ及びワードアドレス加算器ＡＤＷを用
いて、処理エリアＸＢにおける次の演算開始ビット位置
ＳＮを求める処理ステップ、Ｐ５は上記Ｐ４と同様に処
理エリアＸＡにおける次の演算開始ビット位置ＳＮを求
める処理ステップ、ＸＰ１は処理エリアＸＢからワード
データをリードアクセスする処理ステップ、ＸＰ２は処
理エリアＸＡに対して演算結果をリードでライトアクセ
スする処理ステップ、ＸＰ３は処理エリアＸＡからワー
ドデータをリードアクセスする処理ステップ、ＰＢ１は
ラスタ−Ｒ０〜ｍ単位に一連の処理の終了を判定する処
理ステップ、ＸＢ１及びＸＢ２は桁上り信号ＡＣの有無
により、前記処理ステップＸＰ１，ＸＰ２，ＸＰ３の実
行を判定する処理ステップである。 【００４９】上記した処理ステップＸＢ１，ＸＢ２で
は、下記の判定処理を行う。 【００５０】（１） 次の演算処理の対象範囲が、現在
のワード境界内或いは境界外かを判定する。 【００５１】（２） 処理ステップＸＢ１では、現在の
ワード境界内（図９Ｃａｓｅ１）であれば処理ステップ
ＸＰ１は実行せず、ワード境界外（図９Ｃａｓｅ２）で
あれば処理エリアＸＢから次の演算処理に必要となるワ
ードデータをリードアクセスする処理ステップＸＰ１を
実行する。 【００５２】（３） 処理ステップＸＢ２では、ワード
境界外（図９Ｃａｓｅ３）であれば処理ステップＸＰ
２，ＸＰ３は実行しない。しかし、ワード境界外（図９
Ｃａｓｅ４）のときには、処理エリアＸＡから上述した
様に次のワードデータをリードアクセスする処理ステッ
プＸＰ３を実行する。 【００５３】（４） 更に、このｃａｓｅ４では以下の
理由から処理エリアＸＡに対するライトアクセスする処
理ステップＸＰ２を実行する。すなわち、処理エリアＸ
Ａは前述（図１）の如くＣＲＴ画面と１対１に対応する
画像エリアＭ１に含まれ、これは演算処理したデータ
（結果）のライトアクセス対象エリアであることを示
す。一方、レジスタＤＮＲにある処理エリアＸＡの演算
開始ビット位置を管理するＤＮを用いて次の開始位置を
求めた結果、例えば現在のワード境界を越えたことは１
ワード分の演算処理が終了したことを示す。 【００５４】なお、以上の処理ステップＸＢ１及びＸＢ
２における判定は、前述した様にビットアドレス加算器
ＡＤＢからの桁上り信号ＡＣの有無によって行われる。
更に、この桁上り信号ＡＣがどのレジスタＤＮＲ或いは
ＳＮＲを用いた時の信号であるかで図９に示した４つの
ｃａｓｅは容易に区別できる。従って、第１１図に示す
様に上記４ｃａｓｅの判断を例えばメモリインターフェ
イス部ＭＩＦで行うことにより、図１０に示した処理ス
テップＸＢ１及びＸＰ１で構成される処理ステップ群Ｘ
１と処理ステップＸＢ２，ＸＰ２及びＸＰ３で構成され
る処理ステップ群Ｘ２は削除できる。なお、図１１にお
いて、Ｐ１〜５ ，ＰＢ１は図１０に示した各処理ステ
ップと同様の処理を行う処理ステップである。 【００５５】これまで述べた本発明の動作を図１２〜図
１４に示す。これらの図に示した初期値は、処理エリア
ＸＢにおける演算開始ビット位置ＳＮ＝(５)ＨＥＸ ，
ワードアドレスをＢＯ、処理エリアＸＡにおける演算開
始ビット位置ＤＮ＝(Ａ)ＨＥＸ ，ワードアドレスをＡ
Ｏ、また演算ビット幅ＷＮ＝(３)ＨＥＸの場合を示して
いる。図１２は、図９におけるｃａｓｅ１及びｃａｓｅ
３を示し、図１３はｃａｓｅ４を、また図１４はｃａｓ
ｅ２を示した図である。 【００５６】 【発明の効果】本発明によれば、以下の効果を達成でき
る。 【００５７】（１） 従来のワードアドレス加算器ＡＤ
Ｗに新しくビットアドレス加算器ＡＤＢを付加したこと
で、それぞれ演算開始ビット位置ＳＮ或いはＤＮが異な
るデータ間の演算処理の管理及びその制御が単純化され
る。 【００５８】（２） また、ビットアドレス加算器ＡＤ
Ｂの桁上げ信号ＡＣをワードアドレス加算器ＡＤＷの更
新信号とし、更に２つの個別のレジスタＳＮＲ及びＤＮ
Ｒを設けることで、ビット管理される内部演算処理に対
してワード管理される処理エリアＸＡ或いはＸＢへのデ
ータアクセスタイミングが個別に且つ容易に行える。 【００５９】（３） ビット及びワードアドレスの管
理、更に外部データのアクセス管理をハードウエア化す
ることで、処理フローが単純化され、その処理ステップ
が従来と比較（図３及び図１１参照）して１／３以下と
なり、処理の高速化が図れる。 【００６０】以上述べた本発明の効果は、前述した様に
下記のハードウエアにより容易に実現できる。 【００６１】（１） ビットアドレス加算器ＡＤＢ （２） ２つのレジスタＳＮＲ及びＤＮＲ 上記ハードウエアは、例えば外部データとのアクセス単
位がワードであれば４ビット構成、或いはアクセス単位
がバイトであれば３ビット構成となり、極めて付加する
ハードウエアの増加は少ないものですむ。しかし、これ
に対するソフトウエア、すなわち処理性への効果は前述
の通り非常に大きな効果となる。
り、特に任意のデータ長、すなわちbit処理に好適なア
ドレス管理方式に関する。 【０００２】 【従来の技術】図１に示す様な画像処理を例に、従来技
術の説明を行う。図１において、Ｍ１はＣＲＴ(Catnode
Ray Tube)画面と１対１に対応する画像エリア、Ｍ２合
成する画像データが格納してある格納エリア、ＸＡ，Ｘ
Ｂは画像エリアＭ１及び格納エリア、Ｍ２において実際
に画像処理対象となる処理エリア、ＷＡ０〜２,ＷＢ０,
1は例えばビット長を１６ビット単位に区切るワード境
界、Ｒ０〜wはラスター単位を表わし、na,nbは処理エリ
アＸＡ,ＸＢの各ラスタＲ０〜mにおけるビットずれの
値、Ａ０〜n，Ｂ０〜nは処理エリアＸＡ,ＸＢにおける
ワードアドレス、ＦＣはビット開始値na,nbの異なる各
処理エリアＸＡ,ＸＢを内部で位置合せ及び論理演算を
行うためのModify機能である。 【０００３】図１に示した様に一般に、画像エリアＭ１
及び格納エリアＭ２は、バイト或いはワード境界を意識
した構造をとる。これは、現在のマイクロプロセッサ等
の演算処理単位がバイト或いはワード単位であり、従っ
てそのデータ及びアドレスがバイト或いはワード境界専
用のアクセス方式をとっているためである。しかし、画
像処理を行う場合には、図１に示した処理エリアＸＡ,
ＸＢの様に、ワード境界を無視したデータ配列をとる。
このため、処理エリアＸＡ,ＸＢ間の画像処理を行うに
は、Modify機能ＦＣでは特に下記の３つの処理機能が必
要になる。 【０００４】(1) ビット開始位置na,nbの異なる処理エ
リアＸＡ,ＸＢ間で処理が可能となる様に、すなわち内
部が例えばワードデータを扱うプロセッサ等においては
ワードデータに変換を行う。 【０００５】(2) 前述した様に、ワード境界の構造を
とるメモリからのデータアクセスは、ワード単位となる
ため、例えば処理エリアＸAのアドレスＡ0のデータは、
naビットのデータは処理の対象外となる。従って、この
naビットのデータを演算処理から外し、且つ、保存する
（マスク）機能が必要となる。 【０００６】(3) また、通常画像処理は画素を表わす
ピクセル単位を基本に処理を行う、一方、このピクセル
単位は、モノクローム表示では１ピクセル１ビットで表
わし、カラー表示では１ピクセル複数ビット（通常は４
ビット）で表わす。従って、演算処理単位を任意のビッ
ト幅で行えること、及び前記(2)の機能が必要となる。
上記した３つの処理機能を持つModify機能ＦＣの動作を
用いて説明する。なお図２は、例えばワード単位でデー
タをアクセスすることを前提にしており、以下の説明で
は全てワード単位を前提とする。同図において、ＳＲＣ
(A),(B)は処理エリアＸBからリードしたソースデータを
格納するレジスタ、ＤＳＴ(A),(B)は処理エリアＸAから
リードしたデストネーションデータを格納するレジス
タ、ＭＲＧ(A),(B)は処理エリアＸA，ＸB間の演算処理
結果、すなわち、レジスタＳＲＣ(A),(B)とレジスタＤ
ＳＴ（Ａ）,（Ｂ）との演算処理結果を格納するレジス
タである。なお、上記したレジスタＳＲＣ(A),(B)及び
ＤＳＴ(A),(B)は、それぞれ２ワード分のデータ長を持
つ。このうち、レジスタＳＲＣ(A),(B)は、処理エリア
ＸA,ＸBの各ビットアドレスを表わすＳＮ（＝nb）、Ｄ
Ｎ（＝na）を用いて下記の動作を行う。 【０００７】(a) ＳＮ＞ＤＮのとき、ＳＮ−ＤＮの値
だけ左にローテイトする。 【０００８】(b) ＳＮ＜ＤＮのとき、ＤＮ−ＳＮの値
だけ右にローテイトする。 【０００９】(c) ＳＮ＝ＤＮのとき、ローテイト動作
なし。 【００１０】この様に、各ビットアドレスnb（ＳＮ）、
na（ＤＮ）を用いて演算開始ビット位置を合せ、この時
その演算処理対象ビット幅は予め設定されたＷＮの幅だ
け演算処理を行い、その他の処理対象外のデータは保存
する。ここで、図２ではレジスタＤＳＴ(A),(B)とレジ
スタＭＲＧ(A),(B)は別ハードウェア構造をとっている
が、同一のレジスタとしても動作への影響は全く無い。
なお、ローテイトしたレジスタＳＲＣ(A),(B)の内容は
演算処理終了後、自動的に再度演算処理前のビット位置
まで復元する。 【００１１】次に、図３，４，５，６を用いて、上述し
たModify機能ＦＣによる処理エリアＸA,ＸB間の画像処
理を例えば４ビット幅単位に行う場合の処理手順を詳細
に説明する。図３において、Ｓ１は処理エリアＸAの開
始ワードアドレスＡ０を設定する処理ステップ、Ｓ２は
開始ビット位置（アドレス）naＳＮに設定する処理ステ
ップ、Ｓ３は処理エリアＸBの開始ワードアドレスＢ0を
設定する処理ステップ、Ｓ４は開始ビット位置（アドレ
ス）ｎbをＳＮに設定する処理ステップ、Ｓ５は前述し
たModify機能を有するModify機能ＦＣにおける処理ステ
ップ、Ｓ６〜Ｓ９は処理エリアＸBにおける処理ステッ
プで、Ｓ６は次のビットアドレスを求める処理ステッ
プ、Ｓ７は次のＳＮを設定するための処理ステップ、Ｓ
８はワード単位でアドレスを更新する処理ステップ、Ｓ
９は次のワードデータをリードアクセスする処理ステッ
プ、Ｓ10〜Ｓ14は処理エリアＸAにおける処理ステップ
で、Ｓ10は次のビットアドレスを求める処理ステップ、
Ｓ11は次のＤＮを設定する処理ステップ、Ｓ12は演算結
果が格納されているレジスタＭＲＧ(A)の内容をライト
アクセスする処理ステップ、Ｓ13はワード単位でアドレ
スを更新する処理ステップ、Ｓ14は次のワードデータを
リードアクセスする処理ステップである。ＳＢ１，２は
判定処理ステップであり、下記の如く判定処理を行う。 【００１２】(Ｉ) 処理ステップＳＢ１の判定処理 処理ステップＳ６，７で求める次のビットアドレスの値
により分岐の有無を判定する。処理ステップＳ６，７で
の処理（(１)式）と判定方法（(２)式）を次に示す。 【００１３】ＳＮ＝ＳＮ＋ＷＮ …(1) ＳＮ≧(１０)Hex …(2) のとき分岐処理すなわち、次の演算処理で現在のワード
境界を越えるか越えないか（次のワードデータのリード
アクセスが必要か不必要か）を判定している。 【００１４】(II) 処理ステップＳＢ２の判定処理 処理ステップＳＢ２では、上記(Ｉ)と同様に、ＤＮにつ
いて処理ステッフＳ10,11において更新し判定を行って
いる。なお、ここで(Ｉ)と異なるのは ＤＮ≧(１０)Hex …(3) のときにライトアクセス（Ｓ１２）を行うことである。
すなわち、(3)式が成立したことは、現在のワード境界
における演算処理が終了したことを示しているため、レ
ジスタＭＲＧ(A)のデータを処理エリアＸAにライトアク
セスを行う。 【００１５】これまで述べた動作を実際に、例えば処理
エリアＸAのビット開始位置na(ＤＮ)＝(Ａ)Hex,処理エ
リアＸBのビット開始位置nb(ＳＮ)＝(５)Hexとした場合
を図４〜図６に示す。なお、これら一連の図はラスタＲ
0のみを表わしたものである。 【００１６】以上述べた様に従来においては下記の欠点
がある。 【００１７】(1) ワード単位デアドレス管理している
従来のマイクロプロセッサでビット単位の演算処理を行
うため、その管理／制御が非常に複雑になる。 【００１８】(2) 処理エリアＸAと処理エリアＸBのデ
ータアクセスタイミングが異なるため、その管理を行お
うとすると処理が複雑となる。 【００１９】(3) 対象となる画像エリアＭ1及び格納エ
リアＭ２のデータ量は、通常100Ｋ〜数ＭByteと大容量
となる。このため図３で示した一連の処理フローは、演
算ビツト幅ＷＮをByte単位（８ビット）で行ったとして
も１０の６乗のオーダの処理を行うことになり、処理ス
テップ数は１ステップでも減らす必要がある。 【００２０】なお、この種の処理を行う装置として関連
あるものとしては、ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ Ｄ
ＥＶＩＣＥＳ社のＭicro Ｐrocessor Ａm２９１１６
等が挙げられる。 【００２１】 【発明が解決しようとする課題】本発明の目的は、前記
の問題点を無くしたアドレス管理方式を提供するにあ
る。 【００２２】 【課題を解決するための手段】上記目的を達成するため
に、本発明は下記の特徴を持つ。 【００２３】(1) 内部の演算処理の管理は基本的に全
てビックアドレスで管理される。 【００２４】(2) このため、従来の例えばワードアド
レス加算器に加えて、ビットアドレスを管理するための
例えば４bitのビットアドレス加算器を新たに付加して
いる。 【００２５】(3) 上記ビットアドレス加算器では、現
在のビットアドレスと演算対象ビット幅の加算を行う。 【００２６】(4) 上記ビットアドレス加算器と従来か
らのワードアドレス加算器とのインターフェイスは、ビ
ットアドレス加算器の桁上げ信号で行う。 【００２７】(5) 上記桁上げ信号は、内部の処理管理
面から捉えると、現在のビット管理が次のサイクルで現
在のワード管理を越えるという予告信号であると見るこ
とができる。すなわち、ビットアドレス加算器からの桁
上げ信号は、次のワード境界におけるビット演算に必要
となるデータをメモリからリードアクセスするための起
動信号となる。 【００２８】(6) 一方、上述した様に、ビットアドレ
ス加算器とワードアドレス加算器は、ハードウエア的に
は一体であるが論理的に分割（桁上げ信号によるインタ
ーフェイス）されている。 【００２９】(7) 上記の如く論理的に分割されている
ために、ビットアドレス加算器のみに注目すれば、ワー
ド単位でサイクリックに動作する。従って、ビットアド
レス加算器の出力は、常にビットアドレス、すなわち、
ワード境界内におけるビットアドレスを自動的に表わし
ていることになる。 【００３０】(8) なお、これまで述べた桁上げ信号の
取出し位置を変えることにより、任意の２のｎ乗境界で
のビット管理を作り出すことができる。 【００３１】(9) また、ビットアドレス加算器では、
演算対象ビット幅を独立に加算するため、任意のビット
幅演算がどの時点においても容易に変更可能となる。 【００３２】 【発明の実施の形態】以下、本発明の一実施例を図面を
用いて詳細に説明する。 【００３３】図７において、ＡＤＷは例えばワードアド
レス加算器、ＭＩＦはメモリインターフェイス部であ
り、前述した画像エリアＭＩ及び格納エリアＭ２と、例
えばワードデータのリード或いはライトアクセスを行
い、ＦＣは前述と基本的に同等で３つの機能（１）〜
（３）及び前述した処理エリアＸＡ，ＸＢのビットアド
レスを表わす値ＳＮ，ＤＮによりローテイト動作（ａ）
〜（ｂ）を行うＭｏｄｉｆｙ機能、ＡＤＢは例えば４ビ
ット構成のビットアドレス加算器、ＷＮＲは演算ビット
幅を表わすＷＮの値を格納するレジスタ、ＳＮＲは処理
エリアＸＢにおける演算開始ビット位置ＳＮを格納する
レジスタ、ＤＮＲは処理エリアＸＡにおける演算開始ビ
ット位置ＤＮを格納するレジスタ、ＢＲは上記３つの４
ビットで構成するレジスタＷＮＲ，ＳＮＲ，ＤＮＲで構
成されるビットレジスタ部、ＡＣはビットアドレス加算
器ＡＤＢからの桁上げ信号、ＭＡはワードアドレス加算
器ＡＤＷから得られる例えばワード単位のアドレスバ
ス、Ｄは例えばワード単位のデータバスである。なお、
このアドレスバスＭＡ及びデータバスＤは画像エリアＭ
１及び格納エリアＭ２をアクセスするためのバス、ＢＭ
はビットレジスタ部ＢＲ及びビットアドレス加算器から
成るビット管理部である。なお、ビットレジスタ部ＢＲ
の内容（ＷＮ，ＳＮ，ＤＮ）はＭｏｄｉｆｙ機能ＦＣに
おいて使用される。 【００３４】先ず、本発明のポイントとなるビット管理
部ＢＭの動作の概略を下記する。 【００３５】（イ） 演算開始ビット位置ＳＮ或いはＤ
Ｎを格納するレジスタＳＮＲ或いはＤＮＲの何れか一方
と、（ロ） 演算ビット幅ＷＮを格納するレジスタＷＮ
Ｒを、（ハ） ビットアドレス加算器ＡＤＢで加算し
て、次で行う演算処理のための演算開始ビット位置ＳＮ
或いはＤＮを求め、（ニ） 再び、該当するレジスタＳ
ＮＲ或いはＤＮＲに格納する。 【００３６】この様に、ビット管理部ＢＭでは、演算ビ
ット幅ＷＮと演算開始ビット位置ＳＮ或いはＤＮとの加
算を行って、先行的に次の演算開始ビット位置をハード
ウエアで求めている。 【００３７】なお、通常画像の合成処理は、２つの異な
るエリアにある画像データ間の合成処理を行う。従っ
て、各エリアにおける演算開始ビット位置はそれぞれ異
なる。このため、演算開始ビット位置を格納するレジス
タは個別（ＳＮＲ及びＤＮＲ）に持つ必要がある。ここ
では、レジスタＳＮＲを処理エリアＸＢの演算開始ビッ
ト位置の専用レジスタに、またレジスタＤＮＲは処理エ
リアＸＡの演算開始ビット位置専用のレジスタを持つ。
従って、処理エリアＸＡにおける次の演算開始ビット位
置ＤＮを求めた場合には、その加算結果ＤＮはレジスタ
ＤＮＲへ格納され、処理エリアＸＢの次の演算開始ビッ
ト位置ＳＮを求めた場合にはレジスタＳＮＲへその値Ｓ
Ｎが格納される。 【００３８】一方、レジスタＷＮＲは、処理エリアＸ
Ａ，ＸＢが異ってはいても演算ビット幅ＷＮは同一の値
をとるため、共通レジスタとしている。このレジスタＷ
ＮＲは一連の処理が終了するまで、或いは故意に書き換
えるまでは同一の値を保持し続ける。 【００３９】また、ビットアドレス加算器ＡＤＢは前述
の如く４ビット構成をとるため、その表現し得る値の範
囲は、(０)ＨＥＸ〜(Ｆ)ＨＥＸとなる。すなわち、ビッ
トアドレス加算器ＡＤＢの出力は、常にワード境界の範
囲内におけるビット位置を表わしている。しかし、Ｍｏ
ｄｉｆｙ機能ＦＣが必要とする演算ビット幅ＷＮの情報
としては、実際のビット幅情報として(１)ＨＥＸ〜(Ｆ)
ＨＥＸ、及びビット位置で言えばワード境界を越える値
(１０)ＨＥＸを含む範囲を必要とする。このため、Ｍｏ
ｄｉｆｙ機能ＦＣは、演算ビット幅ＷＮを図８の如く理
解して機能する。 【００４０】この様にビット管理部ＢＭでは、ワード境
界（４ビット構成）内におけるビット位置（アドレス）
の計算をサイクリックに行い、常にビットアドレスのみ
を表現する。 【００４１】一方、従来からあるワード単位にアドレス
を更新するワードアドレス加算器ＡＤＷは、ビット管理
部ＢＭから、何らかの手段でワードアドレスの更新通知
を必要とする。 【００４２】以下では、ワードアドレス加算器ＡＤＷと
ビットアドレス加算器ＡＤＢ間におけるワードアドレス
更新のためのインターフェイス方法について述べる。ワ
ードアドレス加算器ＡＤＷは、前述した様にワード単位
でアドレス更新を行うため、インターフェイス方法とし
て、ビット管理部ＢＭのビットアドレス加算器ＡＤＢが
ワード境界を越えたことを通知する方法をとる。すなわ
ち、ビットアドレス加算器ＡＤＢからの桁上り信号ＡＣ
を用いた。しかし、前述した様に４ビット構成のビット
アドレス加算器ＡＤＢが表現し得る値、及び同じ４ビッ
ト構成のレジスタＷＮＲ，ＳＮＲ，ＤＮＲが表現し得る
値は全て(０)ＨＥＸ〜(Ｆ)ＨＥＸである。このため、前
述した様に、演算ビット幅ＷＮと演算開始ビット位置Ｓ
Ｎ或いはＤＮとの加算では、必ずしも桁上り信号ＡＣを
得ることができない。例えばＷＮ＝(Ｆ)ＨＥＸＳＮ＝
(０)ＨＥＸのとき、本来ならば１ワード分の演算（図８
の如く、１６ビットの演算ビット幅を指定している）を
行うため、次の処理では現在のワード境界を越えること
になるが、（４）式の如くワード境界を越えることを示
す桁上り信号ＡＣが出力されない。 【００４３】 ＷＮ＋ＳＮ＝(Ｆ)ＨＥＸ＋(０)ＨＥＸ＝(Ｆ)ＨＥＸ …（４） このため、ビットアドレス加算器ＡＤＢでは、加算処理
を行う場合には、（４）式の如く必ず“１”を加算しな
ければならない。 【００４４】 （ＷＮ＋１）＋ＳＮ＝(Ｆ)ＨＥＸ＋(１)ＨＥＸ＋(０)ＨＥＸ ＝(１０)ＨＥＸ …（４） この様に、“１”を加算することで必要な桁上り信号Ａ
Ｃを出力できる。従ってこの“１”を加算することは必
要不可欠なこととなる。 【００４５】上述した桁上り信号ＡＣは、次の演算サイ
クルにおいて、そのビット位置が現在のワード境界を越
えるか越えないかという判断信号として用いることがで
きる。すなわち、ビットアドレス加算器ＡＤＢからの桁
上り信号ＡＣは、 （１） 新しいデータが必要になるという予告信号と見
ることができる。 【００４６】（２） 且つ、この信号ＡＣを用いてワー
ドアドレス加算器ＡＤＷを更新することで、上記（１）
のデータをアクセスするためのアドレスを同時に生成で
きることになる。すなわち、ビットアドレス加算器ＡＤ
Ｂからの桁上げ信号ＡＣは、図９に示す様に処理エリア
ＸＡ，及びＸＢに対するメモリインターフェイス部ＭＩ
Ｆのアクセスタイミングとして用いることができる。ま
た、演算開始ビット位置ＳＮ及びＤＮを格納するレジス
タＳＮＲ及びＤＮＲが個別に存在するため、上記
（１），（２）はそれぞれの処理エリアＸＡ及びＸＢ単
位に機能することができる。 【００４７】これまで述べた本発明の実施例を、図１で
示した画像処理に適用した場合の処理フローを図１０に
示す。 【００４８】図１０において、Ｐ１は演算開始ビット位
置ｎｂまで含めた処理エリアＸＢのアドレスＢＯ及びｎ
ｂを設定（ｎｂはＳＮＲに設定される：ＳＮ＝ｎｂ）す
る処理ステップ、Ｐ２は演算開始ビット位置ｎａまで含
めた処理エリアＸＡのアドレスＡＯ及びｎａを設定（ｎ
ａはＤＮＲに設定される：ＤＮ＝ｎａ）する処理ステッ
プ、Ｐ３は前述したＭｏｄｉｆｙ機能を有するＭｏｄｉ
ｆｙ機能ＦＣにおける処理ステップ、Ｐ４はビットアド
レス加算器ＡＤＢ及びワードアドレス加算器ＡＤＷを用
いて、処理エリアＸＢにおける次の演算開始ビット位置
ＳＮを求める処理ステップ、Ｐ５は上記Ｐ４と同様に処
理エリアＸＡにおける次の演算開始ビット位置ＳＮを求
める処理ステップ、ＸＰ１は処理エリアＸＢからワード
データをリードアクセスする処理ステップ、ＸＰ２は処
理エリアＸＡに対して演算結果をリードでライトアクセ
スする処理ステップ、ＸＰ３は処理エリアＸＡからワー
ドデータをリードアクセスする処理ステップ、ＰＢ１は
ラスタ−Ｒ０〜ｍ単位に一連の処理の終了を判定する処
理ステップ、ＸＢ１及びＸＢ２は桁上り信号ＡＣの有無
により、前記処理ステップＸＰ１，ＸＰ２，ＸＰ３の実
行を判定する処理ステップである。 【００４９】上記した処理ステップＸＢ１，ＸＢ２で
は、下記の判定処理を行う。 【００５０】（１） 次の演算処理の対象範囲が、現在
のワード境界内或いは境界外かを判定する。 【００５１】（２） 処理ステップＸＢ１では、現在の
ワード境界内（図９Ｃａｓｅ１）であれば処理ステップ
ＸＰ１は実行せず、ワード境界外（図９Ｃａｓｅ２）で
あれば処理エリアＸＢから次の演算処理に必要となるワ
ードデータをリードアクセスする処理ステップＸＰ１を
実行する。 【００５２】（３） 処理ステップＸＢ２では、ワード
境界外（図９Ｃａｓｅ３）であれば処理ステップＸＰ
２，ＸＰ３は実行しない。しかし、ワード境界外（図９
Ｃａｓｅ４）のときには、処理エリアＸＡから上述した
様に次のワードデータをリードアクセスする処理ステッ
プＸＰ３を実行する。 【００５３】（４） 更に、このｃａｓｅ４では以下の
理由から処理エリアＸＡに対するライトアクセスする処
理ステップＸＰ２を実行する。すなわち、処理エリアＸ
Ａは前述（図１）の如くＣＲＴ画面と１対１に対応する
画像エリアＭ１に含まれ、これは演算処理したデータ
（結果）のライトアクセス対象エリアであることを示
す。一方、レジスタＤＮＲにある処理エリアＸＡの演算
開始ビット位置を管理するＤＮを用いて次の開始位置を
求めた結果、例えば現在のワード境界を越えたことは１
ワード分の演算処理が終了したことを示す。 【００５４】なお、以上の処理ステップＸＢ１及びＸＢ
２における判定は、前述した様にビットアドレス加算器
ＡＤＢからの桁上り信号ＡＣの有無によって行われる。
更に、この桁上り信号ＡＣがどのレジスタＤＮＲ或いは
ＳＮＲを用いた時の信号であるかで図９に示した４つの
ｃａｓｅは容易に区別できる。従って、第１１図に示す
様に上記４ｃａｓｅの判断を例えばメモリインターフェ
イス部ＭＩＦで行うことにより、図１０に示した処理ス
テップＸＢ１及びＸＰ１で構成される処理ステップ群Ｘ
１と処理ステップＸＢ２，ＸＰ２及びＸＰ３で構成され
る処理ステップ群Ｘ２は削除できる。なお、図１１にお
いて、Ｐ１〜５ ，ＰＢ１は図１０に示した各処理ステ
ップと同様の処理を行う処理ステップである。 【００５５】これまで述べた本発明の動作を図１２〜図
１４に示す。これらの図に示した初期値は、処理エリア
ＸＢにおける演算開始ビット位置ＳＮ＝(５)ＨＥＸ ，
ワードアドレスをＢＯ、処理エリアＸＡにおける演算開
始ビット位置ＤＮ＝(Ａ)ＨＥＸ ，ワードアドレスをＡ
Ｏ、また演算ビット幅ＷＮ＝(３)ＨＥＸの場合を示して
いる。図１２は、図９におけるｃａｓｅ１及びｃａｓｅ
３を示し、図１３はｃａｓｅ４を、また図１４はｃａｓ
ｅ２を示した図である。 【００５６】 【発明の効果】本発明によれば、以下の効果を達成でき
る。 【００５７】（１） 従来のワードアドレス加算器ＡＤ
Ｗに新しくビットアドレス加算器ＡＤＢを付加したこと
で、それぞれ演算開始ビット位置ＳＮ或いはＤＮが異な
るデータ間の演算処理の管理及びその制御が単純化され
る。 【００５８】（２） また、ビットアドレス加算器ＡＤ
Ｂの桁上げ信号ＡＣをワードアドレス加算器ＡＤＷの更
新信号とし、更に２つの個別のレジスタＳＮＲ及びＤＮ
Ｒを設けることで、ビット管理される内部演算処理に対
してワード管理される処理エリアＸＡ或いはＸＢへのデ
ータアクセスタイミングが個別に且つ容易に行える。 【００５９】（３） ビット及びワードアドレスの管
理、更に外部データのアクセス管理をハードウエア化す
ることで、処理フローが単純化され、その処理ステップ
が従来と比較（図３及び図１１参照）して１／３以下と
なり、処理の高速化が図れる。 【００６０】以上述べた本発明の効果は、前述した様に
下記のハードウエアにより容易に実現できる。 【００６１】（１） ビットアドレス加算器ＡＤＢ （２） ２つのレジスタＳＮＲ及びＤＮＲ 上記ハードウエアは、例えば外部データとのアクセス単
位がワードであれば４ビット構成、或いはアクセス単位
がバイトであれば３ビット構成となり、極めて付加する
ハードウエアの増加は少ないものですむ。しかし、これ
に対するソフトウエア、すなわち処理性への効果は前述
の通り非常に大きな効果となる。
【図面の簡単な説明】
【図１】本発明が対象とする画像データ処理を示す図で
ある。 【図２】従来技術の説明図である。 【図３】従来技術の説明図である。 【図４】従来技術の説明図である。 【図５】従来技術の説明図である。 【図６】従来技術の説明図である。 【図７】本発明の一実施例の説明図である。 【図８】本発明の一実施例の説明図である。 【図９】本発明の一実施例の説明図である。 【図１０】本発明の一実施例の説明図である。 【図１１】本発明の一実施例の説明図である。 【図１２】本発明の一実施例の説明図である。 【図１３】本発明の一実施例の説明図である。 【図１４】本発明の一実施例の説明図である。 【符号の説明】 ＡＤＢ…ビットアドレス加算器 ＷＮＲ…演算ビット幅ＷＮを格納するレジスタ ＳＮＲ…演算開始ビット位置ＳＮを格納するレジスタ ＤＮＲ…演算開始ビット位置ＤＮを格納するレジスタ ＡＣ…桁上げ信号
ある。 【図２】従来技術の説明図である。 【図３】従来技術の説明図である。 【図４】従来技術の説明図である。 【図５】従来技術の説明図である。 【図６】従来技術の説明図である。 【図７】本発明の一実施例の説明図である。 【図８】本発明の一実施例の説明図である。 【図９】本発明の一実施例の説明図である。 【図１０】本発明の一実施例の説明図である。 【図１１】本発明の一実施例の説明図である。 【図１２】本発明の一実施例の説明図である。 【図１３】本発明の一実施例の説明図である。 【図１４】本発明の一実施例の説明図である。 【符号の説明】 ＡＤＢ…ビットアドレス加算器 ＷＮＲ…演算ビット幅ＷＮを格納するレジスタ ＳＮＲ…演算開始ビット位置ＳＮを格納するレジスタ ＤＮＲ…演算開始ビット位置ＤＮを格納するレジスタ ＡＣ…桁上げ信号
【手続補正書】
【提出日】平成８年３月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 画像処理プロセッサ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】１．
多数のビットで構成され、予め定められたビット数
から成るワード単位に区分されたメモリに、複数ビット
の集合から成る第一の画像データと複数ビットから成る
第二の画像データとを論理合成し、当該合成画像データ
を前記メモリに記憶する画像処理プロセッサであって、 前記第一の画像データが記憶された任意のビット位置を
格納する第一のレジスタと、 前記第二の画像データが記憶された任意のビット位置を
格納する第二のレジスタと、 前記第一の画像データと前記第二の画像データとの論理
合成処理の任意のビット幅を格納する第三のレジスタ
と、 前記第一の画像データと前記第二の画像データとを、前
記第一及び第二のレジスタに格納されたビット位置か
ら、前記ワード単位に順次入力し、前記第一の画像デー
タを基準とし、当該第一の画像データに、前記第一の画
像データが格納された任意のビット位置から、前記第三
のレジスタに格納された任意ビット幅の前記第二の画像
データを順次論理合成するデータ処理部と、 前記メモリから前記第一の画像データと前記メモリから
前記第一の画像データに合成する前記第二の画像データ
とをワード単位に順次読み出して前記データ処理部に順
次入力し、前記データ処理部からの合成画像データを前
記画像データを読み出した前記ワード位置に順次格納記
憶する目盛りアクセス部とを具備して成る画像処理プロ
セッサ。２． 第一の画像データは被合成画像データであり、第二
の画像データは合成画像データである事を特徴とする特
許請求の範囲第一項記載の画像処理プロセッサ。３． 第一の画像データ、第二の画像データはピクセルデ
ータである事を特徴とする特許請求の範囲第一項記載の
画像処理プロセッサ。
から成るワード単位に区分されたメモリに、複数ビット
の集合から成る第一の画像データと複数ビットから成る
第二の画像データとを論理合成し、当該合成画像データ
を前記メモリに記憶する画像処理プロセッサであって、 前記第一の画像データが記憶された任意のビット位置を
格納する第一のレジスタと、 前記第二の画像データが記憶された任意のビット位置を
格納する第二のレジスタと、 前記第一の画像データと前記第二の画像データとの論理
合成処理の任意のビット幅を格納する第三のレジスタ
と、 前記第一の画像データと前記第二の画像データとを、前
記第一及び第二のレジスタに格納されたビット位置か
ら、前記ワード単位に順次入力し、前記第一の画像デー
タを基準とし、当該第一の画像データに、前記第一の画
像データが格納された任意のビット位置から、前記第三
のレジスタに格納された任意ビット幅の前記第二の画像
データを順次論理合成するデータ処理部と、 前記メモリから前記第一の画像データと前記メモリから
前記第一の画像データに合成する前記第二の画像データ
とをワード単位に順次読み出して前記データ処理部に順
次入力し、前記データ処理部からの合成画像データを前
記画像データを読み出した前記ワード位置に順次格納記
憶する目盛りアクセス部とを具備して成る画像処理プロ
セッサ。２． 第一の画像データは被合成画像データであり、第二
の画像データは合成画像データである事を特徴とする特
許請求の範囲第一項記載の画像処理プロセッサ。３． 第一の画像データ、第二の画像データはピクセルデ
ータである事を特徴とする特許請求の範囲第一項記載の
画像処理プロセッサ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 青津 広明
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 占部 喜一郎
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．バイト或いはその任意倍数単位で演算処理するデー
タのアドレス管理を、該バイト或いはその任意倍数単位
でアドレス更新する第１のアドレス加算器を用いて行う
処理装置において、ビット或いはその任意倍数単位でア
ドレス更新する第２のアドレス加算器を設けたことを特
徴とするアドレス管理方式。 ２．特許請求の範囲第１項において、バイト或いはその
任意数単位で演算処理されるデータ長境界の範囲内で任
意に表わされる演算ビット幅の範囲内で任意に表わされ
る演算ビッグ幅の値と、前記第２アドレス加算器が表現
する現在の演算開始ビット位置の値を該第２のアドレス
加算器を用いて加算を行い、次の演算処理における演算
開始ビット位置を生成することを特徴とするアドレス管
理方式。 ３．特許請求の範囲第１項において、演算処理データの
ビットアドレスを表わす演算処理開始ビット位置の値を
格納する第１のレジスタと、被演算処理データのビット
アドレスを表わす演算処理開始ビット位置の値を格納す
る第２のレジスタを設け、該演算処理データのビットア
ドレスと該被演算処理データのビットアドレスの管理が
独立に行えることを特徴とするアドレス管理方式。 ４．特許請求の範囲第１項において、前記第１のアドレ
ス加算器で行うバイト或いはその任意倍数単位のアドレ
ス更新は、前記第２のアドレス加算器の桁上がり信号に
よって行うことを特徴とするアドレス管理方式。 ５．特許請求の範囲第１項において、外部メモリ等のデ
ータアクセスのたのアドレス管理は前記第１のアドレス
加算器を用い、内部の演算処理データのアドレス管理は
前記第２のアドレス加算器を用いて管理することを特徴
とするアドレス管理方式。 ６．特許請求の範囲第４項において、前記第２のアドレ
ス加算器からの桁上がり信号が出力された時に、外部メ
モリアクセスを行うことを特徴とするアドレス管理方
式。 ７．特許請求の範囲第２項または第３項において、前記
第２のアドレス加算器が前記演算処理開始ビット位置を
格納する第１のレジスタの内容を用いて加算した場合に
は、該第２のアドレス加算器から得られる更新されたビ
ット位置を格納し、該第２のアドレス加算器が前記演算
処理開始ビット位置を格納する第２のレジスタの内容を
用いて加算した場合には該第２のアドレス加算器から得
られる更新されたビット位置を該第２のレジスタに格納
することを特徴とするアドレス管理方式。 ８．特許請求の範囲第３項または第６項において、前記
演算処理開始ビット位置を格納する第１のレジスタの内
容を用いて前記第２のアドレス加算器より前記桁上り信
号が出力された場合には、前記だい１のアドレス加算器
で更新された次のアドレスにより外部メモリからデータ
をリードし、前記被演算処理開始ビット位置を格納する
第２のレジスタの内容を用いて前期第２のアドレス加算
器より桁上り信号が出力された場合には、前記第１のア
ドレス加算器で更新された次のアドレスにより外部メモ
リからデータをリードし、更に前記第１のアドレス加算
器で更新される前のアドレスを用いて現在完了している
演算処理結果のデータを外部メモリにライトすることを
特徴とするアドレス管理方式。 ９．特許請求の範囲第２項または第４項において、前記
演算ビット幅の値と前記演算処理データの演算開始ビッ
ト位置の値と前期被演算処理データの演算開始ビット位
置の値は全て前記第２のアドレス加算器が表現可能な範
囲と同一にし、前記第２のアドレス加算器を用いる場合
には必ず“１”を加算することを特徴とするアドレス管
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025020A JP2735065B2 (ja) | 1996-02-13 | 1996-02-13 | 画像処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8025020A JP2735065B2 (ja) | 1996-02-13 | 1996-02-13 | 画像処理プロセッサ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208257A Division JP2914966B2 (ja) | 1984-10-05 | 1984-10-05 | 画像処理方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241243A true JPH08241243A (ja) | 1996-09-17 |
| JP2735065B2 JP2735065B2 (ja) | 1998-04-02 |
Family
ID=12154236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8025020A Expired - Lifetime JP2735065B2 (ja) | 1996-02-13 | 1996-02-13 | 画像処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735065B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048378A (ja) * | 2004-08-04 | 2006-02-16 | Sanyo Electric Co Ltd | メモリ制御装置及びこれを具えた電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60172085A (ja) * | 1984-02-17 | 1985-09-05 | 株式会社日立製作所 | 図形処理装置 |
-
1996
- 1996-02-13 JP JP8025020A patent/JP2735065B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60172085A (ja) * | 1984-02-17 | 1985-09-05 | 株式会社日立製作所 | 図形処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048378A (ja) * | 2004-08-04 | 2006-02-16 | Sanyo Electric Co Ltd | メモリ制御装置及びこれを具えた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735065B2 (ja) | 1998-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7363478B2 (en) | Retrieving multi-byte vector elements from byte indexed table using replicated and consecutive number added indices for each element index | |
| JPS61500872A (ja) | ビットマップ化されたグラフィックシステムにおいてキャラクタを表示するための装置と方法 | |
| JPH07104818B2 (ja) | 大規模仮想アドレス空間の提供装置及びアドレス変換方法 | |
| US7302525B2 (en) | Method and apparatus for efficiently accessing both aligned and unaligned data from a memory | |
| JPS6160133A (ja) | アドレス算出装置 | |
| JPH08241243A (ja) | 画像処理プロセッサ | |
| KR900005227B1 (ko) | 비트연산 처리장치 | |
| JPH08241244A (ja) | アドレス管理方式 | |
| JP2914966B2 (ja) | 画像処理方法および装置 | |
| JPS61275792A (ja) | 表示制御装置 | |
| JP2003186866A (ja) | データ駆動型情報処理装置およびその処理方法 | |
| JPS6148174B2 (ja) | ||
| JP3266914B2 (ja) | データ管理装置 | |
| JPH0468453A (ja) | データ転送装置 | |
| JPH0697393B2 (ja) | ビットマップ処理装置 | |
| JPH0478942A (ja) | メモリアクセス回路 | |
| JP3042666B2 (ja) | データベース・システムにおけるデータベース情報表示装置 | |
| JPH01255933A (ja) | 掃出し制御方式 | |
| JPH06203170A (ja) | ３次元表示装置 | |
| JP2817848B2 (ja) | 表示制御装置 | |
| JPH0377533B2 (ja) | ||
| JPS6010483A (ja) | スタツクメモリ制御方式 | |
| JPS61267162A (ja) | デ−タ転送装置 | |
| JPH05250253A (ja) | メモリアクセス制御システム | |
| JPH02114344A (ja) | ガーベジコレクション処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |