JPH05250253A - メモリアクセス制御システム - Google Patents

Abstract

(57)【要約】 【目的】 メモリへの競合するアクセス要求間で良好な
兼ね合いを可能にしたメモリアクセス制御システムを提
供する。 【構成】 このメモリアクセス制御システムはメモリへ
のアクセスを優先順に許可するメモリ優先順位制御器
（１４００）を含む。メモリ優先順位制御器はメモリ、
表示更新制御器及びローカル処理ユニットに接続され、
アクセス優先順位を可変にでき、ペンディングのメモリ
アクセス要求がある場合には表示更新制御器の表示更新
アクセス要求（１４０１）を許可し、ペンディングのメ
モリアクセス要求がない場合にはローカル処理ユニット
のローカルプロセッサアクセス要求（１４０５）を許可
する。ローカルプロセッサアクセス要求が表示内容変更
要求を含む場合に、表示内容を変更する速度を表示リフ
レッシュ、メモリリフレッシュ及びホストプロセッサア
クセスが頻繁でない時に増大することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータグラフィ
ックの分野に係る。より詳細には、本発明は、コンピュ
ータメモリが、ディスプレイの各個々の画素又はピクセ
ルに対するデータを、ディスプレイにおけるそのピクセ
ルの位置に対応するメモリの位置に記憶するようなビッ
トマップ式のコンピュータグラフィックの分野に係る。
ビットマップ式のコンピュータグラフィックはダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のビット当た
りのコストが低いことにより顕著な利点がある。メモリ
のビット当たりのコストが低いことから、より大きく且
つより複雑な表示をビットマップモードで形成すること
ができる。

【０００２】

【従来の技術】メモリのビット当たりのコストが減少さ
れ、ひいては、ビットマップ式のコンピュータグラフィ
ックの容量が増加されることにより、ビットマップ式メ
モリをコンピュータグラフィックの分野に効果的に利用
することのできる処理装置が必要とされている。特に、
コンピュータのメインプロセッサの制御のもとで線や円
のような簡単な図形を描くことのできる或る形式の装置
が形成されている。更に、この形式の幾つかの装置は、
ビットブロック転送（ＢＩＴ−ＢＬＴ又はラスタ動作と
して知られている）のための或る限定された機能を備え
ており、これは、メモリの或る位置から別の位置へ像デ
ータを転送すると共に、そのデータをメモリ内の指定位
置のデータと論理的又は演算的に組合せることを含む。

【０００３】

【発明が解決しようとする問題点】線を描くと共に他の
基本的なグラフィック動作を実行する固定布線機能を有
したこれらのビットマップ制御器は、ビットマップディ
スプレイの性能要求に合致する１つの解決策を代表する
ものである。しばしば使用されている大部分のグラフィ
ック動作の幾つかを実行する内蔵アルゴリズムは、全シ
ステム性能を改善する１つの方法を提供する。然し乍
ら、有用なグラフィックシステムは、このような固定布
線式の制御器で実行される幾つかの機能に加えて、多数
の機能をしばしば必要とする。これらの付加的に要求さ
れる機能は、コンピュータの主プロセッサによりソフト
ウェアで実施させねばならない。典型的に、これらの固
定布線式のビットマップ制御器では、プロセッサがビッ
トマップメモリに対して限定されたアクセスを行なうこ
としかできず、従って、固定布線式制御器の固定された
１組の機能的な容量をソフトウェアによって増大するこ
とのできる程度が制限される。そこで、より強力なグラ
フィック制御器を提供するか或いはシステムプロセッサ
によってこのメモリへ良好なアクセスを行なえるように
するか又はその両方によって、ビットマップ式メモリの
内容を制御するという問題に対して融通性の高い解決策
を提供できれば非常に有用である。

【０００４】

【問題点を解決するための手段】本発明の特徴は、可変
の優先順位に基づいて作動するメモリ（アクセス）優先
順位制御器にある。ビットマップグラフィックシステム
においては、ビットマップメモリへのアクセスに対して
多数の装置がしばしば競合する。主として、ビットマッ
プから表示すべきデータを呼び出すためには、メモリを
周期的に読み取らねばならない。ビットマップメモリが
ダイナミックランダムアクセスメモリで形成されている
場合には、このメモリを周期的に更新しなければならな
い。更に、ビットマップメモリは、ディスプレイを制御
するためにビットマップ内のデータを操作するグラフィ
ックデータプロセッサによってアクセスされねばならな
い。更に、システムの主たるデータ処理機能を発揮する
ホストプロセッサもビットマップメモリへアクセスする
ことができる。

【０００５】ビットマップメモリへアクセスする優先順
位についての判断は、比較的簡単である。第１の優先順
位は、ディスプレイを更新しなければならず、さもなく
ば、ディスプレイは不安定となる。次の優先順位は、一
般に、メモリをリフレッシュさせる。というのは、この
機能は、ビットマップ内のデータが失われないようにす
るからである。大部分のシステムにおいて、ホストプロ
セッサは、グラフィックデータプロセッサより高い優先
順位を有している。というのは、ホストプロセッサは、
グラフィックデータプロセッサに勝る監視能力を有して
いるからである。このような優先順位ハイアラーキの実
施は、困難なものではない。

【０００６】上記のハイアラーキは、或る問題を生じ
る。このハイアラーキによれば、グラフィックデータプ
ロセッサが最も低い優先順位となる。これは、ビットマ
ップの内容を制御する装置であり、従って、ディスプレ
イの内容は、最も低い優先順位となる。これにより、デ
ィスプレイを変更する機能が比較的速度の遅いものとな
る。本発明の実施例によれば、ディスプレイの変更速度
は、可変の優先順位を用いることによって増加される。
ビットマップメモリへのアクセス要求がペンディングに
なる場合には、優先順位のハイアラーキは上記したもの
となる。然し乍ら、ペンディングのアクセス要求が他に
ない場合には、グラフィックデータプロセッサが第１の
優先順位となる。従って、ディスプレイの変更速度は、
ディスプレイのリフレッシュ、メモリのリフレッシュ及
びホストプロセッサのアクセスが比較的頻繁でない場合
に増加される。

【０００７】本発明の効果的な実施例においては、グラ
フィックデータプロセッサの１つのメモリアクセスに多
数のメモリサイクルが要求される。このような場合、グ
ラフィックデータプロセッサのその後のアクセス要求
は、グラフィックデータプロセッサの最初のメモリアク
セス要求よりも高い優先順位となる。これは、２つ以上
の多数のメモリサイクルのメモリグラフィックアクセス
の重畳を効果的に防止する。これらのその後のメモリア
クセスサイクルは、ディスプレイのリフレッシュ、メモ
リのリフレッシュ及びホストプロセッサのアクセスより
も低い優先順位となる。従って、グラフィックデータプ
ロセッサの多数のサイクルのメモリアクセスは、メモリ
サイクル間に配置された１つ以上の優先順位の高いメモ
リアクセスとなる。このシステムは、ビットマップメモ
リへの競合するアクセス要求間で良好な兼ね合いをとる
ように働く。

【０００８】

【実施例】本発明のこれら及び他の目的は、添付図面を
参照した以下の詳細な説明より容易に理解されよう。図
１は、本発明の原理に基づいて構成したグラフィックコ
ンピュータシステム１００のブロック図である。このグ
ラフィックコンピュータシステム１００には、ホスト処
理システム１１０、グラフィックプロセッサ１２０、メ
モリ１３０、シフトレジスタ１４０、ビデオパレット１
５０、デジタル−ビデオコンバータ１６０及びビデオデ
ィスプレイ１７０が含まれている。

【０００９】ホスト処理システム１１０は、グラフィッ
クコンピュータシステム１００用に大きな計算容量を備
えている。ホスト処理システム１１０は、少なくとも１
個のマイクロコンピュータ、リードオンリメモリ、ラン
ダムアクセスメモリ及び周辺機器を備えて完全なコンピ
ュータシステムを構成することが望ましい。ホスト処理
システム１１０は、更に、キーボード或いはマウス等の
ある形式の入力装置とディスクドライブ等のある形式の
長期間記憶装置も備えていることが望ましい。ホスト処
理システム１１０の構造は、一般的な公知のものである
から、ここでは、され以上詳くは述べない。ホスト処理
システム１１０の本質的な特徴は、本発明に関する限
り、このホスト処理システム１１０がユーザーに示す可
視表示の内容を決定することである。

【００１０】グラフィックプロセッサ１２０は、特定の
ビデオ表示をユーザに与えるために、本発明により優れ
たデータ操作性を備えている。グラフィックプロセッサ
１２０は、ホストバス１１５を通じて、ホスト処理シス
テム１１０に両方向接続されている。本発明によれば、
グラフィックプロセッサ１２０は、ホスト処理システム
１１０からの独立データプロセッサとして作動する。然
し乍ら、グラフィックプロセッサ１２０は、ホストバス
１１５を通じたホスト処理システム１１０からの要求に
も応答することが予想される。グラフィックプロセッサ
１２０は、更に、メモリ１３０と通信すると共に、ビデ
オメモリバス１２２を通じてビデオパレット１５０とも
通信する。グラフィックプロセッサ１２０は、ビデオメ
モリバス１２２を通じて、ビデオＲＡＭ１３２内に記憶
されているデータを制御する。グラフィックプロセッサ
１２０は、更に、ビデオＲＡＭ１３２内或いはリードオ
ンリメモリ１３４内のいずれかに記憶されているプログ
ラムによって制御される。リードオンリメモリ１３４
は、１つ以上のフォント型の英文字数字キャラクタ及び
頻繁に使用される像等の各種グラフィックイメージデー
タを更に含んでいてもよい。グラフィックプロセッサ１
２０は、更に、ビデオパレット１５０内に記憶されてい
るデータも制御する。この特徴については、以下に詳述
する。グラフィックプロセッサ１２０は、更に、ビデオ
制御バス１２４を通じて、デジタル−ビデオコンバータ
１６０も制御する。グラフィックプロセッサ１２０は、
ビデオ制御バス１２４を通じてデジタル−ビデオコンバ
ータ１６０の制御によって、ユーザに提示されるビデオ
像のフレーム当たりの走査線の本数と走査線の長さとを
制御することができる。

【００１１】ビデオメモリ１３０は、ビデオバス１２２
を通じてグラフィックプロセッサ１２０に両方向接続さ
れているビデオＲＡＭ１３２を含んでいると共に、リー
ドオンリメモリ１３４も含んでいる。ビデオＲＡＭ１３
２は、前述したように、ビットマップされたグラフィッ
クデータを含んでおり、このグラフィックデータが、ユ
ーザに与えられるビデオ像を制御する。このビデオデー
タは、ビデオバス１２２を通じて、グラフィックプロセ
ッサ１２０によって操作される。更に、現在の表示スク
リーンに対応するビデオデータは、ビデオ出力バス１３
６を通じてビデオＲＡＭ１３２からの出力である。ビデ
オ出力バス１３６からのデータは、ユーザに示される画
素に対応する。ビデオＲＡＭ１３２は、好ましい実施例
においては、本発明の譲受者であるテキサス・インスト
ゥルメンツ・コーポレーション（Texas Instruments Co
rporation)社製の複数のＴＭＳ４１６１ ６４Ｋ動的ラ
ンダムアクセス集積回路によって形成される。このＴＭ
Ｓ４１６１ ６４Ｋ集積回路は、デュアルポートを含ん
でおり、このデュアルポートによって、表示の再生と表
示の更新とを干渉なしに行うことができる。

【００１２】シフトレジスタ１４０は、ビデオＲＡＭ１
３０からビデオデータを受け取り、そのデータを表示ビ
ット流に構成する。このメモリは、ビデオランダムアク
セスメモリ１３２の典型的な構成に基づいて多数の別々
のランダムアクセスメモリ集積回路によって構成され
る。これらの集積回路の各々の出力は、典型的には、わ
ずか１ビット幅である。従って、ユーザに提示する像を
指定するための充分に高いデータ出力率を得るために
は、複数の回路からのデータを集めることが必要であ
る。シフトレジスタ１４０は、ビデオ出力バス１３６か
ら並列にロードされる。このデータは、ライン１４０と
直列の出力である。このようにして、シフトレジスタ１
４０は、表示ビット流を構成し、この表示ビット流が、
ラスタ走査ビデオ表示内の各ドットを指定するのに充分
な高い率でビデオデータを供給する。

【００１３】ビデオパレット１５０は、バス１４５を通
じて、シフトレジスタ１４０からの高速ビデオデータを
受け取る。ビデオパレット１５０は、メモリバス１２２
を通じて、グラフィックプロセッサ１２０からのデータ
も受け取る。ビデオパレット１５０は、バス１４５に受
け取ったデータをバス１５５のビデオレベル出力に変換
する。この変換は、ルック・アップテーブルによって行
われる。このルック・アップテーブルは、ビデオメモリ
バス１２２を通じて、グラフィックプロセッサ１２０に
よって指定される。ビデオパレット１５０の出力は、各
画素について色相と彩度とを含んでいてもよいし、各ピ
クセルについて赤、緑及び青の三原色レベルを含んでい
てもよい。ビデオメモリ１３２内に記憶されているコー
ドからの変換テーブルと、バス１５５を通じたデジタル
レベル出力とは、ビデオメモリバス１２２を通じて、グ
ラフィックプロセッサ１２０によって制御される。

【００１４】デジタル−ビデオコンバータ１６０は、バ
ス１５５を通じてビデオパレット１５０からデジタルビ
デオ情報を受け取る。デジタル−ビデオコンバータ１６
０は、ビデオ制御バス１２４を通じてグラフィックプロ
セッサ１２０によって制御される。デジタル−ビデオコ
ンバータ１６０は、ビデオパレット１５０のデジタル出
力をビデオ出力１６５を通じてビデオディスプレイ１７
０に供給するための希望のアナログレベルに変換するよ
うに働く。デジタル−ビデオコンバータ１６０は、水平
走査線当たりのピクセル数とフレーム当たりの走査線の
数とを指定するために、例えば、ビデオ制御バス１２４
を通じてグラフィックプロセッサ１２０によって制御さ
れる。グラフィックプロセッサ１２０内のデータは、同
期信号と帰線消去信号と帰線信号の発生を、デジタル−
ビデオコンバータ１６０を通じて制御する。ビデオ信号
のこれらの部分は、ビデオメモリ１３２内に記憶された
データによっては指定されず、希望のビデオ出力を指定
するために必要な制御信号を形成する。

【００１５】更に、ビデオディスプレイ１７０は、ビデ
オ出力ライン１６５を通じてデジタル−ビデオコンバー
タ１６０からのビデオ出力を受け取る。ビデオディスプ
レイ１７０は、グラフィックコンピュータシステムのオ
ペレータが見る指定のビデオ像を発生する。ビデオパレ
ット１５０、デジタル−ビデオコンバータ１６０及びビ
デオディスプレイ１７０は、２つの主要なビデオ技術に
基づいて操作されるということに注意されたい。第１の
技術では、ビデオデータが色相と彩度に関して各ピクセ
ルについて指定される。他方の技術では、赤、緑及び青
の三原色レベルが各ピクセルについて指定される。これ
らの主要な技術のどちを選択するかは、選択が可能であ
る。ビデオパレット１５０、デジタル−ビデオコンバー
タ１６０及びビデオディスプレイ１７０は、この技術と
両立するように構成しなければならない。然し乍ら、本
発明の原理は、グラフィックプロセッサ１２０の操作に
関しては、ビデオ技術のどちらを選択しても、変わりは
ない。

【００１６】図２は、グラフィックプロセッサ１２０を
更に詳細に示すものである。グラフィックプロセッサ１
２０は、中央処理ユニット２００、特別グラフィックハ
ードウェア２１０、命令キャッシュ２３０、ホストイン
ターフェイス２４０、メモリインターフェイス２５０、
入力／出力レジスタ２６０及びビデオ表示制御器２７０
を含んでいる。

【００１７】グラフィックプロセッサ１２０の心臓部
は、中央処理ユニット２００である。中央処理ユニット
２００は、汎用中央処理ユニットに通常含まれる多数の
算術処理及び論理処理を含む一般データ処理を行うため
の容量を備えている。更に、中央処理ユニット２００
は、単独で、或いは特別グラフィックハードウェア２０
０と共に、多数の特別なグラフィック命令を制御する。

【００１８】グラフィックプロセッサ１２０は、主バス
２０５を含んでおり、この主バス２０５は、中央処理ユ
ニット２００を含むグラフィックプロセッサ１２０の大
部分に接続されている。中央処理ユニット２００は、多
数のデータレジスタを含む１組のレジスタファイルに、
両方向レジスタバス２０２を通じて、両方向に接続され
ている。レジスタファイル２２０は、中央処理ユニット
２００によって使用される時に利用可能なデータの保管
場所として作用する。以後に更に詳しく述べるように、
レジスタファイル２２０は、中央処理ユニット２００に
よって使用される汎用レジスタを含んでいる上に、グラ
フィック命令用の暗黙のオペランドを記憶するために使
用される多数のデータレジスタを含んでいる。

【００１９】中央処理ユニット２００は、命令キャッシ
ュバス２０４を通じて命令キャッシュ２３０に接続され
ている。命令キャッシュ２３０は、更に、汎用バス２０
５に接続されており、ビデオメモリバス１２２とメモリ
インターフェイス２５０とを通じてビデオメモリ１３０
からの命令ワードをロードすることもできる。命令キャ
ッシュ２３０の目的は、中央処理ユニット２００のある
機能の実行をスピードアップすることである。反復機能
或いは中央処理ユニット２００によって実行されるプロ
グラムの特定の部分内で頻繁に使用される機能は、命令
キャッシュ２３０内に記憶することもできる。命令キャ
ッシュバス２０４を通じた命令キャッシュ２３０へのア
クセスは、ビデオメモリ１３０へのアクセスよりも更に
速いものである。従って、中央処理ユニット２００によ
って実行されるプログラムは、反復命令或いは頻繁に使
用される一連の命令を命令キャッシュ２３０内に予備的
にロードすることによってスピードアップすることがで
きる。これを行うと、これらの命令は、速く取り出すこ
とができるために、速く実行することができる。命令キ
ャッシュ２３０は、同一の組の命令を常に含んでいる必
要はないが、中央処理ユニット２００によって実行され
るプログラムの特定の部分内で頻繁に使用される特定の
組の命令をロードすることができる。

【００２０】ホストインターフェイス２４０は、ホスト
インターフェイスバス２０６を通じて中央処理ユニット
２００に接続されている。ホストインターフェイス２４
０は、更にホストシステムバス１１５を通じてホスト処
理システム１１０にも接続されている。ホストインター
フェイス２４０は、ホスト処理システム１１０とホスト
システムバス１１５との間の通信を制御刷るように作用
する。ホストインターフェイス２４０は、ホスト処理シ
ステム１１０とグラフィックプロセッサ１２０との間の
データ転送のタイミングを制御する。この点について
は、ホストインターフェイス２４０は、ホスト処理シス
テム１１０がグラフィックプロセッサ１２０に割り込む
ことを可能にするか、或いは、逆に、グラフィックプロ
セッサ１２０がホスト処理システム１１０に割り込むこ
とを可能にする。ホストインターフェイス２４０は、更
に、主バス２０５に接続されており、これによって、ホ
スト処理システム１１０がメモリ１３０内に記憶されて
いるデータを直接制御することを可能にする。典型的に
は、ホストインターフェイス２４０は、ホスト処理シス
テム１１０からグラフィックプロセッサ１２０へのグラ
フィック要求を通信して、ホストシステムがビデオディ
スプレイ１７０によって発すべき表示の種類を指定する
ことを可能にし、グラフィックプロセッサ１２０に希望
のグラフィック機能を実行させる。

【００２１】中央処理ユニット２００は、グラフィック
ハードウェアバス２０８を通じて特別なグラフィックハ
ードウェア２１０に接続されている。特別なグラフィッ
クハードウェア２１０は、更に、主バス２０５にも接続
されている。特別なグラフィックハードウェア２１０
は、中央処理ユニット２００と共同して、特別のグラフ
ィック処理動作を実行する。中央処理ユニット２００
は、その汎用データ処理機能を備えている他に、特別グ
ラフィックハードウェア２１０の使用を制御して、各種
の特別なグラフィック命令を実行する。これらの特別な
グラフィック命令は、ビデオＲＡＭ１３２のビットマッ
プされたデータの操作に係るものである。特別なグラフ
ィックハードウェア２１０は、中央処理ユニット２００
の制御のもとで作動し、ビデオＲＡＭ１３２内のデータ
に関する特に有利なデータ操作を可能にする。

【００２２】メモリインターフェイス２５０は、主バス
２０５に接続されており、更に、ビデオメモリバス１２
２にも接続されている。メモリインターフェイス２５０
は、グラフィックプロセッサ１２０とメモリ１３０との
間のデータと命令の通信を制御するように作用する。メ
モリ１３０は、ビデオディスプレイ１７０を通じて表示
すべきビットマップされたデータを含むと共に、グラフ
ィックプロセッサ１２０の動作の制御に必要な命令とデ
ータとを含んでいる。これらの機能には、メモリアクセ
スのタイミングの制御と、データ及びメモリのマルチプ
レクサ動作制御とが含まれている。好ましい実施例にお
いては、ビデオメモリバス１２２は、マルチプレクサさ
れたアドレス及びデータの情報が含まれている。メモリ
インターフェイス２５０は、グラフィックプロセッサ１
２０がメモリ１３０をアクセスするのに適当な時間でビ
デオメモリ１２２バスに適当な出力を供給できるように
する。

【００２３】グラフィックプロセッサ１２０は、最後
に、入力／出力レジスタ２６０と、ビデオ出力制御器２
７０とを含んでいる。入力／出力レジスタ２６０は、こ
れらのレジスタ内で読み取りと書き込みとができるよう
にするために、主バス２０５に両方向接続されている。
入力／出力レジスタ２６０は、中央処理ユニット２００
の通常のメモリスペース内にあることが望ましい。入力
／出力レジスタ２６０は、ビデオ出力制御器２７０の制
御パラメータを指定するデータを含んでいる。ビデオ出
力制御器２７０は、入力／出力レジスタ２６０内に記憶
されているデータに従ってデジタル−ビデオコンバータ
１６０を希望通りに制御できるようにビデオ制御バス１
２４に信号を発する。入力／出力レジスタ２６０内のデ
ータには、水平走査線当たりのピクセル数と、フレーム
当たりの水平走査線数と垂直同期帰線消去信号とを指定
するためのデータが含まれている。入力／出力レジスタ
２６０は、フレーム飛越しの種類を指定すると共に他の
種類のビデオ制御機能を指定するためのデータを含むこ
ともできる。最後に入力／出力レジスタ２６０は、他の
特定の種類の入力パラメータと出力パラメータのための
保存場所である。この入力パラメータと出力パラメータ
については、後に詳しく述べる。

【００２４】グラフィックプロセッサ１２０は、２つの
異なるアドレスモードでアドレスメモリ１３０に作用す
る。これら２つのアドレスモードとは、ＸＹアドレスモ
ードとリニアアドレスモードである。グラフィックプロ
セッサ１２０がビットマップされたグラフィックデータ
と通常のデータ及び命令の両方で動作するため、アドレ
スメモリ１３０の異なる部分を、最も好都合には異なる
アドレスモードによってアドレスすることができる。選
択された特定のアドレスモードとは無関係に、メモリイ
ンターフェイス２５０は、アクセスすべき適当なデータ
のための適当な物理アドレスを発生する。リニアアドレ
スモードにおいては、フィールドの開始アドレスは単一
のマルチビットリニアアドレスで形成される。フィール
ドのサイズは、中央処理ユニット２００の状態レジスタ
内のデータによって定められる。ＸＹアドレスモードに
おいては、開始アドレスは一対のＸ及びＹの座標値であ
る。フィールドのサイズは、ピクセルのサイズ、即ち特
定のピクセルの特定のデータを指定するのに必要なビッ
トの数と等しい。

【００２５】図３は、ＸＹアドレスモードによるピクセ
ルデータの構成を示すものである。同様に、図４には、
リニアアドレスモードによる類似のデータの構成を示す
ものである。図３は、ピクセルのＸＹマトリクスの基準
点として作用する原点３１０を示す。原点３１０は、Ｘ
Ｙ開始アドレスとして指定されるが、メモリ内の最初の
アドレス位置である必要はない。ピクセルのアレイに対
応するデータの位置、例えば、特定に定められた像エレ
メントは、原点アドレス３１０と関連して指定れる。こ
れには、Ｘ開始アドレス３４０とＹ開始アドレス３３０
とが含まれる。Ｘ開始アドレス３４０とＹ開始アドレス
３３０とが、原点と共に、希望する特定の像の最初のピ
クセルデータ３７１の開始アドレスを示す。ピクセルの
像の幅は、量デルタＸ３５０によって示される。ピクセ
ルの像の高さは、量デルタＹ３６０によって示される。
図３に示す例では、像は、参照番号３７１ないし３７９
で示す９つのピクセルを含んでいる。これらの各ピクセ
ルの物理アドレスを指定するために必要な最後のパラメ
ータは、多数のビットのメモリの幅を示すスクリーンピ
ッチ３２０である。これらのパラメータ、特に、Ｘ開始
アドレス３４０、Ｙ開始アドレス３３０、量デルタＸ３
５０、量デルタＹ３６０及びスクリーンピッチ３２０の
指定により、メモリインターフェイス２５０が指定され
たＸＹアドレス技術に基づいて指定された物理アドレス
を備えることが可能になる。

【００２６】図４は、同様に、リニアな形式のメモリ構
成を示すものである。１組のフィールド４４１ないし４
４６が図４に示されている。この１組のフィールド４４
１ないし４４６は、図３に示すピクセル３７１ないし３
７６と同一であってもよい。以下のパラメータは、リニ
アなアドレス技術に従って特定の素子を指定するのに必
要である。第１のパラメータは、希望のアレイの最初の
フィールド４４１の最初のリニア開始アドレスである開
始アドレス４１０である。第２のパラメータは、多数の
ビットのフィールドの特定のセグメントの長さを示す量
デルタＸ４２０である。第３のパラメータは、特定のア
レイの特定のセグメントの数を示す量デルタＹ（図４に
は示さず）である。最後のパラメータは、近隣のアレイ
セグメント間のリニア開始アドレスの相違を示すリニア
ピッチ４３０である。ＸＹアドレスモードの場合と同様
に、これらのリニアアドレスパラメータの指定により、
メモリインターフェイス２５０が指定される適当な特定
の物理アドレスを発生できるようにする。

【００２７】２つのアドレスモードは、異なった目的に
有効である。ＸＹアドレスモードは、スクリーンメモリ
と称される、ビデオＲＡＭ１３２のビットマップデータ
を含む部分に最も有用である。このスクリーンメモリ
は、表示を制御するメモリの一部分である。リニアアド
レスモードは、命令や現在表示されていない像データ等
のオフ・スクリーンメモリに最も有用である。この後者
の種類には、英文字数字型フォント及び像等のコンピュ
ータシステムによって使用される種々の標準記号が含ま
れている。時には、ＸＹアドレスをリニアアドレスに変
換することができることが望ましいことである。この変
換は、次の式に従って行う。

【００２８】 ＬＡ＝ＯＦＦ＋（Ｙ×ＳＰ）＋（Ｘ×ＰＳ） ここで、ＬＡはリニアアドレスであり、ＯＦＦは、ＸＹ
座標系の原点のリニアアドレスであるスクリーンオフセ
ットであり、ＳＰはビット単位のスクリーンピッチであ
り、ＸはＸアドレスであり、ＰＳはビット単位のピクセ
ルサイズである。どちらのアドレスモードを使用するか
に拘りなく、メモリ２５０は、メモリ１３０へのアクセ
スに適した物理アドレスを発する。

【００２９】図５は、メモリ１３０のデータワード内へ
のピクセル保存方法を示すものである。本発明の好まし
い実施例によれば、メモリ１３０は、１６ビット毎のデ
ータワードによって構成されている。これらの１６ビッ
トは、図５に、１６個のディジットＯないしＦで概略的
に示されている。本発明の好ましい実施例によれば、メ
モリ１３０内のピクセル当たりのビット数は、２の累乗
の数であるが、１６ビットは越えない。このように限定
されるので、メモリ１３０内の各１６ビットワードは、
整数の、そのようなピクセルを含むことができる。図５
は、１ビット、２ビット、４ビット、８ビット及び１６
ビットのピクセル長にそれぞれ対応する５つの利用可能
なピクセルを示すものである。データワード５１０は、
１６個の１ビットピクセル５１１ないし５２６を示すも
のであり、これによって、１６個の１ビットピクセルを
各々の１６ビットデータワード内に配置することができ
る。データワード５３０は、１６ビットデータワード内
に配置される８個の２ビットピクセル５３１ないし５３
８を示すものである。データワード５４０は、１６ビッ
トデータワード内に配置される４個の４ビットピクセル
５４１ないし５４４を示すものである。データワード５
５０は、１６ビットデータワード内に配置される２個の
８ビットピクセル５５１ないし５５２を示すものであ
る。最後に、データワード５６０は、１６ビットデータ
内に配置される１個の１６ビットピクセル５６１を示す
ものである。各ピクセル、特に、２の累乗の整数のビッ
ト数で物理ワード境界に配列された各ピクセルをこのよ
うな形式で供給することにより、グラフィックプロセッ
サ１２０を通じてのピクセル操作性が高められる。これ
は、物理ワードを処理することで整数のピクセルを操作
することになるからである。ビデオ表示を指定するビデ
オＲＡＭ１３２内の部分で各ピクセルの水平走査線が図
５に示されるような一連の連続的なワードによって割り
当てられるということが理解されよう。

【００３０】図６は、種々のグラフィック命令用の暗黙
のオペランドを記憶するレジスタファイル２２０のある
部分の内容を示すものである。図６に示すレジスタ６０
１ないし６１１の各々は、グラフィックプロセッサ１２
０の中央処理ユニット２００のレジスタアドレススペー
スにある。図６に示すこれらのレジスタファイルは、可
能なレジスタを全てレジスタファイル２２０内に含むた
めのものではないということに注意されたい。対照的
に、典型的なシステムは、中央処理ユニット２００によ
って各種のプログラム指定機能用に採用することのでき
る多数の汎用未指定レジスタを含んでいる。

【００３１】レジスタ６０１は、ソースアドレスを記憶
する。このアドレスは、ソースアレイの左下角のアドレ
スである。このソースアドレスは、ＸＹアドレスモード
におけるＸＹアドレス３４０とＹアドレス３３０との組
合せであるか、或いは、リニアアドレスモードにおける
リニア開始アドレス４１０である。レジスタ６０２は、
ソースピッチ、即ち、ソースアレイの隣接する列の間の
リニア開始アドレスの差を記憶する。このソースピッチ
は、ＸＹアドレス形式とリニアアドレス形式のどちらを
採用するかによって、図３に示すソースピッチ３４０と
なるか、或いは、図４に示すリニアピッチ４３０とな
る。

【００３２】レジスタ６０３及びレジスタ６０４は、こ
れらのレジスタが先行開始アドレスと先行ピッチとを含
んでいることを除いては、レジスタ６０１及びレジスタ
６０２にそれぞれ類似している。レジスタ６０３に記憶
されている行先開始アドレスは、ＸＹアドレスモード又
はリニアアドレスモードの行先アレイの左下角のアドレ
スである。同様に、レジスタ６０４に記憶されている行
先ピッチは、隣接する列の間のリニア開始アドレスの差
である。換言すれば、行先ピッチは、選択するアドレス
モードによってスクリーンピッチ３２０或いはリニアピ
ッチ３４０のいずれかとなる。

【００３３】レジスタ６０５は、オフセットを記憶す
る。オフセットは、ＸＹアドレス座標系の原点に対応す
るリニアビットアドレスである。前述したように、ＸＹ
アドレス機構の原点３１０は、メモリの物理開始アドレ
スである必要はない。レジスタ６０５に記憶されたオフ
セットは、このＸＹ座標系の原点３１０のリニア開始ア
ドレスである。このオフセットは、リニアアドレスとＸ
Ｙアドレスとの間の変換に用いられる。

【００３４】レジスタ６０６及びレジスタ６０７は、ス
クリーンメモリ内のウィンドウに対応するアドレスを記
憶する。レジスタ６０６に記憶されているウィンドウ開
始アドレスは、ディスプレイウィンドウの左下角のアド
レスである。同様に、レジスタ６０７は、このディスプ
レイウィンドウの右上角のＸＹアドレスであるウィンド
ウエンドを記憶する。これら２つのレジスタ内の各アド
レスは、指定されたディスプレイウィンドウの境界を定
めるために用いられる。グラフィックディスプレイ内の
ウィンドウ内の像は、公知のグラフィック技術に従っ
て、背景の像と異なるものとすることができる。これら
のレジスタ内に含まれるウィンドウ開始アドレスとウィ
ンドウ終了アドレスは、特定のＸＹアドレスがウィンド
ウの内側にあるか外側にあるかをグラフィックプロセッ
サ１２０が定めることができるようにウィンドウの範囲
を指定するのに用いられる。

【００３５】レジスタ６０８は、デルタＹ／デルタＸデ
ータを記憶する。このレジスタ６０８は、２つの独立し
た半部分に分けられ、上半分（高位ビット）はソースア
レイ（デルタＹ）の高さを指定し、下半分（低位ビッ
ト）はソースアレイ（デルタＸ）の幅を指定する。レジ
スタ６０８に記憶されているデルタＹ／デルタＸデータ
は、ソースアレイが指定された方法によってＸＹアドレ
ス形成或いはリニアアドレス形成のいずれかで供給する
ことができる。２つの量デルタＸ及びデルタＹの意味に
ついては、図３及び図４に共に、前に述べられている。

【００３６】レジスタ６０９及びレジスタ６１０は、各
々がピクセルデータを含んでいる。レジスタ６０９に記
憶されている色０データは、第１色指定色０に対応する
レジスタ全体にわたって複写されるピクセル値を含んで
いる。同様に、レジスタ６１０に記憶されている色１デ
ータは、第２色値指定色１に対応するレジスタ全体にわ
たって複写されるピクセル値を含んでいる。グラフィッ
クプロセッサ１２０のあるグラフィック命令は、そのデ
ータ操作に、上記の色値のいずれか或いは両方を用いて
いる。これらのレジスタの使用については、後に詳しく
述べる。

【００３７】更に、レジスタファイル２２０は、スタッ
クポインタアドレスを記憶するレジスタ６１１を含んで
いる。レジスタ６１１に記憶されているスタックポイン
タアドレスは、データスタックの最上部であるビデオＲ
ＡＭ１３２内のビデオアドレスを指定する。この値は、
データがデータスタックに押し込まれるように或いはデ
ータスタックから飛び出るように調整される。このよう
にして、このスタックボインタアドレスは、データスタ
ックに最後に入力されたデータのアドレスを示すように
作用する。

【００３８】図７は、アレイがオフスクリーンメモリか
らスクリーンメモリに移動するプロセスを概略的な形式
で示したものである。図７は、スクリーンメモリ７０５
とオフスクリーンメモリ７１５とを含むビデオＲＡＭ１
３２を示すものである。図７は、ピクセル７８０のある
アレイ（より正確には、ピクセルのあるアレイに対応す
るデータ）が、オフスクリーンメモリ７１５からスクリ
ーンメモリ７０５に転送されてピクセル７９０のあるア
レイとなる。

【００３９】アレイ移動動作を行う前に、あるデータ
を、レジスタファイル２２０の指定されたレジスタに記
憶しなけれはならない。レジスタ６０１には、ピクセル
のソースアレイの開始アドレス７１０をロードしなけれ
ばならない。図７に示す例では、このロードは、リニア
アドレスモードで指定される。ソースピッチ７２０は、
レジスタ６０２に記憶される。レジスタ６０３には、行
先アドレスがロードされる。図７に示す例では、このロ
ードは、Ｘアドレス７３０とＹアドレス７７０とを含む
ＸＹアドレスモードで指定される。レジスタ６０４は行
先ピッチ６４５を備えており、行先ピッチ６４５は、レ
ジスタ６０４の内部に記憶されている。ＸＹ座標系の原
点のリニアアドレスとオフセットアドレス７７０とは、
レジスタ６０５に記憶される。最後に、デルタＹ７５０
とデルタＸ７６０は、レジスタ６０８の別々の半分に記
憶される。

【００４０】図７に概略的に示されるアレイ移動動作
は、レジスタファイル２２０の各レジスタに記憶されて
いるデータに関連して実行される。好ましい実施例によ
れば、ピクセル当たりのビット数は、整数のピクセルが
単一の物理データワードに記憶されるように選択され
る。この選択により、グラフィックプロセッサは、主と
して全でのデータワードを転送することによって、ピク
セル７８０のアレイをピクセル７９０のアレイに転送す
ることもできる。このように物理データワードのビット
数に関連してピクセル当たりのビット数を選択した場合
でも、ある場合には、アレイ境界の部分ワードを扱うこ
とが必要である。然し乍ら、この設計上の選択は、部分
データワードのアクセスと転送を行う必要が最小になる
ように作用する。

【００４１】本発明の好ましい実施例によれば、図７に
概略的に示されているデータの転送は、多数の異なるデ
ータが変形される特殊な場合である。ソース像と行先像
の対応する各アクセス位置からのピクセルデータは、命
令によって指定される方法で結合される。データの結合
は、論理演算（例えばＡＮＤ又はＯＲ）であっても、算
術演算（例えば加算又は減算）であってもよい。このよ
うにしてピクセル７９０のアレイに記憶された新しいデ
ータは、ピクセル７８０のアレイのデータとピクセル７
９０の現在のデータの両方の関数である。図７に示すデ
ータの転送は、より一般的な変形の特殊な場合であり、
この場合は、行先アレイに最終的に記憶されるデータは
と、前にそこに記憶されたデータには依存しない。

【００４２】このプロセスは、図８に、フローチャート
で示されている。好ましい実施例によれば、転送は、物
理データによって順次行われる。プロセスが一度始まる
と（開始ブロック８０１）、レジスタ６０１に記憶され
ているデータが、ソースアドレスを得るために読み取ら
れる（処理ブロック８０２）。次に、グラフィックプロ
セッサ１２０が、表示ソースアドレスに対応した表示デ
ータワードをメモリ１３０から引き出す（処理ブロック
８０３）。ソースアドレスがＸＹ形式で指定される場合
は、このデータの呼び戻しには、ＸＹアドレスを対応す
る物理アドレスに変換するステップが含まれている。レ
ジスタ６０３から行先アドレスを呼び戻して（処理ブロ
ック８０４）、次に表示物理データワードを引き出す
（処理ブロック８０５）類似のプロセスが、行先位置に
含まれているデータのために行われる。

【００４３】この結合されたデータは、次いで、その前
に定められた行先位置に復帰する（処理ブロック８０
６）。ソース及び行先のピクセルデータは、次いで、実
行される結合モードに従って結合される。この結合は、
物理データワードが２つ以上のピクセルに対応するデー
タを含んでいる場合でもピクセルを基本としてピクセル
で行われる。この結合されたデータは、次いで、指定の
行先位置に書き込まれる（処理ブロック８０７）。

【００４４】グラフィックプロセッサ１２０は、レジス
タ６０８に記憶されているデルタＹ／デルタＸ情報に関
して、最後のデータが転送されたかどうかを検出するこ
とによって、データ全体の転送が行われたかどうかを判
断する（判断ブロック８０８）。データ全体の転送が実
行されていない場合は、ソースアドレスが更新される。
レジスタ６０１に記憶されているソースアドレスは、レ
ジスタ６０１に前に記憶されたソースアドレスとレジス
タ６０２に記憶されているソースピッチデータとに関連
して、転送すべき次のデータワードを参照するために更
新される（処理ブロック８０９）。同様に、レジスタ６
０３に記憶されている行先アドレスは、レジスタ６０４
に記憶されている行先ピッチデータに関連して、行先の
次のデータワードを参照するために更新される（処理ブ
ロック８１０）。このプロセスは、レジスタ６０１に記
憶されている新しいソースとレジスタ６０３に記憶され
ている新しい行先データとを用いて繰り返される。

【００４５】上記したように、レジスタ６０８に記憶さ
れているデルタＹ／デルタＸデータは、転送すべき像の
限界を定めるために用いられる。像全体が上記したよう
にレジスタ６０８に記憶されているデルタＹ／デルタＸ
データを参照しながら転送されている（判定ブロック８
０８）ときは、命令の実行が完了して（終了ブロック８
１１）、グラフィックプロセッサ１２０は、そのプログ
ラムの命令を実行することで動作し続ける。上記したよ
うに、好ましい実施例においては、この図８に示すプロ
セスは、命令マイクロコードで実施される。データ変形
プロセス全体は、アレイ移動と称されるが、グラフィッ
クプロセッサ１２０への単一命令に応答して実行され
る。

【００４６】図９は、本発明に関する入力／出力レジス
タ２６０の幾つかを示すものである。入力／出力レジス
タ２６０は、入力／出力制御に関する情報の保管専用の
レジスタであるレジスタ９０１ないし９１０を含んであ
る。レジスタ９０１は、表示開始アドレスを記憶する。
レジスタ９０２は、表示リフレッシュアドレスを記憶す
る。レジスタ９０３は、表示アドレス増分を記憶する。
これら３つのレジスタが共同して、ビデオＲＡＭ１３２
のビデオ表示を指定する部分を制御する。レジスタ９０
１に記憶されている表示開始アドレスは、ビデオＲＡＭ
１３２内の開始アドレスであり、メモリは、このビデオ
ＲＡＭ１３２で、ビデオ表示の開始を指定する。ディス
プレイのフレームが新しくなる度に、その開始時に、レ
ジスタ９０１内のデータが、表示リフレッシュアドレス
を定めるためにレジスタ９０２にロードされる。表示リ
フレッシュアドレスは、ビデオ表示を定めるために必要
な、ビデオＲＡＭ１３２の次に読み取るべき部分を記憶
する。このアドレスは、一般的に、ビデオ走査の走査線
の開始アドレスである。各水平帰線期間中は、レジスタ
９０３に記憶されている表示アドレスの増分に対応する
データは、レジスタ９０２内に記憶されているデータに
加えられ、それによって、表示リフレッシュアドレスを
形成する。このプロセスは、レジスタ９０２がレジスタ
９０１からの表示開始アドレスを再びロードされるこの
特定のビデオフレームが終了するまで続けられる。水平
リセット信号と垂直リセット信号とを発するためのハー
ドウェアが図１５に示されている。

【００４７】入力／出力レジスタ２６０のレジスタ９０
４は、ビデオＲＡＭリフレッシュアドレスを記憶する。
図１に示すシステムのような典型的なシステムにおいて
は、ビデオＲＡＭ１３２は、ダイナミックランダムアク
セスメモリによって構成される。このメモリは、大部
分、記憶された情報を保持するために周期的にリフレッ
シュされる。レジスタ９０４に記憶されているビデオＲ
ＡＭリフレッシュアドレスは、次にリフレッシュすべき
列アドレスである。この列アドレスは、公知の原理に基
づいて、リフレッシュ信号と共にビデオＲＡＭ１３２に
加えられ、これによって、選択された全ての行をリフレ
ッシュする。この作業が一度行われると、レジスタ９０
４内のデータは、次いで、次の列に増分される。このよ
うにして、ビデオＲＡＭリフレッシュアドレスは、次に
リフレッシュすべきアドレスに対応する。ダイナミック
ランダムアクセスメモリリフレッシュ要求を発するため
のハードウェアが図１６に示されている。

【００４８】レジスタ９０５、９０６、９０７、９０８
及び９０９は、ホスト処理システム１１０がメモリ１３
０に直接アクセスすることを可能にする。これは、レジ
スタ９０５にホストデータを設け、レジスタ９０６にホ
ストの最下位データを設け、レジスタ９０７にホストの
最上位データを設けることによって達せられる。これら
３つのレジスタは、ホスト処理システム１１０がメモリ
インターフェイス２５０を通じてメモリ１３０への書き
込み又はメモリ１３０からの読み取りを行えるように作
用する。これは、ホスト処理システム１１０からの制御
信号とレジスタ９０８及び９０９に記憶されているデー
タとによって達せられる。これらのレジスタ９０８及び
９０９は、ホストの最下位制御ビットとホストの最上位
制御ビットをそれぞれ記憶する。好ましい実施例におい
ては、これら２つのレジスタは、８ビット幅であり、一
方、他のレジスタ２６０は１６ビット幅である。これら
２つの８ビット幅レジスタを備えることにより、８ビッ
ト外部バスとして作動するホスト処理システム１１０が
単一のメモリサイクルでこれらのレジスタの各々に直接
読み取り又は書き込みを行うことが可能となる。一方、
グラフィックプロセッサ１２０が１６ビット幅の外部バ
スを備えているため、これら２つのレジスタは、単一の
メモリサイクルで読み取り又は書き込みを行なわれるこ
とができる。

【００４９】図１０は、ホストの最上位制御ビット９０
９とホストの最下位制御ビット９０８との結合に対応す
るホスト制御レジスタ１０００の内容を示すものであ
る。ホスト制御レジスタ１０００は、ホスト処理システ
ム１１０とグラフィックプロセッサ１２０との間の通信
を可能にする多数のサブ部分を含んでいる。メッセージ
入力部分１００１は、ホスト処理システム１１０がグラ
フィックプロセッサ１２０へメッセージを送ることを可
能にする。このメッセージ入力部分１００１は、割込み
入力ビット１００２と共に用いられる。この割込み入力
ビット１００２は、ホスト処理システム１１０がホスト
処理システム１１０のある要求に応答してグラフィック
プロセッサ１２０の動作に割り込むことを可能にする。
同様に、メッセージ出力部分１００３は、グラフィック
プロセッサ１２０がホスト処理システム１１０へメッセ
ージを送ることを可能にする。このメッセージ出力部分
１００３と結合されるのは、割込み出力ビット１００４
である。この割込み出力ビット１００４は、グラフィッ
クプロセッサ１２０がある優先動作の要求に応答してホ
スト処理システム１１０の動作に割り込むことを可能に
する。部分１００５及び１００６は、ホスト処理システ
ム１１０がメモリ１３０に関して読み取り動作と書き込
み動作を行っている間に使用される。増分書き込みビッ
ト１００５が設定されている場合は、ホストの最下位制
御ワードアドレス９０６とホストの最上位ワードアドレ
ス９０７とによって形成されるアドレスが、ホスト処理
システム１１０によって読み取り動作が行われる度に増
加される。増分書き込みビット１００５が設定されてい
ない場合は、これらのアドレスレジスタは、書き込み動
作時に増加されない。同様に、増分書き込みビット１０
０６が設定されている場合は、ホストの最下位制御ワー
ドアドレス９０６とホストの最上位ワードアドレス９０
７とによって形成されるアドレスが、ホスト処理システ
ム１１０によって読み取り動作が行われる度に増加され
る。もし、逆に、増分書き込みビット１００６が設定さ
れていない場合は、上記のような増加は、読み取り動作
時には行われない。そのような自動増分読み取り及び書
き込み動作を行う能力により、ホスト処理システム１１
０は、メモリ１３０内のメモリブロックからの読み取り
又はメモリブロックへの書き込みを、次のアドレスを連
続的に供給する必要なしに行うことができる。

【００５０】キャッシュフラッシュビット１００７と停
止ビット１００８とにより、ホスト処理システム１００
を通じてグラフィックプロセッサ１２０を追加制御する
ことが可能になる。キャッシュフラッシュビット１００
７が設定されている場合、グラフィックプロセッサ１２
０は、命令キャッシュ２３０に記憶されている全てのデ
ータを、即時に消去する。この機能は、ホスト処理シス
テム１１０がメモリ１３０にグラフィックプロセッサ１
２０のための命令ブロックをロードしているときに最も
有用である。このようにして命令キャッシュのフラッシ
ュを行うことにより、グラフィックプロセッサ１２０が
命令キャッシュ２３０に前に記憶されていた古い命令を
行わず、メモリ１３０からの更新された命令を読み取る
ことが確実となる。停止ビット１００８が設定されてい
る場合、グラフィックプロセッサ１２０は、このビット
がリセットされるまで停止される。この動作は、ホスト
処理システム１１０がグラフィックプロセッサ１２０の
ための一組の新たな動作を定義している間にグラフィッ
クプロセッサ１２０の動作を全て停止させるのに有用で
ある。従って、例えば、ホスト処理システム１１０がグ
ラフィックプロセッサ１２０によって使用される命令及
びデータを再定義でき、この動作の期間中、スプリアス
レスポンスを避けるために、グラフィックプロセッサ１
２０が停止される。本発明の好ましい実施例によれば、
上記したビデオの更新動作とメモリのリフレッシュ動作
は、グラフィックプロセッサ１２０が停止されていると
きも継続される。これにより、停止間隔中の現在の表示
とメモリデータとが保存される。

【００５１】図９に示される最後のレジスタは、制御レ
ジスタ９１０である。制御レジスタ９１０は、グラフィ
ックプロセッサ１２０の内部動作の制御に用いられるデ
ータを記憶する。本発明に最も関連するのは、リフレッ
シュ速度部９１１である。リフレッシュ速度部９１１
は、２ビットであり、この２ビットがビデオＲＡＭ１３
２を形成するダイナミックランダムアクセスメモリのリ
フレッシュ速度を定める。表１は、このリフレッシュ速
度部９１１の好ましい実施例を示したものである。ダイ
ナミックランダムアクセスメモリは、グラフィックプロ
セッサ１２０の３２命令サイクル毎或いは６４命令サイ
クル毎に更新することができるか、或いはこのビットの
状態によってリフレッシュを延期することができるとい
うことに注意されたい。特定のリフレッシュ速度が、グ
ラフィックプロセッサ１２０を応用する用途に応じて選
択される。然し乍ら、メモリ１３０内に記憶されている
データの保全性を確保するために、リフレッシュ速度
は、ある短い時間以上に設定してはならない。

【００５２】 表 １ ＲＲビット リフレッシュレート ０ ０ ３２クロックサイクル ０ １ ６４クロックサイクル １ ０ 未使用 １ １ ＤＲＡＭリフレッシュなし 図１１は、状態レジスタ１１００の種々のフィールドを
示している。状態レジスタ１１００は、グラフィックプ
ロセッサ１２０の動作に関する種々の指示を記憶する。
ビット１１０１、１１０２、１１０３及び１１０４は、
中央処理ユニット２００による動作の結果に基づいてセ
ット又はリセットされる。中央処理ユニット２００の動
作の出力が否定であった場合には、否定ビット１１０１
がセットされ、さもなくば、このビットはリセットされ
る。中央処理ユニット２００の動作が桁上げ出力を発生
する場合には、桁上げビット１１０２だセットされ、さ
もなくば、このビットがリセットされる。同様に、ゼロ
出力の指示がゼロビット１１０３を経て形成され、オー
バーフロー出力の指示がオーバーフロービット１１０４
によって形成される。状態レジスタ１１００のこれらの
ビットは、中央処理ユニット２００の動作に基づいて自
動的にセットされる。

【００５３】図１１に示された状態レジスタ１１００の
他の部分は、本発明の動作により関連したものである。
これらの部分は、中央処理ユニット２００によってセッ
トすることができ、２組の別々のフィールドサイズ及び
フィールド拡張オプションを定める。フィールドサイズ
０部分１１０５は、中央処理ユニット２００によって作
用を受けるフィールドの長さを指示する５ビットであ
る。本発明の好ましい環境によれば、中央処理ユニット
２００は、３２個のビットに対して同時に作用する。グ
ラフィックプロセッサ１２０は、フィールドサイズ０部
分１１０５内にセットされたフィールドサイズに基づい
て１ないし３２ビットのフィールドサイズに対して作用
を与えることができる。５ビットの同様のフィールドサ
イズ１部分１１０７は、第２のフィールドサイズを指示
する。可変のフィールドサイズで作動することのできる
中央処理ユニット２００の命令は、選択されたフィール
ドサイズの長さを指示するように状態レジスタ１１００
のフィールドサイズ０部分１１０５又はフィールドサイ
ズ１部分１１０７を指示する１つのビットを含む。フィ
ールド拡張０ビット１１０６及びフィールド拡張１ビッ
ト１１０８は、各々のフィールドサイズに対する符号拡
張オプションを指示する。中央処理ユニット２００によ
って作用を受けるフィールドサイズが３２ビットより小
さい場合には、残りのビットを或るやり方で満たさなけ
ればならない。各々のフィールド拡張０ビット１１０６
又はフィールド拡張１ビット１１０８が「０」である時
には、中央処理ユニット２００の３２ビットワードのこ
れらの残り部分に０が満たされる。一方、このビットが
「１」である場合には、中央処理ユニット２００によっ
て作用を受ける数の符号が拡張される。この点について
は、その数が正である場合には、これらの付加的なフィ
ールド拡張ビットが「０」にセットされる。もしこの数
が負である場合には、これらの付加的なフィールド拡張
ビットが「１」にセットされる。これは、負の数を表わ
すための２の補数演算の使用に対応する。選択されたフ
ィールドサイズ及びフィールドが拡張の動作は、添付図
面を参照して以下で詳細に説明する。

【００５４】図１２は、アドレスレジスタ１２００を示
している。好ましい実施例では、アドレスレジスタ１２
００は３２ビット長さであり、これは、中央処理ユニッ
ト２００によって使用されるデータワードの長さと同じ
である。好ましい実施例では、可変フィールドサイズの
選択について、アドレスレジスタ１２００は、より一般
的なワードの指定ではなくて、メモリ１３０内の特定ビ
ットを指定する。従って、アドレスレジスタ１２００
は、４ビットのビットアドレス部分１２０１と、２８ビ
ットのワードアドレス部分１２０２とを含んでいる。ワ
ードアドレス部分１２０２は、好ましい実施例では、メ
モリ１３０内の個々の１６ビットワードを指定する。ビ
ットアドレス１２０１は、その選択されたワード内の特
定のビットを指定する。グラフィックプロセッサ１２０
からメモリ１３０に送られるアドレスは、ワードアドレ
ス１２０２のみを含んでいる。ビットアドレス１２０１
は、所望のビットを選択するようにグラフィックプロセ
ッサ１２０内で使用される。

【００５５】図１３は、メモリ１３０内の特定のワード
境界と選択されたフィールドサイズとの関係の種々の場
合を示している。本発明の好ましい実施例によれば、グ
ラフィックプロセッサ１２０は、１ビットから３２ビッ
トまでの選択された巾のフィールドサイズをメモリ１３
０に書き込んだりここから読み取ったりすることができ
る。更に、本発明の好ましい実施例では、メモリ１３０
は、１６ビットワードに編成される。図１３は、メモリ
１３０の１６ビットワードと選択されたフィールドサイ
ズ及びそのフィールドのスタートとの関係の各々の考え
られる場合を示している。

【００５６】図１３Ａないし図１３Ｄは、１つのワード
アクセスが全指定フィールドをアクセスできるに充分で
あるような場合を示している。図１３Ａは、最も簡単な
場合である。図１３Ａにおいて、メモリ１３０の１６ビ
ットワードＮに厳密に一致する１６ビットフィールドが
指定される。図１３Ａに示された場合には、読み取りフ
ィールドの動作に単一のデータワードＮの読み取りが必
要とされる。書き込みフィールドの動作も同様に単一の
メモリワードＮの書き込みを伴う。

【００５７】図１３Ｂないし図１３Ｄに示された場合と
なるのは、指定のフィールドがメモリ１３０の単一のデ
ータワードＮ内に完全に存在するが、このデータワード
Ｎに完全に一致しない時である。図１３Ｂは、指定のフ
ィールドの最下位ビットがデータワードＮの開始と一致
しないが、指定フィールドの最上位ビットがデータワー
ドＮの最上位ビットと一致するような場合を示してい
る。同様に、図１３Ｃは、データフィールドの最下位ビ
ットがメモリワードＮの最下位ビットに整列されるが、
最上位ビットは整列されないようにな場合を示してい
る。更に、図１３Ｄは、フィールドが最下位ビットにも
最上位ビットにも整列せずにデータワードＮ内に完全に
含まれる場合を示している。

【００５８】図１３Ｂないし図１３Ｄ図の各々の場合に
おいて、指定のフィールドを読み取る場合には、メモリ
１３０から単一のデータワードＮのみを読み取りそして
この指定のフィールド内に含まれないビットをマスクす
ることが必要とされる。一方、図１３Ｂないし図１３Ｄ
に示されたようなフィールドを書き込むためには、コン
パウンド動作が必要とされる。先ず第１に、データワー
ドＮをメモリ１３０から呼び出し、次いで、指定のフィ
ールドに対応するビットを、データワードＮの他のビッ
トを変更せずに変更しなければならない。最後に、この
変更されたデータワードは、メモリ１３０内のデータワ
ードＮと同じ位置に書き込まれる。動作のこの組合せ
は、読み取り／変更／書き込み動作と称する。

【００５９】図１３Ｅないし図１３Ｈは、指定のフィー
ルドをアクセスする時にメモリ１３０内の２つの連続す
るデータワードをアクセスしなければならない例を示し
ている。図１３Ｅは、これら場合の最も簡単な例を示し
ている。図１３Ｅにおいて、メモリ１３０内の一対の連
続するデータワード（データワードＮ及びデータワード
Ｎ＋１）に厳密に対応する３２ビットのフィールドが指
定される。図１３Ｅに示されたようなフィールドを読み
取る時には、２つの連続的な読み取り動作が必要とされ
る。同様に、図１３Ｅに示されたようなフィールドを書
き込む時には、２つの連続的な全ワード書き込み動作が
必要とされる。

【００６０】図１３Ｆないし図１３Ｈは、指定のフィー
ルドが１つのデータワード境界と交差する場合を示して
いる。図１３Ｆにおいて、指定のフィールドは、データ
ワードＮ内の或る位置で開始し、データワードＮ＋１の
終りで終了する。このようなデータフィールドを読み取
る時には、指定フィールド内に含まれていないビットを
除去するために第１の読み取り動作に対して対応的なマ
スクを施して２つの連続する読み取り動作を行なわねば
ならない。このようなフィールドを書き込む時には、デ
ータワードＮに対して読み取り／変更／書き込み動作を
行ないそしてデータワードＮ＋１に対して簡単な書き込
み動作を行なわねばならない。図１３Ｇは、指定のフィ
ールドがデータワードＮの最下位ビットで開始し、次の
データワードＮ＋１内の或る場所で終了する場合を示し
ている。このようなデータフィールドを読み取る時に
は、対応するマスキングを行なって２つの連続する読み
取り動作を行なうことが必要である。このようなデータ
フィールドを書き込む時には、データワードＮに対して
１つの書き込み動作を行ないそしてデータワードＮ＋１
に対して読み取り／変更／書き込み動作を行なうことが
必要である。図１３Ｈは、データフィールドがデータワ
ードＮ内で開始し、ワードの境界と交差し、データワー
ドＮ＋１で終了するような場合を示している。このよう
なデータフィールドを読み取るためには、対応するマス
キングを行なって２つの連続する読み取り動作を行なう
ことが必要とされる。このようなデータフィールドを書
き込む場合には、データワードＮ及びデータワードＮ＋
１に対して２つの連続する読み取り／修正／書き込み動
作を行なうことを必要とする。

【００６１】図１３Ｉは、本発明の好ましい実施例によ
るワード境界に関連したフィールドの最も簡単な場合を
示している。図１３Ｉにおいて、指定のフィールドは、
ＮデータワードＮで開始し、２つの連続するデータワー
ド境界に交差し、データワードＮ＋２内の或る場所で終
了する。このようなデータフィールドを読み取る時に
は、指定のデータフィールド内に存在しないデータワー
ドＮ及びデータワードＮ＋２のビットを除去するために
対応的なマスキングを行なって３つの連続するメモリ読
み取り動作を行なうことが必要である。このようなデー
タフィールドを書き込む時には、データワードＮに対し
て読み取り／変更／書き込み動作を行ない、データワー
ドＮ＋１への書き込みを行ないそしてデータワードＮ＋
２に基づいて読み取り／変更／書き込み動作を行なうこ
とが必要である。

【００６２】図１４は、メモリインターフェイス２５０
内のハードウェアと、１組の優先順位に基づいてメモリ
１３０にアクセスできるようにすると共に指定のフィー
ルドサイズで中央処理ユニット２００を経てメモリ１３
０にアクセスできるようにするグラフィックプロセッサ
１２０の別の部分とを示している。図１４は、入力／出
力レジスタ２６０の一部分である複数のレジスタ９０
２、９０４、９０６／９０７及び９０５を示している。
更に、図１３は、中央処理ユニットのアドレスレジスタ
１２００を示している。これらレジスタの各々は、バス
１２２へ接続するためにメモリインターフェイス２５０
に接続される。又、メモリインターフェイス２５０には
データラッチも接続されており、これは、中央処理ユニ
ットの最上位ビットデータラッチ１４４０と、中央処理
ユニットの最下位ビットデータラッチ１４４５とを含ん
でいる。

【００６３】メモリインターフェイス２５０の動作の制
御は、シーケンサ１４００によって行なわれる。シーケ
ンサ１４００は、種々の入力制御及びデータ信号を受け
取る。制御信号は、入力１４０１に現われる表示リフレ
ッシュ要求と、ライン１４０２に現われるＤＲＡＭリフ
レッシュ要求と、ライン１４０３に現われるホストアク
セス要求と、ライン１４０４に現われるホスト読み取り
／書き込み制御と、ライン１４０５に現われる中央処理
ユニットのアクセス要求と、ライン１４０６に現われる
中央処理ユニットの読み取り／書き込み制御とを含む。

【００６４】シーケンサ１４００は、多数のソースから
データ信号を受け取る。先ず、中央処理ユニットのアド
レスレジスタ１２００からのビットアドレス１２０１は
ゼロ検出器１４２０に供給される。ビットアドレス１２
０１のビットは、ライン１４０７を経てシーケンサ１４
００に供給される。ゼロ検出器１４２０からのゼロ検出
信号は、ライン１４０８を経てシーケンサ１４００に供
給される。ビットアドレスレジスタ１２０１からのビッ
トアドレスは、加算器１４１８にも送られる。加算器１
４１８は、バス１４１７からフィールドサイズを受け取
る。前記したように、フィールドサイズは状態レジスタ
１１００から送られる。フィールドサイズ１１０５又は
フィールドサイズ１１０７のいずれかが、中央処理ユニ
ット２００により実行される特定の命令によって選択さ
れる。この選択により、５ビットのフィールドサイズが
バス１４１７を経て加算器１４１８に送られる。加算器
１４１８の出力は、ラッチ１４１９内に記憶される６ビ
ット量である。最下位の４ビット（ビット０ないし３と
示された）は、ゼロ検出器１４２１へ送られる。これら
４つの最下位ビットは、バス１４１１を経てシーケンサ
１４００に送られる。ゼロ指示信号は、ライン１４１２
を経てシーケンサ１４００に送られる。ラッチ１４１９
の最上位２ビット（ビット５及び４と示された）は、各
々、ライン１４０９及び１４１０を経てシーケンサに送
られる。シーケンサ１４００は、出力１４１３、１４１
４、１４１５及び１４１６を発生する。これら出力の制
御構成については、以下で説明する。

【００６５】マルチプレクサ１４３０は、メモリバス１
２２に送られる特定のデータを制御する。マルチプレク
サ１４３０は、バス１４３１を経て表示リフレッシュア
ドレスを受け取るようにレジスタ９０４に接続される。
同様に、マルチプレクサ１４３０は、レジスタ９０６及
び９０７からバス１４３３を経て合成ホストアドレスを
受け取る。ホストデータを含むレジスタ９０５は、バス
１４３４を経てマルチプレクサ１４３０に両方向接続さ
れる。中央処理ユニットのアドレスレジスタ１２００の
ワードアドレス部分１２０２は、バス１４３５を経てマ
ルチプレクサ１４３０に送られる。バス１４３６は、マ
ルチプレクサ１４３０を、右マスク１４３７、左マスク
１４３８、入力／出力ラッチ１４３９に両方向接続し、
そしてバス２０５を経て中央処理ユニット２００に接続
する。右マスク１４３７は、シーケンサ１４００からラ
イン１４１３を経て制御される。同様に、左マスク１４
３８は、シーケンサ１４００によりライン１４１４を経
て制御される。右マスク１４３７は、マルチプレクサ１
４３０からバス１４３６を経て入力／出力ラッチ１４３
９に送られるデータの最下位ビット部分をマスクするよ
うに働く。同様に、左マスク１４３８は、このデータ転
送の最上位ビットをマスクするように働く。

【００６６】中央処理ユニットは、中央処理ユニットの
最上位ビットデータラッチ１４４０及び中央処理ユニッ
トの最下位ビットデータラッチ１４４５を備えており、
これらは、バス２０５を経て入力／出力ラッチ１４３９
に両方向接続される。シーケンサ１４００からのライン
１４１５は、データ転送が最上位ビット１４４０から生
じるか又は最下位ビット１４４５から生じるかを決定す
る。中央処理ユニット２００は、更に、中央処理ユニッ
トのデータラッチ１４４０及び１４４５の２つの部分に
両方向接続されたバレルシフタ１４５０を備えている。
バレルシフタ１４５０は、中央処理ユニットの最上位ビ
ットデータラッチ１４４０及び中央処理ユニットの最下
位ビットデータラッチ１４４５の組合せ体から受け取っ
たデータを中央処理ユニット２００によって指定された
ようにシフトする。バレルシフタ１４５０は、フィール
ド符号／ゼロ拡張制御器１４５１によって制御される。
図１１について述べたように、フィールド拡張０ビット
１１０６又はフィールド拡張１ビット１１０８は、フィ
ールドが拡張された符号であるか拡張されたゼロである
かを指定する。状態レジスタ１１００のこれら２つのビ
ットの１つが拡張された特定の命令によって選択され
る。この制御は、バレルシフタ１４５０に送られ、以下
で述べるように用いられる。バレルシフタ１４５０は、
バス１４５５を経て中央処理ユニット２００の他の部分
に接続される。

【００６７】メモリ制御器２５０の一般的な動作を、図
１４について以下に説明する。シーケンサ１４００によ
って受信された特定の制御及びデータ信号に基づいて、
シーケンサ１４００は、バス１２２を経てメモリ１３０
へ供給するためにマルチプレクサ１４３０に送られる１
つのソースを選択する。従って、例えば、シーケンサ１
４００は、マルチプレクサ１４３０が、レジスタ９０２
に記憶された表示リフレッシュアドレスを、ライン１４
０１の表示リフレッシュ要求に応答してメモリに接続で
きるようにする。同様に、ライン１４０２上のＤＲＡＭ
リフレッシュ要求は、シーケンサ１４００がマルチプレ
クサ１４３０を制御して、レジスタ９０４に記憶された
ビデオＲＡＭリフレッシュアドレスをメモリ１３２に供
給するようにする。ライン１４０３に現われるホストア
クセス要求及びライン１４０４に現われるホスト読み取
り／書き込み制御信号により、シーケンサ１４００は、
マルチプレクサ１４３０を制御して、両レジスタ９０６
及び９０７に記憶されたホストアドレスをバス１２２を
経てメモリ１３０に供給できるようにすると共に、選択
された動作に基づいてメモリとレジスタ９０５との間で
データを交換できるようにする。更に、ライン１４０５
に現われる中央処理ユニットのアクセス要求と、ライン
１４０６に現われる中央処理ユニットの読み取り／書き
込み制御信号とにより、シーケンサ１４００は、中央処
理ユニットのアドレスレジスタ１２００のサブ部分１２
０２に記憶された中央処理ユニットのワードアドレスを
マルチプレクサ１４３０を経てメモリ１３０へ接続でき
るようにする。次いで、入力１４０６に現われる中央処
理ユニットの読み取り／書き込み制御信号によって選択
された読み取り又は書き込み動作に基づいて、メモリ１
３０と中央処理ユニットとの間でバス１４３６を経てデ
ータの交換が行なわれる。この場合、このデータは、シ
ーケンサ１４００から制御ライン１４１３及び１４１４
を各々経て送られた制御信号に基づいて右マスク１４３
７及び左マスク１４３８によってマスクされる。このデ
ータは、次いで、以下で詳細に述べるように、中央処理
ユニットの最下位ビットデータラッチ１４４５及び中央
処理ユニットの最上位ビットデータラッチ１４４０から
のデータと交換される。

【００６８】図１５は、表示要求信号をライン１４０１
に発生できるようにする水平及び垂直のリセット信号を
発生する構造体を示している。図１５に示された構造体
は、ビデオディスプレイ１７０によるビデオ表示の形成
を制御するビデオ表示制御器２７０の一部分である。ド
ットレート、即ち、ビデオディスプレイ１７０における
ピクセル表示レートのビデオクロックが入力１５０１に
受け取られる。このビデオクロックは、カウンタ１５１
０のカウント入力に送られる。比較器１５２０は、カウ
ンタ１５１０のカウントを受け取り、これを、水平ライ
ンにおけるピクセル又はピクセル等化物の全数に対応す
るレジスタ１５３０に記憶されたカウントと比較する。
これら２つのカウントが等しい場合には、比較器１５２
０が水平リセット信号に対応する出力をライン１５０２
に発生する。この出力は、カウンタ１５１０のリセット
入力に送られてこのカウンタをリセットし、次のライン
についてのカウントを開始させる。水平リセット信号１
５０２は、ディスプレイリフレッシュ要求１４０１をシ
ーケンサ１４００に供給できるようにする信号である。

【００６９】比較器１５２０によって発生された水平リ
セット１５０２は、第２のカウンタ１５４０に供給され
る。カウンタ１５４０は、水平リセット信号をカウント
し、このカウントを比較器１５５０に供給する。又、比
較器１５５０は、垂直フレーム当たりのライン又はライ
ン等化物の全数を記憶するレジスタ１５０６からのカウ
ントも受け取る。比較器１５５０は、これら２つのカウ
ントが等しい時の垂直リセットに対応する出力信号をラ
イン１５０３に発生する。この垂直リセット信号は、カ
ウンタ１５４０のリセット入力に送られ、このカウンタ
をリセットする。垂直リセット信号１５０３の発生によ
り、レジスタ９０１に記憶された表示アドレスの開始点
がレジスタ９０２に記憶され、表示リフレッシュアドレ
スを新たなビデオフレームの開始点にリセットする。

【００７０】図１６は、シーケンサ１４００の入力１４
０２に送られるＤＲＡＭリフレッシュ要求信号を発生す
る構造体を示している。中央処理ユニットのクロック信
号は、入力１６０１に受け取られる。この中央処理ユニ
ットのクロック信号は、中央処理ユニット２００を作動
してその作動速度を制御するクロック信号である。この
信号は、プログラム可能な除算器１６１０に送られる。
プログラム可能な除算器１６１０には、ライン１６０２
を経て制御信号も供給される。この制御信号は、高速／
低速デコーダ１６２０から受け取られる。高速／低速デ
コーダ１６２０は、制御ビットレジスタ９１０の一部分
でありリフレッシュレートビット９１１に作用する。前
記したように、好ましい実施例によれば、このビット
は、ダイナミックランダムアクセスメモリが３２個の中
央処理ユニットサイクルごとに１度リフレッシュされる
か６４個のサイクルごとに一度リフレッシュされるかを
指示するか、或いは、ダイナミックランダムアクセスメ
モリのリフレッシュ信号が発生されないかどうかを指示
する。制御レジスタ９１０のリフレッシュレートビット
９１１によれば、高速／低速デコーダ１６２０は、プロ
グラム可能な除算器１６１０に信号を発生する。プログ
ラム可能な除算器１６１０は、この制御信号を受け取
り、ダイナミックランダムアクセスメモリリフレッシュ
要求信号を選択されたレートで出力１６０３に発生す
る。これは、ダイナミックランダムアクセスメモリのリ
フレッシュ要求を発するためにシーケンサ１４００の入
力１４０２に供給される。

【００７１】図１７は、シーケンサ１４００の詳細なブ
ロック図である。シーケンサ１４００は、１組のラッチ
１７００、プログラム可能な入力アドレスの論理アレイ
１７１０、アドレスレジスタ１７２０、制御リードオン
リメモリ１７３０及びマイクロシーケンサ１７４０を備
えている。種々の要求信号は、１組のラッチ１７００内
の個々のラッチに送られる。これらラッチの信号は、プ
ログラム可能な入力アドレス論理アレイ１７１０に送ら
れ、これは、制御リードオンリメモリ１７３０へ供給す
るための入力アドレスを発生する。この導出された入力
アドレスは、アドレスレジスタ１７２０に記憶される。
この入力アドレスがいったん発生されると、制御リード
オンリメモリ１７３０は、シーケンサ１４００の種々の
出力信号を発生するようにマイクロシーケンサ１７４０
の動作を制御する。

【００７２】ラッチ１７００は、シーケンサ１４００に
供給される種々の要求及び制御信号を記憶するための１
組のラッチを備えている。ラッチ１７００は、表示リフ
レッシュ信号を受信する表示要求ラッチ１７０１を備え
ている。ＤＲＡＭリフレッシュ要求ラッチ１７０２は、
ライン１４００のＤＲＡＭリフレッシュ要求信号を受け
取る。ホスト要求ラッチ１７０３は、ライン１４０３の
ホスト要求信号を受け取る。ホスト読み取り／書き込み
制御ラッチ１７０４は、ライン１４０４のホスト読み取
り／書き込み制御信号を受け取る。中央処理ユニットの
第３の要求ラッチ１７０５は、以下で詳細に述べるよう
に、マイクロシーケンサ１７４０により、制御ライン１
７４３を経てセットされる。同様に、中央処理ユニット
の第２の要求ラッチ１７０６は、マイクロシーケンサ１
７４０によってセットされる。中央処理ユニットの第１
の要求ラッチ１７０７は、ライン１４０５に現われる中
央処理ユニットの要求信号を受け取る。更に、中央処理
ユニットの読み取り／書き込みラッチ１７０８は、ライ
ン１４０６に現われる中央処理ユニットの読み取り／書
き込み制御信号を受け取る。

【００７３】プログラム可能な入力アドレス論理アレイ
１７１０は、ラッチ１７００の各々からの信号を受け取
る。更に、プログラム可能な入力アドレス論理アレイ１
７１０は、マイクロシーケンサ１７４０から制御信号１
７４２を受け取る。この制御信号は、主として、マイク
ロシーケンサ１７４０が現在のメモリアクセス要求の対
応に拘っているかどうかを指示する。プログラム可能な
入力アドレス論理アレイ１７１０に送られる信号に基づ
いて、制御リードオンリメモリ１７３０内の入力点を指
定するアドレスが発生される。このアドレスは、アドレ
スレジスタ１７２０に送られ、ここに記憶される。

【００７４】アドレスレジスタ１７２０、制御リードオ
ンリメモリ１７３０及びマイクロシーケンサ１７４０
は、プログラム可能な制御器を構成する。プログラム可
能な入力点論理アレイ１７１０により制御リードオンリ
メモリ１７３０内で選択された入力点は、対応するメモ
リアクセス要求に応じるためのサブルーチンの開始点で
ある。制御リードオンリメモリ１７３０に記憶されたこ
れらサブルーチンの命令は、マイクロシーケンサ１７４
０に順次に供給され、該マイクロシーケンサは、ライン
１４１３、１４１４、１４１５及び１４１６に現われる
これらの命令に基づいて種々の出力動作を実行する。こ
の点について、次の命令を呼び出せるようにするために
通常の命令が実行されるたびにマイクロシーケンサ１７
４０からライン１７４１を経てアドレスレジスタ１７２
０へ増加信号が供給される。上記の出力に加えて、マイ
クロシーケンサ１７４０は、ライン１７４３を経てラッ
チ１７００へ制御出力を発生する。この制御出力は、ラ
ッチ１７００内の種々のラッチのセット及びリセットに
関連している。更に、マイクロシーケンサ１７４０は、
ライン１４０４を経てホスト読み取り／書き込み制御信
号を受け取ると共に、ライン１４０６を経て中央処理ユ
ニットの読み取り／書き込み制御信号を受け取る。制御
リードオンリメモリ１７３０内の特定の制御サブルーチ
ンの一般的な概要を、図１８、図１９、図２０及び図２
１について以下に詳細に説明する。

【００７５】図１８は、プログラム可能な入力アドレス
論理アレイ１７１０の動作を詳細に示すプログラム１８
００の図である。特に、プログラム１８００は、プログ
ラム可能な入力アドレス論理アレイ１７１０により入力
点アドレスを決定する際の動作の優先順位を示してい
る。好ましい実施例では、図１８に示す機能を実行する
ためにプログラム可能な入力アドレス論理アレイ１７１
０に特殊なハードウェア論理を使用しているが、この同
じ機能を実行するためのプログラムを制御リードオンリ
メモリ１７３０内に設けることもできる。

【００７６】プログラム１８は、メモリアクセス要求が
優先順に処理されるような連続的なループを構成する。
マイクロシーケンサ１７４０がその手前のサイクル中ア
イドリング状態でない場合には、プログラム１８００
は、受け取った要求が表示リフレッシュ要求であるかど
うかを判断する（判断ブロック１８０１）。このような
場合には、表示リフレッシュ要求が処理される（処理ブ
ロック１８０２）。これは、ディスプレイをリフレッシ
ュするためのサブルーチンを含む制御リードオンリメモ
リ１７３０内の開始アドレスを発生することにより達成
される。前記したように、その表示リフレッシュには、
次に表示すべきデータをビデオＲＡＭ１３２から呼び出
し、レジスタ９０３に記憶された表示アドレス増分によ
りレジスタ９０２に記憶された表示リフレッシュアドレ
スを更新することを含む。新たなフレームが開始した場
合には、レジスタ９０１に記憶された表示アドレスの開
始点をレジスタ９０２にロードして、表示リフレッシュ
アドレスをリセットすることを含む。このプロセスは一
般的なもので良く知られているから、ここではこれ以上
説明しない。

【００７７】ペンディングになっている要求が表示リフ
レッシュ要求でない場合には、プロセス１８００は、ペ
ンディングになっている要求がＤＲＡＭリフレッシュ要
求であるかどうかを判断するテストを行なう（判断ブロ
ック１８０３）。ペンディングになっている要求がこの
ようなＤＲＡＭリフレッシュ要求である場合には、この
ＤＲＡＭリフレッシュ要求が処理される（処理ブロック
１８０４）。このＤＲＡＭリフレッシュ要求は、表示リ
フレッシュ要求について上記したように処理される。プ
ログラム可能な入力アドレス論理アレイ１７１０は、Ｄ
ＲＡＭリフレッシュ要求を実行するようにマイクロシー
ケンサ１７４０を制御するプログラムを含んだ制御リー
ドオンリメモリ１７３０内のサブルーチンの開始アドレ
スを発生する。このプロセスは、一般的なものであり、
これ以上は説明しない。このリフレッシュ要求が処理さ
れた後に、プログラム１８００は、処理ブロック１８０
１において表示リフレッシュ要求が最高の優先順位の動
作であるかどうか判断するテストに復帰する。

【００７８】ペンディングになっている要求がＤＲＡＭ
リフレッシュ要求でない場合には、プログラム１８００
は、そのペンディングの要求がホストメモリアクセス要
求であるかどうか判断するようにチェックを行なう（判
断ブロック１８０５）。このペンディングの要求がホス
トメモリアクセス要求である場合には、この要求が処理
される（処理ブロック１８０６）。このホストメモリア
クセス要求は、制御リードオンリメモリ１７３０内のサ
ブルーチンの入力により上記したように処理される。こ
のホストメモリアクセス要求が処理されると、プログラ
ム１８００は、判断ブロック１８０１において表示リフ
レッシュが最も優先順位の高いアクセスであるかどうか
判断するテストに復帰する。

【００７９】プログラム１８００は、ペンディングにな
っている要求が中央処理ユニットの第３のアクセス要求
であるかどうか判断するテストを行なう（判断ブロック
１８０７）。図１３Ｉに示すように、中央処理ユニット
２００からのフィールドアクセス要求は、３つの連続す
るメモリワードアクセスの実行を要求することができ
る。中央処理ユニットの第２のアクセス要求が処理され
そして中央処理ユニットの第３のアクセス要求が必要と
される場合には、マイクロシーケンサ１７４０がライン
１７４３に制御信号を発生し、中央処理ユニットの第３
要求ラッチ１７０５をセットする。このような場合に
は、中央処理ユニットの第３アクセス要求が処理される
（処理ブロック１８０８）。このプロセスは、図２１に
示されたプログラム２１００に関連して以下で詳細に説
明する。

【００８０】ペンディングになっている要求が中央処理
ユニットの第３のアクセス要求でない場合には、プログ
ラム１８００は、これが中央処理ユニットの第２のアク
セス要求であるかどうか判断するようにテストする（判
断ブロック１８０９）。再び、図１３を参照すれば、図
１３Ｅないし図１３Ｉから明らかなように、中央処理ユ
ニット２００によるフィールドアクセスが２つ（又はそ
れ以上）の連続するメモリワードアクセスを必要とする
ような多数の場合がある。中央処理ユニットの第１のア
クセス要求が処理されそして中央処理ユニットの第２の
アクセス要求が必要とされることが決定された場合に
は、マイクロシーケンサ１７４０がライン１７４３に制
御信号を発生し、中央処理ユニットの第２の要求ラッチ
１７０６をセットする。この場合には、中央処理ユニッ
トのこの第２のアクセス要求が処理される（処理ブロッ
ク１８１０）。このプロセスは、図２０に示したプログ
ラム２０００について以下で詳細に説明する。前記した
場合と同様に、このアクセス要求が処理されると、プロ
グラム１８００は判断ブロック１８０１に復帰し、表示
リフレッシュ要求が発せられたかどうか判断される。

【００８１】他のメモリアクセス要求がペンディングに
なっていない場合に、中央処理ユニットのアクセス要求
に第１の優先順位を与えるために、プログラム１８００
は、中央処理ユニットの第１のアクセス要求以外にペン
ディングのアクセス要求があるかどうかを決定するテス
トを行なう（判断ブロック１８１１）。他のアクセス要
求がペンディングになっている場合には、プログラムの
流れが判断ブロック１８０１に復帰し、それより高い優
先順位のメモリアクセス要求があるかどうかテストす
る。然し乍ら、ペンディングになっているアクセス要求
が他にない場合には、プログラム１８００はこれが中央
処理ユニットの第１のアクセス要求であるかどうかを判
断するようにテストする（判断ブロック１８１２）。中
央処理ユニット２００がメモリ１３０にアクセスしよう
とする時には、該ユニットがライン１４０５を経てシー
ケンサ１４００にこの要求を発する。このような要求の
発信が中央処理ユニットの第１のアクセス要求である。
このような中央処理ユニットのアクセス要求が発せられ
ない場合には、プログラム１８００は、それより優先順
位の高い他のアクセス要求がペンディングになっている
かどうかのテストに復帰する（判断ブロック１８１
１）。このシーケンスは、このループに保持されるが、
それより優先順位の高い要求が発せられた場合には、判
断ブロック１８１１においてプログラムの流れが判断ブ
ロック１８０１に向けられ、その要求がテストされて処
理されるか、或いは、中央処理ユニットの第１のアクセ
ス要求が発せられた場合には、これが処理される（処理
ブロック１８１３）。

【００８２】この優先順位技術は、２つ以上のメモリア
クセス要求が同時にペンディングになった場合にメモリ
アクセスの順序を制御するように働く。２つ以上のメモ
リアクセス要求が同時にペンディングになった場合に
は、それらが優先順位に実行される。この場合、表示リ
フレッシュ要求が最も優先順位が高く、次いで、ＤＲＡ
Ｍリフレッシュ要求、ホストアクセス要求、中央処理ユ
ニットの第３のアクセス要求、中央処理ユニットの第２
のアクセス要求、そして最後に、中央処理ユニットの第
１のアクセス要求と続く。中央処理ユニットの次々のア
クセス要求に対して次第に高い別々の優先順位を与える
ことにより、２つの結果が得られる。先ず第１に、中央
処理ユニットのマルチワードアクセス要求が部分的に完
了され、次いで、それより優先順位の高い要求によって
割り込まれる。更に、このような中央処理ユニットのマ
ルチワードアクセス要求では次々のワードアクセスに次
第に高い優先順位が与えられるので、中央処理ユニット
は、別の個別の中央処理ユニットアクセスを処理できる
までこのようなマルチワードアクセスの完了を待機しな
ければならない。これは、中央処理ユニットの２つのア
クセス要求が干渉するのを防止する。判断ブロック１８
１１及び１８１２を含むループは、他のアクセス要求が
ペンディングでない場合には中央処理ユニットの第１の
アクセス要求が最も高い優先順位を有するようにする
が、他のメモリアクセス要求がペンディングになってい
る場合には最も低い優先順位を有するようにする。

【００８３】前記したように、図１８に示したプロセス
は、プロセッサによって実行されるプログラムによるの
ではなくて、プログラム可能な入力アドレス論理アレイ
１７１０を用いて実行されるのが好ましい。プログラム
可能な入力アドレス論理アレイ１７１０は、表示要求ラ
ッチ１７０１がセットされた時に表示リフレッシュ要求
を処理するために、制御リードオンリメモリ１７３０内
のプログラムシーケンスの開始アドレスを発生する。表
示リフレッシュ要求がない時にＤＲＡＭリフレッシュ要
求ラッチ１７０２がセットされた場合には、プログラム
可能な入力アドレス論理アレイ１７１０は、ＥＲＡＭリ
フレッシュ要求に応じるために制御リードオンリメモリ
１７３０内の開始アドレスを発生する。同様に、プログ
ラム可能な入力アドレス論理アレイ１７１０は、要求ラ
ッチ１７００のいずれかがセットされた時に図１８につ
いて前記した優先順位に基づいて動作を実行するため
に、制御リードオンリメモリ１７３０内の開始アドレス
を発生する。

【００８４】図１９は、中央処理ユニットの第１アクセ
ス要求を処理するプログラム１９００を示している。こ
のプログラム１９００は、図１８に示した処理ブロック
１８１３に対応するもので、制御リードオンリメモリ１
７３０に記憶されたサブルーチンを処理する１組のメモ
リアクセスの１つである。このプログラムに入ると（ス
タートブロック１９０１）、プログラムは、最初に、ア
クセス要求が読み取りアクセスであるかどうか判断する
テストを行なう（判断ブロック１９０２）。この判断
は、ライン１４０６を経てシーケンサ１４００に送られ
る中央処理ユニットの読み取り／書き込み信号の状態に
基づいて行なわれる。メモリアクセス要求がメモリの読
み取りを要求する場合には、メモリが読み取られる（処
理ブロック１９０３）。これは、中央処理ユニットのア
ドレスレジスタ１２０２に記憶されたアドレスをメモリ
読み取り信号と共にマルチプレクサ１４３０を経てメモ
リ１３０に送ることによって実行される。このメモリ位
置に記憶されたデータワードは、次いで、入力／出力ラ
ッチ１４３９にロードされる。右マスク１４３７及び左
マスク１４３８は、このデータ転送に対して何の影響も
与えない。このデータは、次いで、中央処理ユニットの
最下位ビットデータラッチ１４４５にロードされる（処
理ブロック１９０４）。所望のデータフィールド内に存
在しないメモリのデータは、以下で述べるように、バレ
ルシフタ１４５０において除去される。次いで、プログ
ラムは、判断ブロック１９１４へと進み、中央処理ユニ
ットの第２のアクセス要求が必要であるかどうかテスト
される。

【００８５】中央処理ユニットのアクセス要求が書き込
み要求であり、読み取り要求ではない場合には、プログ
ラム１９００は、ビットアドレスがゼロであるかどうか
判断するテストを行なう（判断ブロック１９０５）。こ
のテストは、ゼロ検出回路１４２０によって簡単に行な
われる。この回路は、ビットアドレスを受け取り、ビッ
トアドレスがゼロであるかどうかを指示する信号をライ
ン１４０８に発生する。ビットアドレスがゼロの場合に
は、所望のデータフィールドがメモリワードの境界で開
始する。これは、図１３Ａ、図１３Ｃ、図１３Ｅ図及び
図１３Ｇに示された場合に対応する。ビットアドレスが
ゼロの場合には、プログラム１９００は、ビットアドレ
ス及びフィールドサイズの和が１６に等しいか又はそれ
より大きいかどうかを判断するテストを行なう（判断ブ
ロック１９０６）。加算器１４１８により形成されたビ
ットアドレス及びフィールドサイズの和は、ライン１４
０９及び１４１０とバス１４１１とを経てシーケンサ１
４００に送られる。更に、ゼロ検出回路１４２１は、こ
の和の最下位４ビット（ビット０−３）がゼロであるか
どうかの指示を与える。この和は、ライン１４０９のビ
ット５が「１」であるか又はライン１４１０のビット４
が「１」であり且つビット０−３が非ゼロであることが
ライン１４１２によって指示された場合に、１６より大
きくなる。もしこうであって、図１３Ａ、図１３Ｅ及び
図１３Ｇの場合に対応すれば、中央処理ユニットの第１
のアクセス要求は、簡単な書き込み動作となる。入力／
出力ラッチは、中央処理ユニットの最下位ビットデータ
ラッチ１４４５からロードされる（処理ブロック１９０
７）。次いで、プログラムは、入力／出力ラッチのデー
タを、レジスタ１２０２に記憶された中央処理ユニット
のワードアドレスで指示されたメモリに書き込む（処理
ブロック１９１３）。前記したように、プログラム１９
００は、中央処理ユニットの第２のアクセスが要求され
るかどうか判断するテストを行なう（判断ブロック１９
１４）。

【００８６】ビットアドレスがゼロでない場合には、プ
ログラム１９００は、ビットアドレスに対応する右マス
ク１４２７をセットする。ビットアドレスは、バス１４
０７を経てシーケンサ１４００に送られる。ビットアド
レスが非ゼロであるか、或いは、ビットアドレスがゼロ
であって且つビットアドレスとフィールドサイズとの和
が１６又は３２のいずれかである場合には、プログラム
１９００は、ビットアドレスとフィールドサイズとの和
が１６より大きいかどうか判断するテストを行なう（判
断ブロック１９０９）。この和が１６より小さい場合に
は、ビットアドレスがゼロであるか非ゼロであるかに拘
りなく、この和に基づいて左マスクがセットされる（処
理ブロック１９１０）。もしそうでなければ、フィール
ドがメモリワードの境界まで又はこれを越えて延びるた
めに、左マスクは不要となる。いずれにせよ、入力／出
力ラッチ１４３９は、中央処理ユニットの最下位ビット
データラッチ１４４５からロードされる（処理ブロック
１９１１）。レジスタ１２０２に記憶された中央処理ユ
ニットのワードアドレスによって指示されたメモリワー
ドが読み取られ、これが右マスク１４３７及び左マスク
１４３８と共に使用されて、入力／出力ラッチ１４３９
内のデータを変更する（処理ブロック１９１２）。この
プロセスは、選択されたデータフィールド内に存在しな
いメモリワードの部分が変えられないようにし、一方、
選択されたデータフィールド内のメモリワードの部分が
中央処理ユニットのデータラッチからそれまでにロード
されたデータと取り替えられるようにする。このように
して変更されたデータが同じメモリ位置に書き込まれる
（処理ブロック１９１３）。

【００８７】プログラム１９００は、中央処理ユニット
の第２のアクセスが必要とされるかどうかをテストする
ことによって終了する。これは、ビットアドレスとフィ
ールドサイズとの和が１６より大きいかどうかをチェッ
クすることによって決定される。（判断ブロック１９１
４）。この和が１６より大きい場合には、第２のアクセ
スが必要とされる。これは、中央処理ユニットの第２の
アクセス要求ラッチ１７０６をセットすることによって
指示される（処理ブロック１９１５）。これは、マイク
ロシーケンサ１７４０からライン１７４３を経て要求ラ
ッチ１７００へ信号される。いずれにせよ、中央処理ユ
ニットの第１の要求のラッチがリセットされ（処理ブロ
ック１９１６）、要求が処理されたことを指示する。次
いで、プログラム１９００が終了となる（終了ブロック
１９１７）。前記したように、プログラム１９００は、
図１８に示す処理ブロック１８１３と同等である。

【００８８】図２０は、中央処理ユニットの第２のアク
セス要求を処理するプログラム２０００を示している。
このプログラム２０００は、図１８に示した処理ブロッ
ク１８１０に対応し、これは、制御リードオンリメモリ
１７３０に記憶されたサブルーチンを処理する１組のメ
モリアクセスの１つである。このプログラムの開始は、
図１９に示したプログラム１９００と同様である。レジ
スタ１２０２に記憶された中央処理ユニットのワードア
ドレスは、中央処理ユニットの第２アクセスにおける正
しいメモリデータワードを参照するために増加しなけれ
ばならないことに注意されたい。中央処理ユニットのア
ドレスレジスタ１２００に記憶されたアドレスは、ビッ
トアドレス１２０１を含んでいるので、次のメモリワー
ドを参照するためには、アドレスレジスタ１２００に数
字１６を追加しなければならない。

【００８９】このプログラムに入る時に（スタートブロ
ック２００１）、最初に、アクセス要求が読み取りアク
セスであるかどうか判断するテストか行なわれる（判断
ブロック２００２）。この判断は、ライン１４０６を経
てシーケンサ１４００に供給される中央処理ユニットの
読み取り／書き込み信号の状態に基づいて行なわれる。
メモリアクセス要求がメモリの読み取りを必要とする場
合には、処理ブロック１９０３について上記したのと同
様に、メモリが読み取られる（処理ブロック２００
３）。このようにしてメモリ１３０から呼び出されたデ
ータは、中央処理ユニットの最上位ビットデータラッチ
１４４０にロードされる（処理ブロック２００４）。所
望のデータフィールド内に存在しないメモリのデータ
は、以下で詳細に述べるように、バレルシフタ１４５０
において除去される。次いで、プログラムは、判断ブロ
ック２０１１へと進み、中央処理ユニットの第３のアク
セス要求ガ必要であるかどうかのテストが行なわれる。

【００９０】中央処理ユニットの第２のアクセス要求が
書き込み要求であって読み取り要求ではない場合には、
プログラム２０００は、ビットアドレスとフィールドサ
イズとの和が３２以上であるかどうかを判断するテスト
を行なう（判断ブロック２００５）。ライン１４０９の
和のビット５が「１」である場合には、和が３２以上で
ある。この和が３２以上である場合には、書き込み動作
が第２ワードの境界を越えて延びる。このような場合に
は、中央処理ユニットの第２のアクセスが簡単な書き込
み動作である。従って、入力／出力ラッチは、中央処理
ユニットの最上位ビットデータラッチ１４４０からロー
ドされ（処理ブロック２００６）、入力／出力ラッチの
データがメモリに書き込まれる（処理ブロック２０１
０）。読み取り動作の場合と同様に、プログラムは、次
いで、判断ブロック２０１１へ進み、中央処理ユニット
の第３のアクセス要求が必要であるかどうかのテストが
行なわれる。

【００９１】ビットアドレスとフィールドサイズとの和
が３２より小さい場合には、左マスクが必要とされる。
この左マスクは、ビットアドレスとフィールドサイズと
の和に基づいてセットされる（処理ブロック２００
７）。入力／出力ラッチには、中央処理ユニットの最上
位ビットデータラッチ１４４０からデータがロードされ
る（処理ブロック２００８）。中央処理ユニットのワー
ドアドレスにより指示されたメモリワードは、メモリ１
３０から呼び出され、左マスク１４３８によってマスク
されながら入力／出力ラッチにロードされる（処理ブロ
ック２００９）。このプロセスは、図１９に示された処
理ブロック１９１２に関連して上記したものと同じであ
る。中央処理ユニットの第２のアクセスは当然メモリワ
ードの最下位ビットを含むことになるから、右マスクは
不要であることに注意されたい（図１３Ｅ、図１３Ｆ、
図１３Ｇ、図１３Ｈ及び図１３Ｉ参照）。これで、入力
／出力ラッチは、メモリ１３０から呼び出して、選択さ
れたフィールド内のビットに対するフィールド書き込み
動作によって必要とされるように変更されたデータを含
むことになる。

【００９２】プログラム２０００は、中央処理ユニット
の第３のアクセスが必要とされるかどうかをテストする
ことによって終了となる。これは、ビットアドレスとフ
ィールドサイズとの和が３２より大きいかどうかをチェ
ックすることにより決定される（判断ブロック２０１
１）。この和が３２より大きい場合には、第３のアクセ
スが必要とされる。これは、中央処理ユニットの第３ア
クセス要求ラッチ１７０５をセットすることによって信
号される（処理ブロック２０１２）。これは、マイクロ
シーケンサ１７４０からライン１７４３を経て要求ラッ
チ１７００へ信号される。いずれにせよ、中央処理ユニ
ットの第１要求ラッチがリセットされ（処理ブロック２
０１３）、要求が処理されたことを指示する。これで、
プログラム２０００が終了となる（終了ブロック２０１
４）。前記したように、プログラム２０００は、図１８
に示す処理ブロック１８１０と同等である。

【００９３】図２１は、中央処理ユニットの第３のアク
セス要求を処理するプログラム２１００を示している。
このプログラム２１００は、図２２のワード整列図に関
連して最も良く理解できよう。最初に、中央処理ユニッ
トのアドレスレジスタ１２００は、第２のアクセス後の
次のメモリワードを参照するために１６だけ増加しなけ
ればならない。この点について、プログラムは、上記し
た中央処理ユニットの第２のアクセス要求の処理に類似
している。図２１に示したプログラム２１００は、図１
８に示した処理ブロック１８０８のプロセスに対応して
いる。

【００９４】プログラム２１００が始まると（スタート
ブロック２１０１）。アクセス要求が読み取りアクセス
要求であるかどうか判断するテストが行なわれる（判断
ブロック２１０２）。その要求が読み取り要求である場
合には、ビットアドレスによって右マスク１４３７がセ
ットされる（処理ブロック２１０３）。このプロセス
は、図２２を参照して最も良く理解できよう。フィール
ド２２００は、少なくともその一部分としてメモリワー
ド２２０１、２２０２及び２２０３を含んでいる。これ
は、図１３Ｉに示す場合であり、即ち、第３の処理アク
セス要求が必要な唯一の場合である。フィード２２００
は、３つのサブフィールド、即ち、メモリワード２２０
１内に完全に含まれたサブフィールド２２１１と、メモ
リワード２２０２に一致するサブフィールド２２１２
と、メモリワード２２０３内に完全に含まれた最後のサ
ブフィールド２２１３とに分割することができる。

【００９５】中央処理ユニットの第１アクセスは、サブ
フィールド２２１１を、中央処理ユニットの最下位ビッ
トデータラッチ１４４５の上位ビットに記憶するように
作用する。中央処理ユニットの第２のアクセスは、メモ
リワード２２０２に対応するサブフィールド２２１２
を、中央処理ユニットの最上位ビットデータラッチ１４
４０に記憶する。中央処理ユニットの第３のアクセス
は、前記した読み取り／変更／書き込み動作と同様の読
み取り、マスク及び変更動作でなければならない。予め
呼び出されたサブフィールド２２１１を含む中央処理ユ
ニットの最下位ビットデータラッチ１４４５からのデー
タは、入力／出力ラッチにロードされる（処理ブロック
２１０４）。メモリワード２２０３はメモリ１３０から
呼び出され、サブフィールド２２１２を含む右マスク１
４３７によって決定された部分は、入力／出力ラッチ１
４３９にロードされる（処理ブロック２１０５）。それ
により得られる入力／出力ラッチのデータは、中央処理
ユニットの最下位ビットデータラッチ１４４５に記憶さ
れる（処理ブロック２１０６）。これにより得られるデ
ータは、第１のサブフィールド２２１１と、第３のサブ
フィールド２２１３とを備えている。前記の読み取りア
クセスの場合と同様に、バレルシフタ１４５０は、中央
処理ユニット２００によって適切に使用されるようにデ
ータを整列させる。これは、図２３に関連して以下に詳
細に説明する。

【００９６】中央処理ユニットの第３のアクセスが書き
込みアクセスである場合には、読み取り／変更／書き込
みサイクルが必要とされる。左マスク１４３８は、ビッ
トアドレス１２０１とフィールドサイズとの和に対応す
るようにセットされる（処理ブロック２１０７）。中央
処理ユニットの最下位ビットデータラッチ１４４５に記
憶されたデータは、入力／出力ラッチにロードされる
（処理ブロック２１０８）。メモリワード２２０３は、
メモリ１３０から読み取られ、左マスク１４３８を用い
て入力／出力ラッチ１４３９にロードされる（処理ブロ
ック２１０９）。この時、入力／出力ラッチ１４３９
は、サブフィールド２２１３に対応する最下位ビット
と、メモリワード２２０３の最上位ビットに対応する最
上位ビットを備えている。入力／出力ラッチ１４３９の
このデータは、次いで、メモリワード２２０３と同じ位
置でメモリ１３０に書き込まれ（処理ブロック２１１
０）、読み取り／変更／書き込み動作を完了する。いず
れにせよ、中央処理ユニットの第３のアクセスは、中央
処理ユニットの第３要求ラッチをリセットすることによ
って完了され（処理ブロック２１１１）、プログラム２
１００が完了する（終了ブロック２１１２）。

【００９７】第１のサブフィールド２２１１及び第３の
サブフィールド２２１３を中央処理ユニットの最下位ビ
ットデータラッチ１４４５に入力する技術は、中央処理
ユニットの３ワードデータラッチの必要性を排除する。
好ましい実施例では、フィールドの長さが３２ビットを
越えないことに注意されたい。然し乍ら、ビットアドレ
ス及びフィールドサイズの幾つかの組合せでは、選択さ
れたフィールドが３つの連続するメモリワードの部分を
占有することが必要である。２つのサブフィールドは、
図示された２つの１６ビット半部分を含む単一の３２ビ
ットラッチ内に受け入れられる。従って、第３の１６ビ
ットデータラッチを設けることは、回路の領域を浪費す
ることになる。データラッチの１つの半部分に２つのサ
ブフィールドを記憶することにより、追加回路が不要と
なる。上記のマスキングにより、これらのサブフィール
ドを適切に分離することができる。中央処理ユニットの
最上位ビットデータラッチ１４４０及び中央処理ユニッ
トの最下位ビットデータラッチ１４４５内でデータを円
形にシフトすることによりサブフィールドをビット順に
適切に整列することができる。

【００９８】好ましい実施例によれば、中央処理ユニッ
ト２００内の全てのフィールド動作は、デーを右に調整
しながら実行される。フィールド書き込み動作を実行す
る時には、バレルシフタ１４５０は、中央処理ユニット
のデータラッチ１４４０及び１４４５にロードする前に
ビットアドレスに等しい量だけデータを左に円形シフト
する。これは、フィールド書き込み動作のためにデータ
を適切に整列するように働く。この左への円形シフトに
より、図２２に示すように、中央処理ユニットの最下位
ビットデータラッチ１４４５内に第１のサブフィールド
２２１１及び第３のサブフィールド２２１３が自動的に
形成される。

【００９９】上記したように、メモリ１３０から読み取
られたデータは、中央処理ユニット２００で使用するた
めにバレルシフタ１４５０によって整列される。このプ
ロセスが図２３に示されている。中央処理ユニットのデ
ータラッチ１４４０及び１４４５からのデータは、最上
位ビット２３０１及び最下位ビット２３０２を含んでい
る。選択されたフィールド２３１０は、最上位ビット２
３０１と最下位ビット２３０２との間のワード境界に交
差するものとして示されている。この整列は解説のため
のみに与えられるものである。というのは、この技術が
他の全てのフィールド整列にも等しく適用されるからで
ある。最初に、フィールドは、ビットアドレスによって
指示されたビット量だけ右に円形シフトすることにより
右に調整される。このプロセスが２３１１で概略的に示
されている。フィールドが図２２に２２１１、２２１２
及び２２１３で示されたような３つのサブフィールドに
分割される場合でも、このシフトにより、全フィールド
２３１０が適切な順序で右に調整される。選択されたフ
ィールド２３１０内に含まれないデータワードの他の部
分は、次のプロセスで失われるので、重要ではない。

【０１００】次いで、フィールドは、フィールドサイズ
より３２ビット小さい量だけ左へ論理的にシフトするこ
とにより左に調整される。２３１２で概略的に示された
このプロセスは、選択されたフィールドの最上位ビット
よりも高い順位のビットを排除するように作用する。フ
ィールド２３１０の最下位ビットより桁の小さいビット
は、次の段階で除去すべきであり、従って、重要ではな
い。フィールド２３１０は、再び、フィールドサイズよ
り３２ビット小さい量だけ最後に右に論理的にシフトさ
れる。これにより、フィールド２３１０の最下位ビット
より桁の小さいビットが除去される。それより上位のビ
ットは、状態レビスタ１１００からの作用フィールド拡
張ビット１１０６又は１１０８の状態に基づいて発生さ
れる。中央処理ユニット２００によって実行される特定
の命令は、フィールドサイズ０１１０５及びフィールド
拡張０ １１０６が作用するか或いはフィールドサイズ
１１０７及びフィールド拡張１１０８が作用するかを指
定する。状態レジスタ１１００の選択されたフィールド
拡張ビットがゼロの拡張を示す場合には、全て「０」で
ある上位のビット２３２０が発生される。一方、フィー
ルド拡張オプションが符号の拡張を指示する場合には、
全てフィールド２３１０の最上位ビットに等しい上位ビ
ット２３３０が発生される。

【０１０１】以上、本発明の好ましい実施例を詳細に説
明した。この好ましい実施例では、幾つかの設計上の選
択を行なったが、これらは本発明を実施する上で必要な
ものではない。例えば、中央処理ユニットは３２ビット
長さのデータを用いるものとして説明し、一方、メモリ
は１６ビット長さのワードを用いるものとして説明し
た。当業者であれば、これらが単に設計上の便宜的な選
択に過ぎず、本発明の要旨ではないことが明らかであろ
う。本発明の範囲は、特許請求の範囲によって規定され
るものとする。

【０１０２】以上の記載に関連して、以下の各項を開示
する。 （１） 上記表示更新制御器は、次に呼び出すべき表示
データが記憶された上記メモリ内のアドレス位置の１つ
を規定するための表示更新アドレスレジスタと、上記表
示更新要求信号を周期的に発生する表示更新タイマと、
各表示更新メモリアクセスが許可された際に、次に呼び
出すべき表示データを参照するために上記表示更新アド
レスレジスタに記憶された上記アドレスを増加するため
の表示更新アドレスレジスタ増加手段とを備えている特
許請求の範囲１項に記載のメモリアクセス制御システ
ム。 （２） 上記メモリは、データを保持するために周期的
なリフレッシュを必要とするダイナミックメモリであ
り、上記メモリアクセス制御システムは、更に、リフレ
ッシュメモリアクセス信号を周期的に発生するメモリリ
フレッシュ制御器を含み、上記メモリアクセス制御器
は、次にリフレッシュすべきアドレスが記憶されたリフ
レッシュアドレスレジスタを有し、そして上記メモリ優
先順位制御器は、更に、上記リフレッシュメモリアクセ
ス信号を受信すると共に、上記メモリ優先順位制御器が
ペンディングのメモリアクセス要求をそれまで有してい
た場合には上記表示更新アクセス要求より低く且つ上記
ローカルプロセッサアクセス要求より高い優先順位にあ
る上記リフレッシュメモリアクセス信号を許可しそして
上記メモリ優先順位制御器がペンディングのメモリアク
セス要求をそれまで有していない場合には上記ローカル
プロセッサアクセス要求及び上記表示更新アクセス要求
よりも低い優先順位にある上記リフレッシュメモリアク
セス要求を許可するようにし、上記メモリリフレッシュ
制御器に接続されている前記第１項に記載のメモリアク
セス制御システム。 （３） 上記表示更新制御器は、次に呼び出すべき表示
データが記憶されたメモリ内の上記アドレス位置の１つ
を指定する表示更新アドレスレジスタと、上記表示更新
要求信号を周期的に発生する表示更新タイマと、各々の
表示更新メモリアクセスが許可された時に次に呼び出す
べき表示データを参照するために上記表示更新アドレス
レジスタに記憶された上記アドレスを増加する表示更新
アドレスレジスタ増加手段とを備えている前記第２項に
記載のメモリアクセス制御システム。 （４） 上記メモリインターフェイスに接続され、リフ
レッシュメモリアクセス信号を周期的に発生するメモリ
リフレッシュ制御器を備え、上記メモリアクセス制御器
は、次にリフレッシュすべきアドレスが記憶されたリフ
レッシュアドレスレジスタを有し、上記メモリ優先順位
制御器は、更に、上記メモリリフレッシュ制御器に接続
されていて、上記リフレッシュメモリアクセス信号を受
け取ると共に、上記メモリ優先順位制御器がペンディン
グのメモリアクセス要求をそれまで有していた場合には
上記表示更新アクセス要求より低く且つ上記ローカルプ
ロセッサアクセス要求より高い優先順位の上記リフレッ
シュメモリアクセス信号を許可しそして上記メモリ優先
順位制御器がペンディングのメモリアクセス要求をそれ
まで有していない場合には上記ローカルプロセッサのア
クセス要求及び上記表示更新アクセス要求より低い優先
順位の上記リフレッシュメモリアクセス要求を許可する
特許請求の範囲第２項に記載のメモリアクセス制御シス
テム。

【図面の簡単な説明】

【図１】本発明の原理に基づいて構成されたグラフィッ
ク機能を有するコンピュータのブロック図、

【図２】本発明のグラフィック処理回路の好ましい実施
例を示すブロック図、

【図３】ＸＹアドレス技術によりビットマップメモリ内
の個々のピクセルアドレスをいかに指定するかを示す
図、

【図４】リニアなアドレス技術によりフィールドアドレ
スをいかに指定するかを示す図、

【図５】本発明の好ましい実施例により１つのデータワ
ード内に色々な長さのピクセルデータを記憶する好まし
い実施例を示す図、

【図６】本発明の好ましい実施例によりレジスタメモリ
内に記憶されたオペランドの内容の構成を示す図、

【図７】本発明のビットマップメモリ内でのアレイ移動
動作の特性を示す図、

【図８】本発明によるビットブロック転送即ちアレイ移
動動作のフローチャート、

【図９】本発明の好ましい実施例に用いられる入力／出
力レジスタの幾つかを示す図、

【図１０】図９に示されたホスト制御レジスタを詳細に
示す図、

【図１１】本発明の好ましい実施例による状態レジスタ
を詳細に示す図、

【図１２】本発明の好ましい実施例によるアドレスレジ
スタを詳細に示す図、

【図１３】本発明の好ましい実施例による選択されたフ
ィールドとメモリワードとの関係についての種々の場合
を示す図、

【図１４】本発明の好ましい実施例によるメモリアクセ
ス制御器の構造を示す図、

【図１５】本発明の好ましい実施例により水平及び垂直
リセット信号を発生する構造体を示す図、

【図１６】本発明の好ましい実施例によりＤＲＡＭリフ
レッシュ信号を発生する構造体を示す図、

【図１７】図１４に示したシーケンサを詳細に示す図、

【図１８】本発明の好ましい実施例により図１７に示し
たプログラム可能な入力アドレス論理アレイの動作を説
明するフローチャート、

【図１９】本発明の好ましい実施例により中央処理ユニ
ットの第１メモリアクセスを実行する時のシーケンサの
動作を説明するフローチャート、

【図２０】本発明の好ましい実施例により中央処理ユニ
ットの第２メモリアクセスを実行する時のシーケンサの
動作を説明するフローチャート、

【図２１】本発明の好ましい実施例により中央処理ユニ
ットの第３メモリアクセスを実行する時のシーケンサの
動作を説明するフローチャート、

【図２２】本発明により２つのメモリワード境界に交差
するフィールドをいかに記憶し操作するかを示す図、そ
して

【図２３】図１４に示したバレルシフタの動作を示す図
である。

【符号の説明】

１００ グラフィックコンピュータシステム １１０ ホスト処理システム １１５ ホストバス １２０ グラフィックプロセッサ １２２ ビデオメモリバス １３０ メモリ １３２ ビデオＲＡＭ １３４ リードオンリメモリ １４０ シフトレジスタ １５０ ビデオパレット １６０ デジタル−ビデオコンバータ １７０ ビデオディスプレイ ２００ 中央処理ユニット ２１０ グラフィックハードウェア ２２０ レジスタファイル ２３０ 命令キャッシュ ２４０ ホストインターフェイス ２５０ メモリインターフェイス ２６０ 入力／出力レジスタ ２７０ ビデオ表示制御器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール エム グッタグ アメリカ合衆国 テキサス州 77099 ヒ ューストン エンスブルック レーン 11602 (72)発明者 ジェリー ヴァン アーケン アメリカ合衆国 テキサス州 77478 シ ュガーランド ファーンヒル 13563 (72)発明者 ネール テブット フランス国 6620 ゴルフ ジュアン シ ュマン ド ミノザ マス レ プーネ （番地なし) (72)発明者 マーク エフ ノヴァク アメリカ合衆国 ミシガン州 48197 イ プシランティ スピンネイカー ウェイ シー ２ −8845 (72)発明者 トーマス エム プレストン 英国 ベッドフォードシャー サーリー クロセンド レーン ユー ツリー ハウ ス （番地なし)

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データを記憶したり呼び出したりするた
   めの複数のアドレス位置を有するメモリと、 上記メモリの次々のアドレス位置から可視表示に対応す
   る表示データを呼び出すために周期的な表示更新アクセ
   ス要求を発生する表示更新制御器と、 上記メモリからデータを読み取るためのローカルメモリ
   読み取り動作と上記メモリにデータを書き込むためのロ
   ーカルメモリ書き込み動作とを含むデータに基づく動作
   を実行するローカル処理ユニットとを具備し、このロー
   カル処理ユニットは、メモリ読み取り動作又はメモリ書
   き込み動作が要求された時にローカルプロセッサメモリ
   アクセス信号を発生すると共に、読み取り又は書き込み
   のいずれが要求されたかを指示する読み取り／書き込み
   制御信号を発生し、上記ローカル処理ユニットは、上記
   メモリ内のアドレス位置の１つを指定するローカルアド
   レスレジスタと、メモリ読み取り動作中に上記メモリか
   らのデータを受け取りそしてメモリ書き込み動作中に上
   記メモリへデータを供給するローカルプロセッサデータ
   レジスタとを有しており、そして更に、上記メモリ、上
   記表示更新制御器及び上記ローカル処理ユニットに接続
   され、メモリアクセス要求を受け取り、これらのメモリ
   アクセス要求を許可されるまでペンディング状態に保持
   し、対応するアドレス信号、メモリアクセス要求信号及
   び対応する読み取り／書き込み信号を上記メモリに供給
   することにより上記メモリへのアクセスを優先順に許可
   するメモリ優先順位制御器を具備し、このメモリ優先順
   位制御器は、これがペンディングのメモリアクセス要求
   をそこまで有していた場合には上記ローカルプロセッサ
   のアクセス要求よりも高い優先順位にある上記表示更新
   アクセス要求を許可しそしてこのメモリ優先順位制御器
   がペンディングのメモリアクセス要求をそれまで有して
   いない場合には上記表示更新アクセス要求よりも高い優
   先順位にある上記ローカルプロセッサアクセス要求を許
   可することを特徴とするメモリアクセス制御システム。
2. 【請求項２】 アドレス、データ及び読み取り／書き込
   み制御信号を送信するためのメモリインターフェイス
   と、 可視表示に対応するメモリ表示データを次々のアドレス
   位置から呼び出すように周期的な表示更新アクセス要求
   を発生する表示更新制御器と、 上記メモリインターフェイスに接続され、上記メモリイ
   ンターフェイスがメモリからデータを読み取るための指
   定のアドレス及び読み取り制御信号を発生するようにさ
   せるローカルメモリ読み取り動作と、上記メモリインタ
   ーフェイスがメモリにデータを書き込むための指定のア
   ドレス及び書き込み制御信号を発生するようにさせるロ
   ーカル書き込みメモリ動作とを含むデータに基づく動作
   を実行するローカル処理ユニットとを具備し、このロー
   カル処理ユニットは、メモリ読み取り動作又は書き込み
   動作のいずれかが要求された時にローカルプロセッサメ
   モリアクセス信号を発生すると共入力読み取り又は書き
   込みのいずれの動作が要求されたかを指示する読み取り
   ／書き込み制御信号を発生し、上記ローカル処理ユニッ
   トは、アドレス位置を指定するためのローカルアドレス
   レジスタと、メモリ読み取り動作中に上記メモリインタ
   ーフェイスからデータを受け取りそしてメモリ書き込み
   動作中に上記メモリインターフェイスにデータを供給す
   るローカルプロセッサデータレジスタとを有し、そして 更に、上記メモリインターフェイス、上記表示更新制御
   器及び上記ローカル処理ユニットに接続され、メモリア
   クセス要求を受け取り、これらのメモリアクセス要求を
   許可されるまでペンディング状態に保持し、そして対応
   するアドレス信号、メモリアクセス要求信号及び対応す
   る読み取り／書き込み信号を上記メモリインターフェイ
   スに供給することにより上記メモリへのアクセスを優先
   順に許可するためのメモリ優先順位制御器を具備し、こ
   のメモリ優先順位制御器は、該制御器がペンディングの
   メモリアクセス要求をそれまで有していた場合には上記
   ローカルプロセッサのアクセス要求より高い優先順位の
   上記表示更新アクセス要求を許可しそしこのメモリ優先
   順位制御器がペンディングのメモリアクセス要求をそれ
   まで有していなかった場合には上記表示更新アクセス要
   求より高い優先順位の上記ローカルプロセッサアクセス
   要求を許可することを特徴とするメモリアクセス制御シ
   ステム。