JPS6010483A - スタツクメモリ制御方式 - Google Patents
スタツクメモリ制御方式Info
- Publication number
- JPS6010483A JPS6010483A JP58117325A JP11732583A JPS6010483A JP S6010483 A JPS6010483 A JP S6010483A JP 58117325 A JP58117325 A JP 58117325A JP 11732583 A JP11732583 A JP 11732583A JP S6010483 A JPS6010483 A JP S6010483A
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- JP
- Japan
- Prior art keywords
- address
- data
- pointer
- stack
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は情報処理装置における処理されるべきデータが
格納されたスタックからのデータの読出し又はスタック
へのデータの書込みを行うためのスタックメモリ制御方
式に関する。
格納されたスタックからのデータの読出し又はスタック
へのデータの書込みを行うためのスタックメモリ制御方
式に関する。
（Ｂ）技術の背景
リスプ言語処理や、その他の情報処理に際しては、処理
すべき情報（データ）を格納するのにスタックメモリが
用いられており、これは宿、込まれた順序とは逆順序で
データの読出しを行うものであり、情報の高速処理のた
めには、スタックメモリへのデータの書込み又はスタッ
クメモリからのデータの続出しを高速に行うことが望ま
れる。
すべき情報（データ）を格納するのにスタックメモリが
用いられており、これは宿、込まれた順序とは逆順序で
データの読出しを行うものであり、情報の高速処理のた
めには、スタックメモリへのデータの書込み又はスタッ
クメモリからのデータの続出しを高速に行うことが望ま
れる。
（Ｃ）従来技術と問題点
第１図（ａｌ 、 、 （ｂｌは従来のスタックメモリ
制御方式を説明するための図であって、スタックメモリ
Ｍの１番地から、ｋ番地までデータが書込まれており、
レジスタＲ１のスタックトップポインタはに番地を示し
ている。
制御方式を説明するための図であって、スタックメモリ
Ｍの１番地から、ｋ番地までデータが書込まれており、
レジスタＲ１のスタックトップポインタはに番地を示し
ている。
次にに＋１番地にデータを別込む場合は、まず、レジス
タＲ１のスタックトップポインタの値を期間ＴＩ 内に
ｋｆｆｉ地からｋ ＋１番地に更新し、続いて期間Ｔ２
内に書込みレジスタＲｗに格納されているデータをスタ
ックメモリＭ（７，ｌｋ千１番１山に書込む操作を行う
。
タＲ１のスタックトップポインタの値を期間ＴＩ 内に
ｋｆｆｉ地からｋ ＋１番地に更新し、続いて期間Ｔ２
内に書込みレジスタＲｗに格納されているデータをスタ
ックメモリＭ（７，ｌｋ千１番１山に書込む操作を行う
。
従ってスタクトツブポインタが示す番地の前（又は後）
の番地に書込み（又は読出し）を行う場合）本来の書込
み（又は続出し）期間Ｔえ以外にスタックトップポイン
タの値を更新するための期間ＴＩ が必要となり高速化
が阻まれいた。
の番地に書込み（又は読出し）を行う場合）本来の書込
み（又は続出し）期間Ｔえ以外にスタックトップポイン
タの値を更新するための期間ＴＩ が必要となり高速化
が阻まれいた。
（Ｄ）発明の目的
本発明ばかがる点に鑑みなされたもので、スタックメモ
リへのデータの書込み又はスタックメモリからのデータ
の読み出しを高速に行うことの出来るスタックメモリ制
御方式を提供することを目的とする。
リへのデータの書込み又はスタックメモリからのデータ
の読み出しを高速に行うことの出来るスタックメモリ制
御方式を提供することを目的とする。
（Ｅ）発明の構成
そしてこの目的は本発明によれば、スタック・トップ・
ポインタと、該スタック・トップ・ポインタが指すアド
レスの前後のアドレスを指すスタックポインタを用意し
、がっ、該ポインタが指すアドレスを一時保持する手段
を設け、前記ポインタが指すアクセスすべきアｌ：レス
を該一時保持手段に格納した後、スタックメモリの前記
アクセスすべきアドレスに対するデータの書込み、又は
読出しを行うとともに、前記各ポインタの値を更新する
ことを特徴とするスタックメモリ制御力式を提供するこ
とにより達成される。
ポインタと、該スタック・トップ・ポインタが指すアド
レスの前後のアドレスを指すスタックポインタを用意し
、がっ、該ポインタが指すアドレスを一時保持する手段
を設け、前記ポインタが指すアクセスすべきアｌ：レス
を該一時保持手段に格納した後、スタックメモリの前記
アクセスすべきアドレスに対するデータの書込み、又は
読出しを行うとともに、前記各ポインタの値を更新する
ことを特徴とするスタックメモリ制御力式を提供するこ
とにより達成される。
（Ｆ）発明の実施例
以下図面を参照しながら本発明の実施例を詳述する。
第２図は本発明の実施例を示す構成図である。
Ｍはスタックメモリ、Ｒｗは書込みレジスタ、Ｒ８は読
出しレジスタ、Ｒ１はスタックトップポインタが格納さ
れるレジスタ、Ｒ２、Ｒ３は各々スタックトップポイン
タが指示する番地の１つ前および１つ後の番地が格納さ
れるレジスタＩ、〜■、はレジスタＲ１〜Ｒ３に格納さ
れている番地を修正するインクリメンタ／デクリメンタ
、Ｐはマルチプレクサ、Ｌはラッチであって、これらは
中央処理装置ＣＩ） ＬＪの構成要素となっている。
出しレジスタ、Ｒ１はスタックトップポインタが格納さ
れるレジスタ、Ｒ２、Ｒ３は各々スタックトップポイン
タが指示する番地の１つ前および１つ後の番地が格納さ
れるレジスタＩ、〜■、はレジスタＲ１〜Ｒ３に格納さ
れている番地を修正するインクリメンタ／デクリメンタ
、Ｐはマルチプレクサ、Ｌはラッチであって、これらは
中央処理装置ＣＩ） ＬＪの構成要素となっている。
レジスタＲ，，Ｉ？２．Ｒ３は各々スタックメモリＭの
番地に−１，に、に＋１を指すポインタを格納している
。
番地に−１，に、に＋１を指すポインタを格納している
。
従って、例えばスタックトップポインタの示す（ｃｌに
示すＣＰ［ＪのマシンザイクルＣＴ内の期間′ｒ、にマ
ルチプレクサＰを介してランチしに入力される。
示すＣＰ［ＪのマシンザイクルＣＴ内の期間′ｒ、にマ
ルチプレクサＰを介してランチしに入力される。
続＜ ＣＰＵマシンサイクル内の期間Ｔ４において、レ
ジスタＲ５〜Ｒ３内の各ポインタの値が＋１増加（又は
−１減少）されるのと並行して、書込めレジスタＲｗの
データがチソヂしに格納されている番地（ｋ番地）に訝
込まれる。従って第２図（ｂｌ、 （Ｃ１から明らかな
ように従来のスタック制御方式に比して、レジスクＲ，
−Ｒ３内のポインタの値を更新するに要する期間Ｔ１
分が短縮される。
ジスタＲ５〜Ｒ３内の各ポインタの値が＋１増加（又は
−１減少）されるのと並行して、書込めレジスタＲｗの
データがチソヂしに格納されている番地（ｋ番地）に訝
込まれる。従って第２図（ｂｌ、 （Ｃ１から明らかな
ように従来のスタック制御方式に比して、レジスクＲ，
−Ｒ３内のポインタの値を更新するに要する期間Ｔ１
分が短縮される。
ｋ番地に格納されているデータを読出しレジスタＲ，に
読出ず場合も同様にしてＣＰ Ｕの１マシンサイクル内
に読出しが可能となる。
読出ず場合も同様にしてＣＰ Ｕの１マシンサイクル内
に読出しが可能となる。
又に一１番地に対する書込み、又は読出しも同様にして
１マシンザイクル内に行われる。
１マシンザイクル内に行われる。
レジスタＲ３に格納されているポインタにより指示され
るに＋１番地に対する書込み、読出しも同様に行うこと
ができ、例えば居込みは次のようにして行われる。
るに＋１番地に対する書込み、読出しも同様に行うこと
ができ、例えば居込みは次のようにして行われる。
レジスタＲ３に格納されているに＋１番地を示すデータ
を第２図（（Ｉ）に示すようにＣＰＵのマシンザイクル
ＣＴ内の期間Ｔ、にマルチプレクサＰを介して、ランチ
■、に入力される。
を第２図（（Ｉ）に示すようにＣＰＵのマシンザイクル
ＣＴ内の期間Ｔ、にマルチプレクサＰを介して、ランチ
■、に入力される。
続くマシンサイクル内の期間Ｔ６ において、レジスタ
Ｒ１〜Ｒ３の値が＋１増加（又は−１減少）されるのと
並行して書込みレジスタＲｗに格納されているデータが
ラッチしに格納されている番地即ちに＋１番地に書込ま
れる。
Ｒ１〜Ｒ３の値が＋１増加（又は−１減少）されるのと
並行して書込みレジスタＲｗに格納されているデータが
ラッチしに格納されている番地即ちに＋１番地に書込ま
れる。
従って、スタックメモリＭへのデータの吉込めは、ＣＰ
Ｕの１マシンサイクル内に完了する。
Ｕの１マシンサイクル内に完了する。
（Ｇ）発明の効果
このように本発明に係るスタックメモリ制御方式は書込
み番地を１時保持せしめる手段（ランチ）を設けるとと
もに、スタックポインタを少なくとも２１１Ｍ設し」、
スタックメモリへのデータの書込み操作またはスタック
からのデータの読出し操作と並行して、スタックポイン
タの値の変更を行うため、スタックメモリに対するデー
タの書込み又はスタックメモリからのデータの読出しが
高速になる。
み番地を１時保持せしめる手段（ランチ）を設けるとと
もに、スタックポインタを少なくとも２１１Ｍ設し」、
スタックメモリへのデータの書込み操作またはスタック
からのデータの読出し操作と並行して、スタックポイン
タの値の変更を行うため、スタックメモリに対するデー
タの書込み又はスタックメモリからのデータの読出しが
高速になる。
第１図（ａ）は従来のスタックメモリ制御方式を説明す
る図。第１図（ｂｌ〜（ｄｉはスタックメモリに対する
制御動作を説明する図、第２図は本発明の実施例構成図
である。
る図。第１図（ｂｌ〜（ｄｉはスタックメモリに対する
制御動作を説明する図、第２図は本発明の実施例構成図
である。
Claims (1)
- スタック・トップ・ポインタと、該スタック・トップ・
ポインタが指すアドレスの前後のアドレスを指すスタッ
クポインタを用意し、かつ、該ポインタが指すアドレス
を一時保持する手段を設け、前記ポインタが指すアクセ
スすべきアドレスを該一時保持手段に格納した後、スタ
ックメモリの前記アクセスすべきアドレスに対するデー
タの書込み、又は読出しを行うとともに、前記各ポイン
タの値を更新することを特徴とするスタックメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117325A JPS6010483A (ja) | 1983-06-29 | 1983-06-29 | スタツクメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117325A JPS6010483A (ja) | 1983-06-29 | 1983-06-29 | スタツクメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010483A true JPS6010483A (ja) | 1985-01-19 |
Family
ID=14708943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117325A Pending JPS6010483A (ja) | 1983-06-29 | 1983-06-29 | スタツクメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010483A (ja) |
-
1983
- 1983-06-29 JP JP58117325A patent/JPS6010483A/ja active Pending
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