JPH01128095A - メモリ書込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ 本発明は、ビットマツプメモリを用いた図形表示装置の
メモリ制御回路に係り、特にビットマツプ上の図形デー
タと新たに書込もうとするデータの間で演算処理を行な
うのに好適なメモリ書込回路に関する。

［従来の技術］ 従来、３項論理演算を行なった結□果を新たなメモリ書
込データとするメモリ書込回路では、ＮＥＣｒＭＯＳデ
ィジタル集積回路！ＬＰＤ４２２３２　　ト！Ｊプルボ
ートグラフィックバッファ」に見られるように、三つの
入力項それぞれを、メモリを構成する１語を単位として
演算回路に入力し、演算結果をメモリに書込んでいた。

ビットマツプメモリを用いた図形表示装置における３項
論理演算の応用では、ビットマツプメモリ上のある位置
に描かれた図形（以下、ソースビットマツプと呼ぶ）を
他の位置に描かれた図形（以下、デスティネーションビ
ットマツプと呼ぶ）に重なるように位置をずらして転送
し、このときパターンと呼ぶ第３の図形を加え、三つの
図形の間での３項論理演算の結果をデスティネーション
ビットマツプの位置に書込む例か代表的である。

以下、第２図に従い具体的な応用例を説明する。第２図
は、パターン図形、ソースビットマツプ、デスティネー
ションビットマツプの三つのビットマツプ図形を３項論
理演算の入力とし、演算結果によってデスティネーショ
ンビットマツプを置換えることを示している。実際の演
算処理では、ビットマツプメモリから１語ずつデータの
読取を行ない、パターン図形、ソースビットマツプ、デ
スティネーションビットマツプのそれぞれから読出した
データを３項論理演算回路に入力し、演算結果をデステ
ィネーションビットマツプの読取アドレスと同一のアド
レスに書込む。

３項論理演算は、パターン図形から読取るデータをＰ、
ソースビットマツプから読取るデータをＳ、デスティネ
ーションビットマツプから読取るデータなりと書き表わ
すことにすると、Ｆ＝ｆ　（Ｐ、Ｓ、Ｄ） のように書くことができる。Ｐ、Ｓ、Ｄのそれぞれ１ビ
ツトに着目すると、ｆｎに対する入力は、ｐ＝ｏまたは
１．°Ｓ＝Ｏまたは１、Ｄ＝０または１であるから８通
りの場合がある。演算結果はこの８通りの入力のそれぞ
れの場合に対して０または１を対応させることがてきる
ので、３項論理演算として２’＝２５６種の演算が定義
されることが容易に判る。

第２図は、２５６種の３項論理演算の内、Ｆ＝ｆ　（Ｐ
、Ｓ、Ｄ） ＝Ｐ　−Ｓ＋Ｐ　−Ｄ で定義される演算を施した場合を示している。

（ここで°−”は論理否定、“・″は論理積。

“＋”は論理和を示す、また、第２図中、黒く塗った部
分はビットマツプ上・そり上で論理値“１゛°を持つ部
分、白く抜いた部分は論理値″０″を持つ部分を表わす
ものとする。）第２図ではＦ＝Ｐ　−Ｓ＋Ｐ　−Ｄで定
義される演算を行なうことにより、パターン図形上で論
理値“１”を持つ部分に対応してソースビットマツプ上
の図形部分が切出され、パターン図形上で論理値“０”
を持つ部分に対応してデスティネーションビットマツプ
上の図形部分が切出され、これらを貼り合せた図形によ
りデスティネーションビットマツプが置換えられること
を示している。

上述したような応用では、一般に、パターン図形、ソー
スビットマツプ、デスティネーションビットマツプの定
義される位置は任意である。

従つて３項論理演算を行なう際に三つの入力図形の位置
合せが必要である。パターン図形、ソースビットマツプ
、デスティネーションビットマツプのそれぞれがビット
マツプメモリを構成する１語単位を境界位置として定義
される場合には、それぞれの図形からのデータ読取アド
レを調整して、Ｐ、Ｓ、Ｄに相当するデータを読取り、
３項論理演算回路に入力すればよい。しかしながら、図
形表示を行なう場合、一般に図形の表示位置は任意であ
るため、パターン図形、ソースビットマツプ、デスティ
ネーションビットマツプの定義位置も任意であり、従っ
てビットマツプメモリを構成する１語の中の任意のビッ
ト位置を起点として定義されているのが一般の場合であ
る。

［発明が解決しようとする問題点１ 上記従来例では、上述したようなパターン図形、ソース
ビットマツプ、デスティネーションビットマツプの定義
位置がビット単位にずれている場合に対する配慮がなさ
れておらず、ビット位置の調整は外部処理装置で行なわ
なければならないために、ソフトウェアによるデータ処
理量が増大し、処理所要時間か増大するという問題があ
った。

本発明の目的は、上述したような問題を解決し、ビット
位置の調整をハードウェア的に行なうことによって、ソ
フトウェアによるデータ処理を簡略にし、効率よく３項
論理演算を行なえるメモリ書込回路を提供することにあ
る。

［問題点を解決するための手段１ 上記目的を達成するために１本発明は、第１、第２およ
び第３入力項に論理演算を施し、該演算結果を記憶装置
に書込むメモリ書込回路において、 外部処理装置または上記記憶装置の出力データを一時記
憶する第１および第２データ保持回路と、 該第１データ保持回路の出力を一時記憶する第３データ
保持回路と、 上記第２データ保持回路の出力を一時記憶する第４デー
タ保持回路と、 上記第１および第３データ保持回路の両出力を並列に受
けてシフト処理を行なう第１シフト回路と、 上記第２および第４データ保持回路の両出力を並列に受
けてシフト処理を行なう第２シフト回路と、 上記第１および第２シフト回路のシフト量を制御するシ
フト量設定回路と。

上記記憶装置の出力データを一時記憶する第５データ保
持手段と、 上記第１、第２および第３入力項を受けて３項論理演算
を行なう３項論理演算回路と、該３項論理演算回路の演
算の種類を指定する演算種設定回路と、 上記記憶装置に対するデータ書込に際して、上記記憶装
置上の書込を行なう番地内のデータ語のうちの指定した
ビット群のみを書換え、指定外のビット群には書込以前
の値を保有させるビットマスク制御回路とを備え、 上記第１および第２シフト回路の出力を上記第１および
第２入力項とし、上記第５データ保持手段の出力を上記
第３入力項とするようにしたものである。

具体的な態様としては、パターン図形から読出したデー
タを３項論理演算回路に入力する経路上に２段のデータ
ラッチを縦続接続して設け、さらにこれら２段のデータ
ラッチの出力を並列に入力するシフト回路を設けて、二
つのデータラッチの内容を連結して得られるビット列中
から所要の１語分のビット列を抽出した後に３項論理演
算回路の第１の入力項として入力し、 ソースビットマツプから読出したデータを３項論理演算
回路に入力する経路上に２段のデータラッチを縦続接続
して設け、さらにこれら２段のデータラッチの出力を並
列に入力するシフト回路を設けて、二つのデータラッチ
の内容を連結して得られるビット列中から所要の１語分
のビット列を抽出した後に３項論理演算回路の第２の入
力項として入力し、 デスティネーションビットマツプから読出したデータを
記憶するデータラッチを設け、データラッチの出力を３
項論理演算回路の第３の入力項として入力し、 ３項論理演算回路が出力する演算結果をデスティネーシ
ョンビットマツプに書込む。

［作用］ パターン図形から読出したデータを記憶する２段のデー
タラッチは、外部処理装置がパターン図形中の所要デー
タを読出すと同時に、第１段のデータラッチの内容を第
２段のデータラッチに写し取り、さらにパターン図形か
ら読出されたデータを第１段のデータラッチに写し取る
。従ってパターン図形からのデータ読出しをアドレス順
に従って行なうと、２段のデータラッチには連続する２
アドレス分のデータが記憶される。シフト回路は２段の
データラッチが出力する２アドレス分のデータから３項
論理演算回路に入力するべきビット列を抽出する。これ
により、パターン図形のデータ読取位置を自動的にデス
ティネーションビットマツプの位置にビット単位で合せ
ることができる。

ソースビットマツプから読出したデータを記憶する２段
のデータラッチは、外部処理装置がソースビットマツプ
中の所要データを読出すと同時に、第１段のデータラッ
チの内容を第２段のデータラッチに写し取り、さらにソ
ースビットマツプから読出されたデータを第１段のデー
タラッチに写し取る。従ってソースビットマツプからの
データ読出しをアドレス順に従って行なうと、２段のデ
ータラッチには連続する２アドレス分のデータが記憶さ
れる。シフト回路は２段のデータラッチが出力する２ア
ドレス分のデータから３項論理演算回路に入力すべきビ
ット列を抽出する。これにより、ソースビットマツプの
データ読取位置を自動的にデスティネーションビットマ
ツプの位置にビット単位で合せることができる。

デスティネーションビットマツプから読取ったデータは
、位置合せの基準となるデータなので、演算処理に際し
てビット位置を調整する必要はなく、外部処理装置がデ
スティネーションビットマツプからのデータ読取を行な
うと同時に、読出されたデータをデータラッチに写し取
り、これを３項論理演算回路の入力とする。

以上のようにして、３項論理演算回路の三つの入力項に
相当するデータを設定した後、デスティネーションビッ
トマツプに対して書込を行なうことにより、３項論理演
算回路の出力が書込まれる。

上述のようにしてメモリ書込処理を行なうことにより、
パターン図形の読取、ソースビットマツプの読取、デス
ティネーションビットマツプの読取、演算結果の書込と
いう一連のメモリ読取、書込操作を繰返すことで、パタ
ーン図形、ソースビットマツプ、デスティネーションビ
ットマツプの３項論理演算処理を行なうことができる。

［実施例１ く第１実施例〉 以下、本発明の第１実施例を第１図、第３図、第４図お
よび第５図を用いて説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、ｌおよび２は外部処理装置から入力さ
れるデータとメモリ１３から読出されたデータとを切換
えるセレクタ、３，４．５および６はラッチ、７および
８はシフト回路、９はシフト回路７．８のシフト量を設
定するシフト量レジスタ、１１は３項論理演算回路、１
２は３項論理演算回路１１に行なわしめる演算の種類を
設定する演算種レジスタ、１３はビットマツプを構成す
るメモリ、１４はメモリ１３にデータを書込む際に、１
語分のデータの中に含まれる任意のビットの書換えを許
可、あるいは禁止するためのマスク制御レジスタである
。

第１図において、セレクタ１およびセレクタ２は、それ
ぞれパターン図形データあるいはソースビットマツプが
メモリ１３上に定義されている場合にはメモリ１３の出
力を選択し、そってない場合、すなわち外部のメモリ装
置に蓄えられた図形情報、あるいは外部処理装置が生成
した図形情報をパターン図形あるいはソースビットマツ
プとして用いる場合には、外部処理装置から与えられる
データを選択する。

ラッチ３とラッチ５は２段ラッチを構成し、う・ンチ３
はセレクタ１の出力を入力とし、ラッチ５はラッチ３の
出力を入力とする。セレクタ１により、外部処理装置か
ら与えられるデータをラッチ３に書込む場合、セレクタ
１により外部処理装置の出力データを選択してラッチ３
に供給し、ラッチ３の書込と同時に、ラッチ５に対して
、ラッチ３にそれまて蓄えられていたデータを書込む、
外部処理装置がメモリ１３からのデータを読取ることに
より、パターン図形中のデータが読出される場合、セレ
クタ１によりメモリ１３からの読出データを選択してラ
ッチ３に供給し、ラッチ３は書込動作を行なって読出し
たデータを記憶する。

これと同時にラッチ５に対して、ラッチ３にそれまで蓄
えられていたデータを書込む。以上のような動作を行な
うことにより、ラッチ３には最新のデータが保持され、
ラッチ５にはその直前のデータが保持される。この結果
、ラッチ３とラッチ５には連続する２語分のデータを記
憶させることができる。シフト回路７にはラッチ３とラ
ッチ５が記憶する２語分のデータを入力し、シフト回路
７はこれら２語分のデータからデスティネーションビッ
トマツプの定義位置に対応した１語分のデータを抽出す
る働きを行なう。以下、シフト回路７の動作を第３図、
第４図を用いて詳細に説明する。

第３図はシフト回路７の具体的な構成例を示し、第４図
は第３図に示すシフト回路の論理動作を示す真理値を示
す。第３図において、１０１〜１１１　、２０１〜２０
９　、３０１〜３０８はすべて２ビツトの入力信号から
いずれか１ビツトの信号を選択して出力するセレクタで
ある。第３図は８ビツトの信号を１語として構成してい
るが、他の値、例えば１６ビツト、３２ビツトを１語と
した場合にも同様な構成によりシフト回路を実現するこ
とができる。第３図において、１０〜１７はシフト回路
に対する第１語口の入力信号、１ａ＝ｉ＋ｓは第２語口
の入力信号、Ｏｏ〜０７はシフト回路の出力信号、Ｃ，
−Ｃ。

はシフト回路のシフト量を制御するシフト量制御信号で
ある。シフト回路はｉ。〜ｊ？＋　ｊ６〜ｉ４の２語の
入力信号を連結したビット列のあるビット位置から始ま
る１語分（第３図の例では８ビツト分）のビット列を抽
出して０゜〜Ｏ２に出力する働きを持つ。第３図におい
てセレクタ１０１〜１１１はシフト量制御信号Ｃ８に従
って、Ｃ０が論理値“１”を持つ時に４ビツトの左シフ
トを行ない、ｃｏが論理値ＩＩ　Ｏ１１を持つ時にはシ
フト処理を行なわない。

セレクタ２０１〜２０９はシフト量制御信号Ｃ１に従っ
て、Ｃ１か論理値″１′°を持つ時に２ビツトの左シフ
トを行ない、Ｃ１が論理値“Ｏ″を持つ時にはシフト処
理を行なわない。セレクタ３０１〜３０８はシフト量制
御信号Ｃ２に従って、Ｃ２が論理値゛１′を持つ時に１
ビツトの左シフトを行ない、Ｃ２が論理値“０“を持つ
時にはシフト処理を行なわない。

この結果、シフト回路の出力００〜０７には、シフト量
制御信号Ｃ８，Ｃ，、Ｃ２に応じて、第４図真理値表に
示すように、ｉｏ〜ｉ、のいずれかのビットから始まる
８ビツトのビット列の内容か現われる。

再び、第１図を参照する。

上記のような動作を行なうシフト回路によってシフト回
路７を構成し、１ｏ−ｉｔに相当する入力端子にラッチ
５の出力を接続し、１８〜ｉｔｓに相当する入力端子に
ラッチ３の出力を接続し、Ｃ，−Ｃ，に相当する入力端
子にシフト量レジスタ９の出力を接続し、Ｏｏ〜０７に
相当する出力端子からの出力を３項論理演算回路１１の
第１の入力項Ｐとして接続する。この結果、シフト量レ
ジスタ９の設定により、ラッチ３およびラッチ５に記憶
させた２語分のデータを結合して得られるビット列の中
から、所要の１語分のビット列を抽出して３項論理演算
に供することができる。

第１図において、ラッチ４とラッチ６は２段ラッチを構
成し、ラッチ４にはセレクタ２の出力を入力し、ラッチ
６にはラッチ４の出力を入力する。外部処理装置から与
えるデータをラッチ４に書込む場合、セレクタ２により
外部処理装置の出力データを選択してラッチ４に供給し
、ラッチ４の書込と同時に、ラッチ６に対して、ラッチ
４がそれまで記憶していたデータを書込む。外部処理装
置がメモリ１３からデータを読取ることにより、ソース
ビットマツプ中のデータが読出される場合には、セレク
タ２によりメモリ１３からの読出データを選択してラッ
チ４に供給し、ラッチ４は書込動作を行なって読出した
データを記憶する。これと同時にラッチ６に対しては、
ラッチ４かそれまで記憶していたデータを書込み、ラッ
チ４とラッチ５に連続する２語分のデータを記憶させる
。シフト回路８はシフト回路７と同様の構成を持ち、シ
フト量レジスタ９の設定により、ラッチ４およびラッチ
６に記憶させた２語分のデータを結合して得られるビッ
ト列の中から、所要の１語分のビット列を抽出して、３
項論理演算回路１１の第２の入力順Ｓとして接続する。

ラッチ１０は、外部処理装置がメモリ１３からデータを
読取ることによりデスティネーションビットマツプ中の
データが読出される際に、読出されたデータを記憶する
。ラッチ１０の出力は３項論理演算回路１１の第３の入
力順りとして接続する。３項論理演算回路１１は、演算
種レジスタ１２の設定に従い、第１．第２．第３の入力
順に対して演算処理を行ない、演算結果をメモリ１３に
与える。３項論理演算回路１１の演算結果をメモリ１３
に書込む際には、デスティネーションビットマツプのみ
を演算結果により置換え、他の部分のデータは変化させ
てはならない、一般に、デスティネーションビットマツ
プは任意の位置に定義できるのて、メモリ１３上のデー
タ１語中の任意のビット位置を起点、あるいは終点とし
て定義される。従って、マスク制御レジスタ１４によっ
て、゛メモリ１３に対する演算結果データの書込をビッ
ト単位に制御し、デスティネーションビットマツプに含
まれるビット群のみを書換え、他のビット群は書換を行
なわない。

第５図は、第１図実施例に３ける、３項論理演算回路１
１に対する入力データの抽出過程を示す。

パターン図形データは、メモリ１３より２語分のデータ
をラッチ５およびラッチ３に読取り、これら２語に誇が
る１語分のビット群をシフト回路７により、選択・抽出
して３項論理演算回路１１に与える。ソースビットマツ
プデータは、パターン図形データと同様に、メモリ１３
より２語分のデータをラッチ６およびラッチ４に読取り
、これら２語に胎がる１語分のビット群をシフト回路８
により、選択・抽出して３項論理演算回路１１に与え　
′る。デスティネーションビットマツプデータはメモリ
１３より読出したデータをラッチ１０に読取り、これを
３項論理演算回路１１に与える。

ラッチ３とラッチ５．ラッチ４とラッチ６はそれぞれ２
段構成になっているため、前述したように、メモリ１３
からの読取によりラッチ３の内容がラッチ５に写し取ら
れ、あるいはラッチ４の内容がラッチ６に写し取られる
。この結果、ラッチ３あるいはラッチ４の内容と、メモ
リ１３から読取ったデータとが自動的に連結され、演算
処理を継続して行なうことができる。すなわち、パター
ン図形のデータを読取ると、それまでう・ンチ３に記憶
していたデータと新たに読取ったデータとをそれぞれラ
ッチ５およびラッチ３に記憶し、これらを結合してでき
る２語分のデータからシフト回路７か所要の１語分のビ
ット群を抽出し、３項論理演算回路１１の第１の入力と
して与える。同様に、ソースビットマツプのデータを読
取ると、それまでラッチ４に記憶していたデータと新た
に読取ったデータとをそれぞれラッチ６およびラッチ４
に記憶し、これらを結合してできる２語分のデータから
シフト回路８が所要の１語分のビット群を抽出し、３項
論理演算回路１１の第２の入力として与える。さらに、
デスティネーションビットマツプのデータを読取ると、
ラッチ１０に新たに読取ったデータをラッチし、３項論
理演算回路１１の第３の入力として与える。

このようにして、パターン図形データ、ソースビットマ
ツプデータ、デスティネーションビットマツプデータを
それぞれ１語ずつ読出すことにより、デスティネーショ
ンビットマツプに書込むべき１語分の演算結果を生成す
ることがてきる。また、演算結果をメモリに書込む際の
マスク処理が必要となるのは、デスティネーションビッ
トマツプの開始位置と終了位置のみであり、その間の部
分に対しては、演算結果１語をそのまま書込めばよい。

以上に説明したように、本実施例によれば、ビ・シトマ
ツプメモリ上の図形データに対して３項論理演算を施す
際に、図形のほとんどの部分に対して、三つの入力順に
相当するデータを１　、Ｊずつ読取るたけて演算結果を
出力することかてき、マスフ処理や図形データのビット
位置調整に要する処理時間を大幅に節減することができ
る。また、この結果、ソフトウェア処理も単純化するこ
とがてきるという利点がある。さらに、本発明は、近年
急速に発達してきているＬＳＩ化技術により、ＬＳＩ化
することが容易であり、安価に大量生産するのにも適し
ている。

さらに１本実施例ては、３項論理演算に必要となるデー
タがすべてビットマツプメモリ上に存在し、入力項とな
るデータはビットマツプメモリからの読出によってラッ
チに記憶されるので、外部処理装置か実際にデータを読
取り、処理を行なう必要はない。このため、複数のビッ
トマツプメモリを使用して、多階調表示、多色表示を行
なう応用において、本発明を利用すると、全てのビット
マツプメモリに対して、同時に読出・書込を行なって、
並列的に３項論理演算処理を行なうことかてきるのて、
それぞれのビットマツプメモリを一つずつ選択して処理
を行なう場合に対して大幅な処理時間の短縮を実現てき
るという利点がある。

〈第２実施例〉 第６図は本発明の第２実施例を示すブロック図である。

第６図において、第１図実施例と同一の回路部分には同
一番号を付しである。第６図においては、外部処理装置
の出力とラッチ６の出力とを切換えてシフト回路８に供
給するセレクタ１５と、外部処理装置の出力とラッチ４
の出力とを切換えてシフト回路８に供給するセレクタ１
６とが追加されている。

以下、第６図実施例の動作を説明する。第６図実施例に
おいて、セレクタ１５および１６がそれぞれラッチ６、
ラッチ４の出力を選択している場合、第１図実施例と全
く同じ動作を行なうことができ、従って、ビットマツプ
メモリ上の図形の間で３項論理演算を効率よく行なうこ
とができる。−方、文字の表示処理や、直線、円などを
描く描画処理では、ビットマツプメモリ上に既に定義さ
れた図形ではなく、新たに外部処理装置が生成した、文
字・図形を表わすデータをビットマツプメモリに書込ま
なければならない。第６図実施例では、このような処理
を行なう場合、セレクタ１５゜１６により、外部処理装
置の出力を直接選択することによっても、上述のような
応用に対応することかてきる。また、この場合、シフト
回路も有効に機能するのて、文字表示処理を行なう際に
必要となる、文字表示位置のビット単位の調整を容易に
行なうことかできるという利点もある。

［発明の効果］ 以上説明したように、本発明によれば、パターン図形、
ソースビットマツプ、デスティネーションビットマツプ
の三つのビットマツプデータの間て３項論理演算を行な
うに際して必要となる、それぞれの図形データのビット
単位の位置合せ処理を２段構成のラッチとシフト回路に
より自動的に行なうことかてき、外部処理装置によって
ソフトウェア的に処理する必要がなくなるため、３項論
理演算処理を簡単て効率よく実行できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
３項論理演算処理の一応用例を示す説明図、第３図はシ
フト回路の一例を示す構成図、第４図は第３図シフト回
路の真理値を表わす説明図、第５図は第１図実施例のデ
ータ抽出の様子を示す概念図、第６図は本発明の他の実
施例を示すブロック図である。 １．２・・・セレクタ ３〜６・・・ラッチ ７．８・・・シフト回路 １１・・・３項論理演算回路 １２・・・演算種設定回路 １３・・・メモリ １４・・・マスク制御回路 出願人　株式会社　日　立製作所 代理人　弁理士　富　１）和　子 第１図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、第１、第２および第３入力項に論理演算を施し、該
   演算結果を記憶装置に書込むメモリ書込回路において、 外部処理装置または上記記憶装置の出力データを一時記
   憶する第１および第２データ保持回路と、 該第１データ保持回路の出力を一時記憶する第３データ
   保持回路と、 上記第２データ保持回路の出力を一時記憶する第４デー
   タ保持回路と、 上記第１および第３データ保持回路の両出力を並列に受
   けてシフト処理を行なう第１シフト回路と、 上記第２および第４データ保持回路の両出力を並列に受
   けてシフト処理を行なう第２シフト回路と、 上記第１および第２シフト回路のシフト量を制御するシ
   フト量設定回路と、 上記記憶装置の出力データを一時記憶する第５データ保
   持手段と、 上記第１、第２および第３入力項を受けて３項論理演算
   を行なう３項論理演算回路と、 該３項論理演算回路の演算の種類を指定する演算種設定
   回路と、 上記記憶装置に対するデータ書込に際して、上記記憶装
   置上の書込を行なう番地内のデータ語のうちの指定した
   ビット群のみを書換え、指定外のビット群には書込以前
   の値を保有させるビットマスク制御回路とを備え、 上記第１および第２シフト回路の出力を上記第１および
   第２入力項とし、上記第５データ保持手段の出力を上記
   第３入力項とすることを特徴とするメモリ書込回路。 ２、上記第２シフト回路への入力を上記第２および第４
   データ保持回路から与えるか、上記外部処理装置から与
   えるかを切換えるシフト入力選択回路をさらに設けた特
   許請求の範囲第１項記載のメモリ書込回路。