JP2905446B2 - データストリング生成方法、コンピュータ動作方法、ピクセル値セット生成方法及びコンピュータ - Google Patents
データストリング生成方法、コンピュータ動作方法、ピクセル値セット生成方法及びコンピュータInfo
- Publication number
- JP2905446B2 JP2905446B2 JP8180010A JP18001096A JP2905446B2 JP 2905446 B2 JP2905446 B2 JP 2905446B2 JP 8180010 A JP8180010 A JP 8180010A JP 18001096 A JP18001096 A JP 18001096A JP 2905446 B2 JP2905446 B2 JP 2905446B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data string
- instruction
- bits
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 41
- 239000000872 buffer Substances 0.000 claims description 37
- 238000013500 data storage Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000010076 replication Effects 0.000 description 6
- 239000003086 colorant Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 101710084218 Master replication protein Proteins 0.000 description 2
- 101710112083 Para-Rep C1 Proteins 0.000 description 2
- 101710112078 Para-Rep C2 Proteins 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100023882 Endoribonuclease ZC3H12A Human genes 0.000 description 1
- 101710112715 Endoribonuclease ZC3H12A Proteins 0.000 description 1
- 101000912503 Homo sapiens Tyrosine-protein kinase Fgr Proteins 0.000 description 1
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 1
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 1
- 102100026150 Tyrosine-protein kinase Fgr Human genes 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/024—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour registers, e.g. to control background, foreground, surface filling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Executing Machine-Instructions (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータにおけ
るデータの拡張に関する。本発明は、全体的というわけ
ではないが、詳細にはデータを拡張してディスプレイに
おけるピクセルのディスプレイ状態を画定するピクセル
値のセットを生成することに関する。
るデータの拡張に関する。本発明は、全体的というわけ
ではないが、詳細にはデータを拡張してディスプレイに
おけるピクセルのディスプレイ状態を画定するピクセル
値のセットを生成することに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ディス
プレイの第１及び第２領域のピクセルのピクセル値を生
成することがコンピュータディスプレイにとって頻繁に
必要になる。ディスプレイの各領域のピクセルは共通特
性、例えばカラーを共有している。一つの例はディスプ
レイにキャラクタ又は他の画像を生成することであり、
その画像はディスプレイの第１領域を画定してフォアグ
ランドカラーで表示され、一方ディスプレイの第２領域
はバックグラウンドカラーを有するバックグラウンドで
ある。そのようなキャラクタ又は画像を画定するフォン
トは各ピクセル当たり１ビットを使用して保存される。
例えば、ゼロはバックグラウンドを示し、１はフォアグ
ランドを示す。
プレイの第１及び第２領域のピクセルのピクセル値を生
成することがコンピュータディスプレイにとって頻繁に
必要になる。ディスプレイの各領域のピクセルは共通特
性、例えばカラーを共有している。一つの例はディスプ
レイにキャラクタ又は他の画像を生成することであり、
その画像はディスプレイの第１領域を画定してフォアグ
ランドカラーで表示され、一方ディスプレイの第２領域
はバックグラウンドカラーを有するバックグラウンドで
ある。そのようなキャラクタ又は画像を画定するフォン
トは各ピクセル当たり１ビットを使用して保存される。
例えば、ゼロはバックグラウンドを示し、１はフォアグ
ランドを示す。
【０００３】対照的に、ビデオディスプレイデバイスは
幾つかのカラーを同時に表示するために各ピクセルを画
定する幾つかのビットを必要とする。従って、各ピクセ
ル値はビットのシーケンス、例えば８又は３２ビットに
よって表される。
幾つかのカラーを同時に表示するために各ピクセルを画
定する幾つかのビットを必要とする。従って、各ピクセ
ル値はビットのシーケンス、例えば８又は３２ビットに
よって表される。
【０００４】保存したフォントをこのディスプレイデバ
イスにディスプレイするために、圧縮したフォント情報
を拡張することが必要になり、その結果各ピクセルはデ
ィスプレイデバイスで使用される必要なビットシーケン
ス長によって表される。
イスにディスプレイするために、圧縮したフォント情報
を拡張することが必要になり、その結果各ピクセルはデ
ィスプレイデバイスで使用される必要なビットシーケン
ス長によって表される。
【０００５】既存のシステムでは、これは単一のビット
フォントデータをワード毎に使用して、各ワードに対し
てフルの拡張マスクを有するルックアップテーブルにア
ドレスすることによって行われる。これは、ルックアッ
プテーブルがメモリに保持されなければならず、大量の
メモリ容量を使い切ってしまう。これはキャッシュアク
セスにあまり良くない影響を与え、コンピュータシステ
ムの速度を遅くする。
フォントデータをワード毎に使用して、各ワードに対し
てフルの拡張マスクを有するルックアップテーブルにア
ドレスすることによって行われる。これは、ルックアッ
プテーブルがメモリに保持されなければならず、大量の
メモリ容量を使い切ってしまう。これはキャッシュアク
セスにあまり良くない影響を与え、コンピュータシステ
ムの速度を遅くする。
【０００６】
【課題を解決するための手段】一つの態様では、本発明
は、コンピュータシステムにおいてこの拡張を実行する
単純且つ有効な方法を提供する。
は、コンピュータシステムにおいてこの拡張を実行する
単純且つ有効な方法を提供する。
【０００７】本発明の一態様に従うと、本発明は、単一
のアドレスによってアドレス可能な予め決められたビッ
ト容量を有するレジスタ記憶装置にデータストリングを
生成する方法が提供されており、その方法は、前記予め
決められたビット容量よりも少ない複数のビットから成
る少なくとも一つのビットシーケンスを有するビットス
トリングを識別し、ビットシーケンスの各ビットを選択
し、選択された各ビットをレジスタ記憶装置の複数の隣
接位置に複製して前記ビット容量にマッチするビット長
を有し各々が複数の前記複製ビットを有する複数の拡張
ビットシーケンス数からなるデータストリングを生成す
る。
のアドレスによってアドレス可能な予め決められたビッ
ト容量を有するレジスタ記憶装置にデータストリングを
生成する方法が提供されており、その方法は、前記予め
決められたビット容量よりも少ない複数のビットから成
る少なくとも一つのビットシーケンスを有するビットス
トリングを識別し、ビットシーケンスの各ビットを選択
し、選択された各ビットをレジスタ記憶装置の複数の隣
接位置に複製して前記ビット容量にマッチするビット長
を有し各々が複数の前記複製ビットを有する複数の拡張
ビットシーケンス数からなるデータストリングを生成す
る。
【０００８】識別されたビットストリングが複数の隣接
位置に位置するビットシーケンスを有する場合、この方
法は複製のためにビットシーケンスのうちの一つを選択
することを含む。
位置に位置するビットシーケンスを有する場合、この方
法は複製のためにビットシーケンスのうちの一つを選択
することを含む。
【０００９】識別されたビットストリングは生成したデ
ータストリングのビット長にマッチするビット長を有す
る。
ータストリングのビット長にマッチするビット長を有す
る。
【００１０】好適な実施の形態では、隣接位置に位置す
るビットシーケンスは識別されたビットストリングの最
上位ビットシーケンスと最下位ビットシーケンスとの間
に順番に配置され、この場合、最下位ビットシーケンス
のビットが複製のために選択される。これは、本発明の
物理的な実施において拡張するシーケンスを識別する必
要がないという利点を有する。識別されたビットストリ
ングがレジスタ記憶装置内の予め決められた位置で最下
位ビットシーケンスを有して常にレジスタ記憶装置に配
置される場合にそのビットシーケンスは自動的に複製さ
れる。識別されたビットストリングの次のビットシーケ
ンスが複製される場合、レジスタ内でビットシーケンス
をシフトするだけでよく、従って次位ビットシーケンス
は最下位ビットシーケンスの予め決められた位置を占有
する。
るビットシーケンスは識別されたビットストリングの最
上位ビットシーケンスと最下位ビットシーケンスとの間
に順番に配置され、この場合、最下位ビットシーケンス
のビットが複製のために選択される。これは、本発明の
物理的な実施において拡張するシーケンスを識別する必
要がないという利点を有する。識別されたビットストリ
ングがレジスタ記憶装置内の予め決められた位置で最下
位ビットシーケンスを有して常にレジスタ記憶装置に配
置される場合にそのビットシーケンスは自動的に複製さ
れる。識別されたビットストリングの次のビットシーケ
ンスが複製される場合、レジスタ内でビットシーケンス
をシフトするだけでよく、従って次位ビットシーケンス
は最下位ビットシーケンスの予め決められた位置を占有
する。
【００１１】識別されたビットストリングは、単一のア
ドレスによってアドレス可能で予め決められたビット容
量と同じビット容量を有するレジスタ記憶装置に保持さ
れる。
ドレスによってアドレス可能で予め決められたビット容
量と同じビット容量を有するレジスタ記憶装置に保持さ
れる。
【００１２】一つの実施の形態では、レジスタ記憶装置
は６４ビット位置を有し、ビット数は８で各拡張ビット
シーケンスは１バイト長である。
は６４ビット位置を有し、ビット数は８で各拡張ビット
シーケンスは１バイト長である。
【００１３】一つの構成では、第１レジスタ記憶装置は
識別されたビットストリングを有し、第２レジスタ記憶
装置は生成データストリングの連続位置を提供する。生
成データストリングを保持し識別ビットストリングに上
書きするために第１レジスタ記憶装置を使用することも
勿論可能である。
識別されたビットストリングを有し、第２レジスタ記憶
装置は生成データストリングの連続位置を提供する。生
成データストリングを保持し識別ビットストリングに上
書きするために第１レジスタ記憶装置を使用することも
勿論可能である。
【００１４】説明される実施の形態では、ビットは複数
のデータパスを介して前記隣接位置に同時に複製され
る。これによって単一のビット拡張ユニットにおけるビ
ットの同時複製が可能になる。
のデータパスを介して前記隣接位置に同時に複製され
る。これによって単一のビット拡張ユニットにおけるビ
ットの同時複製が可能になる。
【００１５】本発明は、更にコンピュータを動作させる
方法を提供しており、その方法は、データストリングの
サブストリングを形成する少なくとも一つのビットシー
ケンスをデータ記憶装置に保持し、更に、少なくとも一
つの拡張インストラクションを含むインストラクション
シーケンスを実行し、拡張インストラクション又は各拡
張インストラクションは単一のアドレスによってアドレ
ス可能な予め決められたビット容量を有するレジスタ記
憶装置の複数の隣接位置に前記少なくとも一つのビット
シーケンスの各ビットを複製し、前記ビット容量にマッ
チするビット長を有し各々が複数の前記複製ビットを有
する複数の拡張ビットシーケンスからなる新しいデータ
ストリングを生成する。
方法を提供しており、その方法は、データストリングの
サブストリングを形成する少なくとも一つのビットシー
ケンスをデータ記憶装置に保持し、更に、少なくとも一
つの拡張インストラクションを含むインストラクション
シーケンスを実行し、拡張インストラクション又は各拡
張インストラクションは単一のアドレスによってアドレ
ス可能な予め決められたビット容量を有するレジスタ記
憶装置の複数の隣接位置に前記少なくとも一つのビット
シーケンスの各ビットを複製し、前記ビット容量にマッ
チするビット長を有し各々が複数の前記複製ビットを有
する複数の拡張ビットシーケンスからなる新しいデータ
ストリングを生成する。
【００１６】更なる態様では、本発明はプロセッサ、メ
モリ及び各々がデータストリング内にサブストリングを
形成するビットシーケンスを保持するデータ記憶回路を
有するコンピュータを提供しており、前記コンピュータ
は、前記メモリにインストラクションシーケンスを記憶
し、前記インストラクションシーケンスは、データスト
リング内の前記サブストリングの一つを選択し、選択し
たサブストリングの各ビットを複数の隣接位置に複製し
て各々が複数の複製ビットを有する複数のサブストリン
グからなる新たなデータストリングを生成する第１イン
ストラクション及びデータストリング内の前記サブスト
リングの識別なしで新しいデータストリングの少なくと
も幾つかのサブストリングに共通動作を指定する第２イ
ンストラクションを含む。
モリ及び各々がデータストリング内にサブストリングを
形成するビットシーケンスを保持するデータ記憶回路を
有するコンピュータを提供しており、前記コンピュータ
は、前記メモリにインストラクションシーケンスを記憶
し、前記インストラクションシーケンスは、データスト
リング内の前記サブストリングの一つを選択し、選択し
たサブストリングの各ビットを複数の隣接位置に複製し
て各々が複数の複製ビットを有する複数のサブストリン
グからなる新たなデータストリングを生成する第１イン
ストラクション及びデータストリング内の前記サブスト
リングの識別なしで新しいデータストリングの少なくと
も幾つかのサブストリングに共通動作を指定する第２イ
ンストラクションを含む。
【００１７】本発明はコンピュータを動作させる方法も
提供しており、その方法は、各々がデータストリングの
複数のサブストリングの一つを形成する複数のビットシ
ーケンスをデータ記憶装置に保持し、第１インストラク
ションを実行してデータストリング内の前記サブストリ
ングのうちの少なくとも一つを選択し、選択サブストリ
ングの各ビットを複数の隣接位置に複製して各々が複数
の複製ビットを含む複数のサブストリングからなる新し
いデータストリングを生成し、第２インストラクション
を実行してデータストリング内の前記サブストリングの
識別なしで新しいデータストリングの少なくとも幾つか
のサブストリングに共通動作を指定する。
提供しており、その方法は、各々がデータストリングの
複数のサブストリングの一つを形成する複数のビットシ
ーケンスをデータ記憶装置に保持し、第１インストラク
ションを実行してデータストリング内の前記サブストリ
ングのうちの少なくとも一つを選択し、選択サブストリ
ングの各ビットを複数の隣接位置に複製して各々が複数
の複製ビットを含む複数のサブストリングからなる新し
いデータストリングを生成し、第２インストラクション
を実行してデータストリング内の前記サブストリングの
識別なしで新しいデータストリングの少なくとも幾つか
のサブストリングに共通動作を指定する。
【００１８】ビット拡張ユニットにおいて、データスト
リングは入力バッファに保持され、新しいデータストリ
ングは、選択されたサブストリングのビットを入力バッ
ファと出力バッファとの間に配置される複数のデータパ
スを介して同時に複製することによって出力バッファで
生成される。
リングは入力バッファに保持され、新しいデータストリ
ングは、選択されたサブストリングのビットを入力バッ
ファと出力バッファとの間に配置される複数のデータパ
スを介して同時に複製することによって出力バッファで
生成される。
【００１９】有益な共通動作は新しいデータストリング
の少なくとも幾つかのサブストリングと別のデータスト
リングとの間のビット毎のＡＮＤ処理である。
の少なくとも幾つかのサブストリングと別のデータスト
リングとの間のビット毎のＡＮＤ処理である。
【００２０】本発明は、第１及び第２ディスプレイ領域
を有するディスプレイにおける複数のピクセルのディス
プレイ状態を画定するピクセル値のセットを生成するた
めに使用される場合に特に有益である。本発明の更なる
態様に従うと、このような方法は、複数のビットを含む
ビットシーケンスをコンピュータ記憶装置で識別し、各
ビットはそのビットによって表されるピクセルが第１デ
ィスプレイ領域又は第２ディスプレイ領域のどちらにあ
るかを示し、前記ビットシーケンスの各ビットを複数の
隣接位置に複製することによって前記ビットシーケンス
からデータストリングを生成し、前記データストリング
は各々が複数の前記複製ビットを有する前記複数の拡張
ビットシーケンスからなり、ロジカルＡＮＤ動作を使用
して前記データストリングを少なくとも一つの他のデー
タストリングと組み合わせ、該他のデータストリング
は、各々が前記拡張ビットシーケンスのビット数と同じ
ビット数を有する複数のビットシーケンスからなり、該
他のデータストリングの各ビットシーケンスは第１及び
第２ディスプレイ領域のうちの一つのカラーを表し、そ
のディスプレイ領域の第１ピクセル表示を生成し、前記
第１ピクセル表示は前記ピクセル値のセットを提供す
る。
を有するディスプレイにおける複数のピクセルのディス
プレイ状態を画定するピクセル値のセットを生成するた
めに使用される場合に特に有益である。本発明の更なる
態様に従うと、このような方法は、複数のビットを含む
ビットシーケンスをコンピュータ記憶装置で識別し、各
ビットはそのビットによって表されるピクセルが第１デ
ィスプレイ領域又は第２ディスプレイ領域のどちらにあ
るかを示し、前記ビットシーケンスの各ビットを複数の
隣接位置に複製することによって前記ビットシーケンス
からデータストリングを生成し、前記データストリング
は各々が複数の前記複製ビットを有する前記複数の拡張
ビットシーケンスからなり、ロジカルＡＮＤ動作を使用
して前記データストリングを少なくとも一つの他のデー
タストリングと組み合わせ、該他のデータストリング
は、各々が前記拡張ビットシーケンスのビット数と同じ
ビット数を有する複数のビットシーケンスからなり、該
他のデータストリングの各ビットシーケンスは第１及び
第２ディスプレイ領域のうちの一つのカラーを表し、そ
のディスプレイ領域の第１ピクセル表示を生成し、前記
第１ピクセル表示は前記ピクセル値のセットを提供す
る。
【００２１】前記データストリングはロジカルＡＮＤ動
作を使用して第２の他のデータストリングとも組み合わ
せられて第２ピクセル表示を生成し、前記第１及び第２
ピクセル表示はロジカルＯＲ動作を使用して組み合わさ
れて前記ピクセル値のセットを生成する。
作を使用して第２の他のデータストリングとも組み合わ
せられて第２ピクセル表示を生成し、前記第１及び第２
ピクセル表示はロジカルＯＲ動作を使用して組み合わさ
れて前記ピクセル値のセットを生成する。
【００２２】第１及び第２ディスプレイ領域は種々の異
なる効果を達成するように画定される。一つの構成で
は、第１領域は第２領域にクリップマスクを画定する。
クリップマスクはその中で画像が画定されるディスプレ
イのゾーンを画定する。
なる効果を達成するように画定される。一つの構成で
は、第１領域は第２領域にクリップマスクを画定する。
クリップマスクはその中で画像が画定されるディスプレ
イのゾーンを画定する。
【００２３】別の構成では、第１及び第２領域はスティ
ップルパターンに従って二つの異なるカラーの領域を埋
めるように画定されることができる。ある慣例では、ス
ティップルパターンがフォアグランドカラーにおいて画
定され、バックグランドカラーはフォアグランドカラー
とは異なる。
ップルパターンに従って二つの異なるカラーの領域を埋
めるように画定されることができる。ある慣例では、ス
ティップルパターンがフォアグランドカラーにおいて画
定され、バックグランドカラーはフォアグランドカラー
とは異なる。
【００２４】別の一般的なアプリケーションは、バック
グランド領域上にフォアグランドカラーのキャラクタ又
は画像を画定することである。
グランド領域上にフォアグランドカラーのキャラクタ又
は画像を画定することである。
【００２５】
【発明の実施の形態】本発明をより理解し、どのように
実行されるかを示すために、添付図面を例として参照さ
れる。
実行されるかを示すために、添付図面を例として参照さ
れる。
【００２６】図１は本発明の第１実施の形態に従ったプ
ロセッサを示す。プロセッサは三つの実行ユニットを有
し、これらのユニットは従来通りの演算ユニット２及び
メモリアクセスユニット４を有する。更に、パック演算
ユニット６も有する。プロセッサはインストラクション
フェッチャー８、インストラクションレジスタ１０、レ
ジスタファイル１２及びインストラクションポインタ１
４も有し、これらは全てプロセッサのコントロールユニ
ット１６の制御によって動作する。レジスタファイルは
レジスタのセットを有し、各レジスタは予め決められた
ビット容量を有し、単一のアドレスでアドレス可能であ
る。レジスタ内の個々の位置にアドレスすることは出来
ない。レジスタにアクセスすると、レジスタの全体的内
容が考慮される。プロセッサは更に定数ユニット１８及
び選択ユニット２０を有する。定数ユニット１８及び選
択ユニット２０も制御ユニット１６の制御によって動作
する。プロセッサはメモリ２２と協働して動作し、該メ
モリはプロセッサの動作を実行するためのインストラク
ション及びデータ値を保持する。データ値及びインスト
ラクションはデータバス２４を介してメモリ２２へ及び
該メモリ２２から与えられる。データバス２４はメモリ
データ入力２６を介してメモリ２２へ及び該メモリ２２
からデータ値を与える。データバス２４はフェッチャー
データ入力２８を介してインストラクションフェッチャ
ー８にデータを与え、メモリアクセス読み取り入力３０
を介してメモリアクセスユニット４にデータを与える。
メモリは選択ユニット２０を介してアドレス入力３２で
アドレスされる。選択ユニット２０は制御ユニット１６
からのフェッチ信号３４を介して制御されてフェッチャ
ー８からアドレス３６を選択するか又はメモリアクセス
ユニット４からアドレス３８を選択する。制御ユニット
１６からの読み書き制御ライン４０、４２はメモリ２２
から及び該メモリ２２への読み書き動作を制御する。イ
ンストラクションフェッチャー８は制御ユニット１６の
制御によってメモリ２２からのインストラクションを以
下のようにフェッチする。インストラクションが読み取
られるアドレス３６が選択ユニット２０を介してメモリ
２２に与えられる。これらのインストラクションはデー
タバス２４を介してフェッチャーデータ入力２８に与え
られる。インストラクションフェッチャーが次にインス
トラクションをフェッチすると、又は任意のイベントに
おいて次のインストラクションが実行可能になると、ラ
イン４４を介してReady 信号が制御ユニット１６に出さ
れる。実行されるインストラクションはインストラクシ
ョンラインInst４６に沿ってインストラクションレジス
タ１０に与えられ、実行中該レジスタに保持される。イ
ンストラクションポインタ１４は、インストラクション
ポインタライン４８を介してフェッチャー８から与えら
れ実行されるインストラクションのアドレスを保持す
る。制御ユニット１６からのNewInst 信号５３に応答し
たGet 信号４７によって、インストラクションレジスタ
１０はInstライン４６の次のインストラクションを記憶
し、フェッチャー８は次のインストラクションの準備を
する。NewInst 信号５３によってインストラクションポ
インタ１４は次のインストラクションのアドレスを記憶
する。制御ユニット１１６からのブランチライン５０に
よってフェッチャー８はブランチを実行する。
ロセッサを示す。プロセッサは三つの実行ユニットを有
し、これらのユニットは従来通りの演算ユニット２及び
メモリアクセスユニット４を有する。更に、パック演算
ユニット６も有する。プロセッサはインストラクション
フェッチャー８、インストラクションレジスタ１０、レ
ジスタファイル１２及びインストラクションポインタ１
４も有し、これらは全てプロセッサのコントロールユニ
ット１６の制御によって動作する。レジスタファイルは
レジスタのセットを有し、各レジスタは予め決められた
ビット容量を有し、単一のアドレスでアドレス可能であ
る。レジスタ内の個々の位置にアドレスすることは出来
ない。レジスタにアクセスすると、レジスタの全体的内
容が考慮される。プロセッサは更に定数ユニット１８及
び選択ユニット２０を有する。定数ユニット１８及び選
択ユニット２０も制御ユニット１６の制御によって動作
する。プロセッサはメモリ２２と協働して動作し、該メ
モリはプロセッサの動作を実行するためのインストラク
ション及びデータ値を保持する。データ値及びインスト
ラクションはデータバス２４を介してメモリ２２へ及び
該メモリ２２から与えられる。データバス２４はメモリ
データ入力２６を介してメモリ２２へ及び該メモリ２２
からデータ値を与える。データバス２４はフェッチャー
データ入力２８を介してインストラクションフェッチャ
ー８にデータを与え、メモリアクセス読み取り入力３０
を介してメモリアクセスユニット４にデータを与える。
メモリは選択ユニット２０を介してアドレス入力３２で
アドレスされる。選択ユニット２０は制御ユニット１６
からのフェッチ信号３４を介して制御されてフェッチャ
ー８からアドレス３６を選択するか又はメモリアクセス
ユニット４からアドレス３８を選択する。制御ユニット
１６からの読み書き制御ライン４０、４２はメモリ２２
から及び該メモリ２２への読み書き動作を制御する。イ
ンストラクションフェッチャー８は制御ユニット１６の
制御によってメモリ２２からのインストラクションを以
下のようにフェッチする。インストラクションが読み取
られるアドレス３６が選択ユニット２０を介してメモリ
２２に与えられる。これらのインストラクションはデー
タバス２４を介してフェッチャーデータ入力２８に与え
られる。インストラクションフェッチャーが次にインス
トラクションをフェッチすると、又は任意のイベントに
おいて次のインストラクションが実行可能になると、ラ
イン４４を介してReady 信号が制御ユニット１６に出さ
れる。実行されるインストラクションはインストラクシ
ョンラインInst４６に沿ってインストラクションレジス
タ１０に与えられ、実行中該レジスタに保持される。イ
ンストラクションポインタ１４は、インストラクション
ポインタライン４８を介してフェッチャー８から与えら
れ実行されるインストラクションのアドレスを保持す
る。制御ユニット１６からのNewInst 信号５３に応答し
たGet 信号４７によって、インストラクションレジスタ
１０はInstライン４６の次のインストラクションを記憶
し、フェッチャー８は次のインストラクションの準備を
する。NewInst 信号５３によってインストラクションポ
インタ１４は次のインストラクションのアドレスを記憶
する。制御ユニット１１６からのブランチライン５０に
よってフェッチャー８はブランチを実行する。
【００２７】インストラクションレジスタ１０は、ソー
ス１及ソース２レジスタアドレスをReg1及びReg2として
レジスタファイルに提供する。結果レジスタアドレスは
Destとして提供される。オペコードはライン５１に沿っ
て制御ユニット１６に与えられる。更に、幾つかのイン
ストラクションは一つの又は両方のソースレジスタをエ
ンコードする代わりに定数オペランドを与える。定数は
定数ユニット１８によって提供される。インストラクシ
ョンのソース値は、入力E1,E2 でS1Reg 及びS2Reg 信号
を適切に設定することによってソース１バス５２、ソー
ス２バス５４に与えられる。ライン５１のオペコードに
従って制御ユニット１６からのPack Ops、Mem Ops 及び
ALU Ops の適切な値を提供することによって正確な実行
ユニットがイネーブルとなる。イネーブルになったユニ
ットは普通結果バス５６に結果Res を与える。これは普
通レジスタファイル１２の選択された結果レジスタDest
に記憶される。これには幾つかの例外がある。
ス１及ソース２レジスタアドレスをReg1及びReg2として
レジスタファイルに提供する。結果レジスタアドレスは
Destとして提供される。オペコードはライン５１に沿っ
て制御ユニット１６に与えられる。更に、幾つかのイン
ストラクションは一つの又は両方のソースレジスタをエ
ンコードする代わりに定数オペランドを与える。定数は
定数ユニット１８によって提供される。インストラクシ
ョンのソース値は、入力E1,E2 でS1Reg 及びS2Reg 信号
を適切に設定することによってソース１バス５２、ソー
ス２バス５４に与えられる。ライン５１のオペコードに
従って制御ユニット１６からのPack Ops、Mem Ops 及び
ALU Ops の適切な値を提供することによって正確な実行
ユニットがイネーブルとなる。イネーブルになったユニ
ットは普通結果バス５６に結果Res を与える。これは普
通レジスタファイル１２の選択された結果レジスタDest
に記憶される。これには幾つかの例外がある。
【００２８】幾つかのインストラクションはダブル長結
果を提供する。これらのインストラクションは結果の第
１部分を通常の方法で記憶する。連続する追加の段階で
は、結果の第２部分はDouble信号５８を表すことによっ
てレジスタファイル１２の次のレジスタに記憶される。
果を提供する。これらのインストラクションは結果の第
１部分を通常の方法で記憶する。連続する追加の段階で
は、結果の第２部分はDouble信号５８を表すことによっ
てレジスタファイル１２の次のレジスタに記憶される。
【００２９】Branch５０にはインストラクションポイン
タ１４を読み取り且つ調節することが要求される。これ
らのBranchによってS1Reg 信号は表されないため、イン
ストラクションポインタ１４はライン６０にソース１の
値を提供する。ソース２の値は通常の方法で（レジスタ
ファイル１２のレジスタからか又は定数ユニット１８か
ら）与えられる。演算ユニット２はブランチ演算を実行
し、その結果はレジスタファイル１２ではなくNew IP入
力６４でフェッチャー８に記憶されて制御ユニット１６
からのBranchライン５０によって信号が送られる。これ
によって新しいアドレスからフェッチャーがスタートす
る。
タ１４を読み取り且つ調節することが要求される。これ
らのBranchによってS1Reg 信号は表されないため、イン
ストラクションポインタ１４はライン６０にソース１の
値を提供する。ソース２の値は通常の方法で（レジスタ
ファイル１２のレジスタからか又は定数ユニット１８か
ら）与えられる。演算ユニット２はブランチ演算を実行
し、その結果はレジスタファイル１２ではなくNew IP入
力６４でフェッチャー８に記憶されて制御ユニット１６
からのBranchライン５０によって信号が送られる。これ
によって新しいアドレスからフェッチャーがスタートす
る。
【００３０】条件ライン６２の状態に応じて二つの段階
で条件ブランチが実行されなければならない。第１段階
では、ReadDest信号４５を表すことによって別のソース
としてDestレジスタを使用する。条件が満たされると、
次に通常のブランチソースオペランドが読み取られブラ
ンチが実行される。
で条件ブランチが実行されなければならない。第１段階
では、ReadDest信号４５を表すことによって別のソース
としてDestレジスタを使用する。条件が満たされると、
次に通常のブランチソースオペランドが読み取られブラ
ンチが実行される。
【００３１】コールはリターンアドレスをセーブしなけ
ればならない。これは、ブランチターゲットを計算する
前にデスティネーションレジスタにインストラクション
ポインタ値を記憶することによって行われる。
ればならない。これは、ブランチターゲットを計算する
前にデスティネーションレジスタにインストラクション
ポインタ値を記憶することによって行われる。
【００３２】本明細書で述べられるコンピュータは幾つ
かの重要な性質を有する。
かの重要な性質を有する。
【００３３】ソースオペランドは常に自然ワード長であ
る。一つ、二つ又は三つのソースオペランドがありう
る。
る。一つ、二つ又は三つのソースオペランドがありう
る。
【００３４】結果は常に自然ワード長であるか又は自然
ワード長の２倍の長さである。自然ワード長の２倍の長
さである場合は、一つではなく二つのレジスタに記憶
し、二つのレジスタを占有する特別の段階を踏むため動
作ペナルティがある。このコンピュータでは、６４ビッ
トの自然ワード長とする。つまり、レジスタファイルの
各レジスタは６４ビットの予め決められた容量を有す
る。
ワード長の２倍の長さである。自然ワード長の２倍の長
さである場合は、一つではなく二つのレジスタに記憶
し、二つのレジスタを占有する特別の段階を踏むため動
作ペナルティがある。このコンピュータでは、６４ビッ
トの自然ワード長とする。つまり、レジスタファイルの
各レジスタは６４ビットの予め決められた容量を有す
る。
【００３５】実行ユニット２、４、６はインストラクシ
ョン実行間に何らの状態も保持しない。従って、連続す
るインストラクションは独立的である。
ョン実行間に何らの状態も保持しない。従って、連続す
るインストラクションは独立的である。
【００３６】アンパックインストラクション 演算ユニット２及びメモリアクセスユニット４は制御ユ
ニット１６と共に従来通りのインストラクションセット
の以下のインストラクションを実行することができる。
以下の定義において、レジスタは、当該技術分野の技術
者には公知であるように、レジスタの中身及び記憶位置
としてのレジスタ自体を示すために使用される。
ニット１６と共に従来通りのインストラクションセット
の以下のインストラクションを実行することができる。
以下の定義において、レジスタは、当該技術分野の技術
者には公知であるように、レジスタの中身及び記憶位置
としてのレジスタ自体を示すために使用される。
【００３７】mov 定数又はレジスタをレジスタに移
動する。 add ２個のレジスタを加算して結果を第３レジスタ
（ソースのいずれかと同様である）に記憶する。
動する。 add ２個のレジスタを加算して結果を第３レジスタ
（ソースのいずれかと同様である）に記憶する。
【００３８】sub ２個のレジスタを減算し結果を第
３レジスタに記憶する。 load 一つのレジスタをアドレスとして使用してメモ
リの位置から読み取り結果を別のレジスタに記憶する。
３レジスタに記憶する。 load 一つのレジスタをアドレスとして使用してメモ
リの位置から読み取り結果を別のレジスタに記憶する。
【００３９】store 一つのレジスタをアドレスとして
使用し、別のレジスタの中身をアドレスによって特定さ
れた位置でメモリに記憶する。
使用し、別のレジスタの中身をアドレスによって特定さ
れた位置でメモリに記憶する。
【００４０】compe ２個のレジスタ（又はレジスタと
定数）が等しいかを比較する。等しい場合、１をデステ
ィネーションレジスタに記憶し、そうでない場合はゼロ
を記憶する。
定数）が等しいかを比較する。等しい場合、１をデステ
ィネーションレジスタに記憶し、そうでない場合はゼロ
を記憶する。
【００４１】compge ２個のレジスタ（又はレジスタと
定数）の順序性を比較する。２番目が１番目より小さく
なければ、デスティネーションレジスタに１を記憶し、
そうでない場合はゼロを記憶する。
定数）の順序性を比較する。２番目が１番目より小さく
なければ、デスティネーションレジスタに１を記憶し、
そうでない場合はゼロを記憶する。
【００４２】jump 新しい位置へ無条件にジャンプ
する。 jumpz 特定のレジスタの中身がゼロである場合、新し
いプログラム位置にジャンプする。
する。 jumpz 特定のレジスタの中身がゼロである場合、新し
いプログラム位置にジャンプする。
【００４３】jumpnz 特定のレジスタの中身がゼロで
なければ新しいプログラム位置にジャンプする。
なければ新しいプログラム位置にジャンプする。
【００４４】shr 定数又は別のレジスタによってレ
ジスタのビット毎の右シフトを実行する。符号ビットは
シフトの際複製されるため、シフトは符号が付けられ
る。
ジスタのビット毎の右シフトを実行する。符号ビットは
シフトの際複製されるため、シフトは符号が付けられ
る。
【００４５】shl 定数又は別のレジスタによってレ
ジスタのビット毎の左シフトを実行して結果をデスティ
ネーションレジスタに記憶する。
ジスタのビット毎の左シフトを実行して結果をデスティ
ネーションレジスタに記憶する。
【００４６】or/xor ２個のレジスタでビット毎のロジ
ック動作（or/xor) を実行し、結果をデスティネーショ
ンレジスタに記憶する。
ック動作（or/xor) を実行し、結果をデスティネーショ
ンレジスタに記憶する。
【００４７】パックユニット 図２はパック演算ユニット６のブロック図を示す。これ
は別個のユニットの集合として示され、各々はパック演
算インストラクションの幾つかのサブセットに対して応
答可能である。別の実施では異なる方法で機能を組み合
わせることがあり得るかもしれない。このユニットはバ
イト複製ユニット７０、ツイスト及びジップユニット７
４、明確なパック演算ユニット８０及び本明細書では説
明されないが他のパック演算ユニット７２、７６、７８
を含む。これらは演算ユニット７０乃至８０を選択的に
制御するルートオペコードユニット８２に応答して動作
する。演算ユニット７０乃至８０のオペランドはソース
１バス５２、ソース２バス５４に沿って与えられる。演
算ユニットからの結果は結果バス５６に与えられる。ル
ートオペコードユニット８２へのOP入力は制御ユニット
１６（図１）からのPack Opsインストラクションを受け
る。ソース１バス及びソース２バスに与えられるオペラ
ンドは演算ユニットのそれぞれの入力バッファにロード
され、結果は一つ又は二つの出力バッファからレジスタ
ファイル１２の一つ又は二つのディスティネーションレ
ジスタに与えられる。
は別個のユニットの集合として示され、各々はパック演
算インストラクションの幾つかのサブセットに対して応
答可能である。別の実施では異なる方法で機能を組み合
わせることがあり得るかもしれない。このユニットはバ
イト複製ユニット７０、ツイスト及びジップユニット７
４、明確なパック演算ユニット８０及び本明細書では説
明されないが他のパック演算ユニット７２、７６、７８
を含む。これらは演算ユニット７０乃至８０を選択的に
制御するルートオペコードユニット８２に応答して動作
する。演算ユニット７０乃至８０のオペランドはソース
１バス５２、ソース２バス５４に沿って与えられる。演
算ユニットからの結果は結果バス５６に与えられる。ル
ートオペコードユニット８２へのOP入力は制御ユニット
１６（図１）からのPack Opsインストラクションを受け
る。ソース１バス及びソース２バスに与えられるオペラ
ンドは演算ユニットのそれぞれの入力バッファにロード
され、結果は一つ又は二つの出力バッファからレジスタ
ファイル１２の一つ又は二つのディスティネーションレ
ジスタに与えられる。
【００４８】明確なパック演算 明確なパック演算ユニット８０は、二つのソースオペラ
ンドを各々が幾つかのパックオブジェクトを含むものと
して扱い、二つのオペランドのオブジェクトの各ペアに
動作して各ソースと同じ数のパックオブジェクトを含む
結果を生成する。サポートされる動作は、加算、減算、
比較、乗算、左シフト、右シフト等である。上記に説明
されたように、単一のアドレスを使用してレジスタをア
ドレスすることによって、オペランドがアクセスされ
る。オペランドは個々にアドレスできない複数のオブジ
ェクトを有する。
ンドを各々が幾つかのパックオブジェクトを含むものと
して扱い、二つのオペランドのオブジェクトの各ペアに
動作して各ソースと同じ数のパックオブジェクトを含む
結果を生成する。サポートされる動作は、加算、減算、
比較、乗算、左シフト、右シフト等である。上記に説明
されたように、単一のアドレスを使用してレジスタをア
ドレスすることによって、オペランドがアクセスされ
る。オペランドは個々にアドレスできない複数のオブジ
ェクトを有する。
【００４９】図３はパック演算ユニット６の演算ユニッ
トを例示した図において使用される記号を示す。
トを例示した図において使用される記号を示す。
【００５０】図４は、パック１６ビット数の加算、減
算、比較及び乗算を実行することができる明確なパック
演算ユニットを示す。この場合、ソース及び結果バスの
幅は６４ビットであるため、４つのパックオブジェクト
があり、それぞれは各バスで１６ビットの長さである。
算、比較及び乗算を実行することができる明確なパック
演算ユニットを示す。この場合、ソース及び結果バスの
幅は６４ビットであるため、４つのパックオブジェクト
があり、それぞれは各バスで１６ビットの長さである。
【００５１】明確なパック演算ユニット８０は４つの演
算ロジカルユニットALU0-ALU3 を有し、各ユニットはラ
イン１００のオペコードによって制御され、このライン
は図２のルートオペコードユニット８２から導出され
る。ソースレジスタ１SRC1から与えられた６４ビットワ
ードは４つのパックオブジェクトS1[0]-S1[3] を含む。
ソースレジスタ２SRC2から与えられた６４ビットワード
は４つのパックオブジェクトS2[0]-S2[3] を含む。これ
らは第１入力バッファ９０及び第２入力バッファ９２に
記憶される。第１演算ロジックユニットALU0は各オペラ
ンドの第１パックオブジェクトS1[0],S2[0] に動作して
結果R[0]を生成する。第２乃至第４演算ロジックユニッ
トALU1-ALU3 も同様にオブジェクトの第２ペア乃至第４
ペアを使用してそれぞれ結果R[1]乃至R[3]を生成する。
これらは結果バッファ１０２に記憶される。従って、結
果ワードは４つのパックオブジェクトを含む。イネーブ
ルユニット１０１はユニットのうちのいくつがアクティ
ブであるべきかを決定し、出力バッファがその出力を表
すかどうかを制御する。
算ロジカルユニットALU0-ALU3 を有し、各ユニットはラ
イン１００のオペコードによって制御され、このライン
は図２のルートオペコードユニット８２から導出され
る。ソースレジスタ１SRC1から与えられた６４ビットワ
ードは４つのパックオブジェクトS1[0]-S1[3] を含む。
ソースレジスタ２SRC2から与えられた６４ビットワード
は４つのパックオブジェクトS2[0]-S2[3] を含む。これ
らは第１入力バッファ９０及び第２入力バッファ９２に
記憶される。第１演算ロジックユニットALU0は各オペラ
ンドの第１パックオブジェクトS1[0],S2[0] に動作して
結果R[0]を生成する。第２乃至第４演算ロジックユニッ
トALU1-ALU3 も同様にオブジェクトの第２ペア乃至第４
ペアを使用してそれぞれ結果R[1]乃至R[3]を生成する。
これらは結果バッファ１０２に記憶される。従って、結
果ワードは４つのパックオブジェクトを含む。イネーブ
ルユニット１０１はユニットのうちのいくつがアクティ
ブであるべきかを決定し、出力バッファがその出力を表
すかどうかを制御する。
【００５２】インストラクションは以下の通りに表され
る。 add2p 各S1[i] にその２の補数S2[i] を加えてR[i]を
生成する。オーバーフローは無視される。
る。 add2p 各S1[i] にその２の補数S2[i] を加えてR[i]を
生成する。オーバーフローは無視される。
【００５３】sub2p 各S2[i] の２の補数S1[i] から各
S2[i] を減算してR[i]を生成する。オーバーフローは無
視される。
S2[i] を減算してR[i]を生成する。オーバーフローは無
視される。
【００５４】cmpe2p S1[i] とS2[i] を比較する。等し
い場合はR[i]を全て１に設定し、異なる場合はR[i]をゼ
ロに設定する。 cmpge2ps S1[i] と符号が付けられたその２の補数のS2
[i] を比較する。S1[i]がS2[i] より大きいかS2[i] に
等しい場合はR[i]を全てゼロに設定し、S1[i] がS2[i]
より小さければR[i]をゼロに設定する。 mul2ps S1[i] とその符号付き２の補数のS2[i] を乗
算してR[i]をフル（３２ビット）プロダクトの最下位１
６ビットに設定する。
い場合はR[i]を全て１に設定し、異なる場合はR[i]をゼ
ロに設定する。 cmpge2ps S1[i] と符号が付けられたその２の補数のS2
[i] を比較する。S1[i]がS2[i] より大きいかS2[i] に
等しい場合はR[i]を全てゼロに設定し、S1[i] がS2[i]
より小さければR[i]をゼロに設定する。 mul2ps S1[i] とその符号付き２の補数のS2[i] を乗
算してR[i]をフル（３２ビット）プロダクトの最下位１
６ビットに設定する。
【００５５】幾つかの明確なパック演算インストラクシ
ョンは、普通一つのパックソースオペランド及び一つの
アンパックソースオペランドを使用する。図５はそのよ
うなユニットを示す。
ョンは、普通一つのパックソースオペランド及び一つの
アンパックソースオペランドを使用する。図５はそのよ
うなユニットを示す。
【００５６】図５のパック演算ユニットの中身は、実質
的には図４の中身と同様である。唯一異なる点は、第２
ソースオペランドの入力バッファ９２’はアンパック形
態のソースオペランドを受けることである。入力バッフ
ァ９２’は前のようにパック形態の第１ソースオペラン
ドを受ける。アンパックソースオペランド及びパックソ
ースオペランドを使用したインストラクションの一つの
例は、シフトインストラクションであり、シフトの量は
パックされないため、全てのパックオブジェクトに対し
て同じシフトが与えられる。シフト量はアンパックであ
る必要はないが、この方がより有益である。
的には図４の中身と同様である。唯一異なる点は、第２
ソースオペランドの入力バッファ９２’はアンパック形
態のソースオペランドを受けることである。入力バッフ
ァ９２’は前のようにパック形態の第１ソースオペラン
ドを受ける。アンパックソースオペランド及びパックソ
ースオペランドを使用したインストラクションの一つの
例は、シフトインストラクションであり、シフトの量は
パックされないため、全てのパックオブジェクトに対し
て同じシフトが与えられる。シフト量はアンパックであ
る必要はないが、この方がより有益である。
【００５７】shl2p S1[i] をS2（パックされていな
い）だけ左にシフトしてR[i]を結果に設定する。
い）だけ左にシフトしてR[i]を結果に設定する。
【００５８】shr2ps 各S1[i] をS2（パックされていな
い）だけ右にシフトしてR[i]を結果に設定する。シフト
の際符号ビットが複製されるため、シフトは符号付きで
ある。
い）だけ右にシフトしてR[i]を結果に設定する。シフト
の際符号ビットが複製されるため、シフトは符号付きで
ある。
【００５９】同じセットの動作がパック８ビット及びパ
ック３２ビットオブジェクトに与えられることが予想さ
れる。このインストラクションは類似した名前を有する
が、"２”を "１”又は "４に置き換えたものである。
ック３２ビットオブジェクトに与えられることが予想さ
れる。このインストラクションは類似した名前を有する
が、"２”を "１”又は "４に置き換えたものである。
【００６０】バイト複製 図６はバイト複製ユニット７０を示す。バイト複製ユニ
ットは入力バッファ１０４を有し、このバッファは単一
のオペランドを受け、このオペランドは図６では８つの
パック８ビットオブジェクトS[0]乃至S[7]を含む６４ビ
ットワードとして例示される。第１マルチプレクサ１０
６は入力として第１オブジェクトS[0]及び第２オブジェ
クトS[1]を受ける。第２マルチプレクサ１０８は入力と
して第１オブジェクトS[0]及び第３オブジェクトS[2]を
受ける。第３マルチプレクサ１１０は入力として第１マ
ルチプレクサ１０８の出力及び第４オブジェクトS[3]を
受ける。バイト複製ユニットは出力バッファ１１２も有
する。出力バッファは８つの８ビットオブジェクトR[0]
乃至R[7]としてパックされた６４ビットワードを保持す
る。出力バッファ１１２の第１及び第５の８ビット位置
は入力バッファ１０４の第１の８ビットに直接接続す
る。出力バッファ１１２の第２及び第６の８ビット位置
は、第１マルチプレクサ１０６の出力を受けるように接
続される。出力バッファ１１２の第３及び第７の８ビッ
ト位置は第２マルチプレクサ１０８の出力を受けるよう
に接続される。出力バッファ１１２の第４及び第８の８
ビット位置は第３マルチプレクサ１１０の出力を受ける
ように接続される。出力バッファの８ビット結果オブジ
ェクトはR[0]乃至R[7]と称される。タイプユニット１１
４は図２のルートオペコードユニット８２から導出され
たライン１１８のオペコードを受ける。タイプユニット
は複製されるオブジェクトのサイズを選択して３つの出
力信号Do8,Do16,Do32 の内の一つを与える。これらの出
力信号はORゲート１２０に与えられる。ORゲートの出力
によって出力バッファ１１２がイネーブルとなる。Do16
及びDo32信号は第２ORゲート１２２への入力であり、そ
の出力は第１マルチプレクサ１０６を制御する。Do32信
号自体が第２マルチプレクサ１０８及び第３マルチプレ
クサ１１０を制御する。従って、バイト複製ユニットは
ソースオペランドの最下位オブジェクト（８、１６、又
は３２ビット）を使用してそれを８、４又は２倍に複製
して出力バッファ１１２に保持されるパック６４ビット
結果を生成する。動作は８ビットピースに分解され、S
[i]及びR[i]の各々は８ビットである。幾つかのロジッ
クが異なる複製において共有される。タイプユニット１
１４は１６ビットシーケンス又は３２ビットシーケンス
のどちらを複製するかを決定する。Do16又はDo32のどち
らの信号も表されない場合、８ビットシーケンスが複製
される。
ットは入力バッファ１０４を有し、このバッファは単一
のオペランドを受け、このオペランドは図６では８つの
パック８ビットオブジェクトS[0]乃至S[7]を含む６４ビ
ットワードとして例示される。第１マルチプレクサ１０
６は入力として第１オブジェクトS[0]及び第２オブジェ
クトS[1]を受ける。第２マルチプレクサ１０８は入力と
して第１オブジェクトS[0]及び第３オブジェクトS[2]を
受ける。第３マルチプレクサ１１０は入力として第１マ
ルチプレクサ１０８の出力及び第４オブジェクトS[3]を
受ける。バイト複製ユニットは出力バッファ１１２も有
する。出力バッファは８つの８ビットオブジェクトR[0]
乃至R[7]としてパックされた６４ビットワードを保持す
る。出力バッファ１１２の第１及び第５の８ビット位置
は入力バッファ１０４の第１の８ビットに直接接続す
る。出力バッファ１１２の第２及び第６の８ビット位置
は、第１マルチプレクサ１０６の出力を受けるように接
続される。出力バッファ１１２の第３及び第７の８ビッ
ト位置は第２マルチプレクサ１０８の出力を受けるよう
に接続される。出力バッファ１１２の第４及び第８の８
ビット位置は第３マルチプレクサ１１０の出力を受ける
ように接続される。出力バッファの８ビット結果オブジ
ェクトはR[0]乃至R[7]と称される。タイプユニット１１
４は図２のルートオペコードユニット８２から導出され
たライン１１８のオペコードを受ける。タイプユニット
は複製されるオブジェクトのサイズを選択して３つの出
力信号Do8,Do16,Do32 の内の一つを与える。これらの出
力信号はORゲート１２０に与えられる。ORゲートの出力
によって出力バッファ１１２がイネーブルとなる。Do16
及びDo32信号は第２ORゲート１２２への入力であり、そ
の出力は第１マルチプレクサ１０６を制御する。Do32信
号自体が第２マルチプレクサ１０８及び第３マルチプレ
クサ１１０を制御する。従って、バイト複製ユニットは
ソースオペランドの最下位オブジェクト（８、１６、又
は３２ビット）を使用してそれを８、４又は２倍に複製
して出力バッファ１１２に保持されるパック６４ビット
結果を生成する。動作は８ビットピースに分解され、S
[i]及びR[i]の各々は８ビットである。幾つかのロジッ
クが異なる複製において共有される。タイプユニット１
１４は１６ビットシーケンス又は３２ビットシーケンス
のどちらを複製するかを決定する。Do16又はDo32のどち
らの信号も表されない場合、８ビットシーケンスが複製
される。
【００６１】バイト複製ユニットによってサポートされ
る三つのインストラクションは以下の通りである。 re
plp S[0]をR[0]乃至R[7]のそれぞれに複製する。
る三つのインストラクションは以下の通りである。 re
plp S[0]をR[0]乃至R[7]のそれぞれに複製する。
【００６２】rep2p S[0]及びS[1]をi が０から３まで
のR[2i] 及びR[2i+1] に複製して１６ビットを複製す
る。
のR[2i] 及びR[2i+1] に複製して１６ビットを複製す
る。
【００６３】rep4p S[0]及びS[3]をi が０から１まで
のR[4i] からR[4i+3] に複製して３２ビットを複製す
る。
のR[4i] からR[4i+3] に複製して３２ビットを複製す
る。
【００６４】ビット拡張 図７はビット拡張ユニット７８を示す。これはソースオ
ペランドの最下位８、４又は２ビットを使用してそれぞ
れ８倍、１６倍、３２倍に拡張して８、１６、３２ビッ
トオブジェクトのパック６４ビット結果を生成する。ロ
ジックパスの幾つかは異なる拡張間で共有される。
ペランドの最下位８、４又は２ビットを使用してそれぞ
れ８倍、１６倍、３２倍に拡張して８、１６、３２ビッ
トオブジェクトのパック６４ビット結果を生成する。ロ
ジックパスの幾つかは異なる拡張間で共有される。
【００６５】このユニットによって実行されるインスト
ラクションは以下の通りである。 mask1p ソースオペランドの最下位８ビットを８倍
に拡張して８個のパック８ビットオブジェクトからなる
６４ビット結果を生成する mask2p ソースオペランドの最下位４ビットを１６
倍に拡張して４個のパック１６ビットオブジェクトから
なる６４ビット結果を生成する mask4p ソースオペランドの最下位２ビットを３２
倍に拡張して２個のパック３２ビットオブジェクトから
なる６４ビット結果を生成する
ラクションは以下の通りである。 mask1p ソースオペランドの最下位８ビットを８倍
に拡張して８個のパック８ビットオブジェクトからなる
６４ビット結果を生成する mask2p ソースオペランドの最下位４ビットを１６
倍に拡張して４個のパック１６ビットオブジェクトから
なる６４ビット結果を生成する mask4p ソースオペランドの最下位２ビットを３２
倍に拡張して２個のパック３２ビットオブジェクトから
なる６４ビット結果を生成する
【００６６】ビット拡張ユニット７８は入力バッファ１
２４を有し、この入力バッファは説明される実施の形態
ではレジスタ記憶装置から６４ビットを受ける。６４ビ
ットワードはＳＲＣ１で示される。図７では最初の８ビ
ットはＢ０からＢ７として個々にラベル付けされる。第
１ビットＢ０は第１マルチプレクサ１２６及び第１拡張
ユニット１２８の第１入力として与えられる。第１ビッ
トＢ０は第２マルチプレクサ１２７の第１入力としても
与えられる。第２ビットＢ１は第１マルチプレクサ１２
６の第２入力及び第３マルチプレクサ１３０且つ第４マ
ルチプレクサ１３２の第１入力として与えられる。第２
ビットＢ１は第２マルチプレクサ１２７の第２入力とし
ても与えられる。
２４を有し、この入力バッファは説明される実施の形態
ではレジスタ記憶装置から６４ビットを受ける。６４ビ
ットワードはＳＲＣ１で示される。図７では最初の８ビ
ットはＢ０からＢ７として個々にラベル付けされる。第
１ビットＢ０は第１マルチプレクサ１２６及び第１拡張
ユニット１２８の第１入力として与えられる。第１ビッ
トＢ０は第２マルチプレクサ１２７の第１入力としても
与えられる。第２ビットＢ１は第１マルチプレクサ１２
６の第２入力及び第３マルチプレクサ１３０且つ第４マ
ルチプレクサ１３２の第１入力として与えられる。第２
ビットＢ１は第２マルチプレクサ１２７の第２入力とし
ても与えられる。
【００６７】第３ビットＢ２は第３マルチプレクサ１３
０の別の入力及び第５マルチプレクサ１３４の第１入力
として与えられる。
０の別の入力及び第５マルチプレクサ１３４の第１入力
として与えられる。
【００６８】第４ビットＢ３は第６マルチプレクサ１３
６の一つの入力及び第４マルチプレクサ１３２の別の入
力として与えられる。第５ビットＢ４から第８ビットＢ
７はそれぞれ第７マルチプレクサ１３８から第１０マル
チプレクサ１４４の入力として与えられる。
６の一つの入力及び第４マルチプレクサ１３２の別の入
力として与えられる。第５ビットＢ４から第８ビットＢ
７はそれぞれ第７マルチプレクサ１３８から第１０マル
チプレクサ１４４の入力として与えられる。
【００６９】第１マルチプレクサ１２６の出力は第５マ
ルチプレクサ１３４及び第６マルチプレクサ１３６の別
の入力として与えられる。第３マルチプレクサ１３０の
出力は第７マルチプレクサ１３８及び第８マルチプレク
サ１４０の別の入力として与えられる。第４マルチプレ
クサ１３２の出力は第９マルチプレクサ１４２及び第１
０マルチプレクサ１４４の別の入力として与えられる。
第２マルチプレクサ及び第５から第１０マルチプレクサ
の出力は拡張ユニット１４６から１５８に与えられる。
これらの拡張ユニットの各々は単一の入力信号を有し、
入力信号の複製である８個の出力信号を生成する。拡張
ユニットからの出力信号は出力バッファ１６０に与えら
れ、この出力バッファは結果バイトＲ
ルチプレクサ１３４及び第６マルチプレクサ１３６の別
の入力として与えられる。第３マルチプレクサ１３０の
出力は第７マルチプレクサ１３８及び第８マルチプレク
サ１４０の別の入力として与えられる。第４マルチプレ
クサ１３２の出力は第９マルチプレクサ１４２及び第１
０マルチプレクサ１４４の別の入力として与えられる。
第２マルチプレクサ及び第５から第１０マルチプレクサ
の出力は拡張ユニット１４６から１５８に与えられる。
これらの拡張ユニットの各々は単一の入力信号を有し、
入力信号の複製である８個の出力信号を生成する。拡張
ユニットからの出力信号は出力バッファ１６０に与えら
れ、この出力バッファは結果バイトＲ
〔０〕からＲ
〔７〕を保持する。これらはビット拡張の出力として結
果バス１６２を介して与えられる。タイプユニット１６
４はライン１１８でオペコードを受け、ビット拡張ユニ
ットによって実行されるインストラクションのタイプを
選択する。タイプユニットは選択されたインストラクシ
ョンのタイプに応じて３つの信号Ｄｏ８、Ｄｏ１６及び
Ｄｏ３２を出力する。Ｄｏ８信号はＯＲゲート１６６に
与えられ、その出力は出力バッファ１６０を制御する。
Ｄｏ１６信号はＯＲゲート１６８に与えられ、その出力
はＯＲゲート１６６に与えられる。Ｄｏ３２信号はＯＲ
ゲート１６８の入力として与えられ、第１マルチプレク
サ１２６、第３マルチプレクサ１３０及び第４マルチプ
レクサ１３２を制御する。ＯＲゲート１６８の出力は第
２マルチプレクサ１２７及び第５マルチプレクサ１３４
から第１０マルチプレクサ１４４を制御する。これによ
って種々のロジックパスの共有が可能になる。
〔７〕を保持する。これらはビット拡張の出力として結
果バス１６２を介して与えられる。タイプユニット１６
４はライン１１８でオペコードを受け、ビット拡張ユニ
ットによって実行されるインストラクションのタイプを
選択する。タイプユニットは選択されたインストラクシ
ョンのタイプに応じて３つの信号Ｄｏ８、Ｄｏ１６及び
Ｄｏ３２を出力する。Ｄｏ８信号はＯＲゲート１６６に
与えられ、その出力は出力バッファ１６０を制御する。
Ｄｏ１６信号はＯＲゲート１６８に与えられ、その出力
はＯＲゲート１６６に与えられる。Ｄｏ３２信号はＯＲ
ゲート１６８の入力として与えられ、第１マルチプレク
サ１２６、第３マルチプレクサ１３０及び第４マルチプ
レクサ１３２を制御する。ＯＲゲート１６８の出力は第
２マルチプレクサ１２７及び第５マルチプレクサ１３４
から第１０マルチプレクサ１４４を制御する。これによ
って種々のロジックパスの共有が可能になる。
【００７０】ビット拡張ユニットがmask1pインストラク
ションを実行する場合、結果は入力バッファ１２４の第
１の８ビットの各々を複製して拡張ビットシーケンスＲ
ションを実行する場合、結果は入力バッファ１２４の第
１の８ビットの各々を複製して拡張ビットシーケンスＲ
〔０〕からＲ〔７〕を生成することで得られ、各拡張ビ
ットシーケンスは結果バッファ１６０では１バイト長で
ある。
ットシーケンスは結果バッファ１６０では１バイト長で
ある。
【００７１】ビット拡張インストラクションの使用の一
つの例はフォント拡張である。このインストラクション
のアプリケーションを例示した図８が参照される。キャ
ラクタ等のフォントは普通ピクセル毎に１ビットを使用
してメモリに保存され、ゼロはバックグランドを示し、
１はフォアグランドを示す。例えば図８ではキャラクタ
Ａが示され、このキャラクタはゼロのバックグランド上
に１のフォアグランドで画定されている。しかしなが
ら、ビデオディスプレイデバイスは幾つかのカラーを同
時にディスプレイするために幾つかのビットを使用して
起動されてディスプレイに各ピクセルを画定する。８又
は３２ビットがピクセルを画定するビットシーケンスの
一般的な長さである。
つの例はフォント拡張である。このインストラクション
のアプリケーションを例示した図８が参照される。キャ
ラクタ等のフォントは普通ピクセル毎に１ビットを使用
してメモリに保存され、ゼロはバックグランドを示し、
１はフォアグランドを示す。例えば図８ではキャラクタ
Ａが示され、このキャラクタはゼロのバックグランド上
に１のフォアグランドで画定されている。しかしなが
ら、ビデオディスプレイデバイスは幾つかのカラーを同
時にディスプレイするために幾つかのビットを使用して
起動されてディスプレイに各ピクセルを画定する。８又
は３２ビットがピクセルを画定するビットシーケンスの
一般的な長さである。
【００７２】図８に示された方法で保存されているフォ
ントをディスプレイデバイスに表示するためには、圧縮
フォント情報をピクセル当たりに必要なビット数に拡張
してデバイスを起動する必要がある。上記に述べられた
ビット拡張インストラクションがこれに関連して使用さ
れてマスクを生成し、このマスクはフォアグランドカラ
ーが配置される１及びバックグランドカラーが配置され
る０からなる。これらのマスクはフォアグランドカラー
及びバックグランドカラーの表示と組み合わされてディ
スプレイデバイスにキャラクタを表示するためのピクセ
ル値のセットを生成する。
ントをディスプレイデバイスに表示するためには、圧縮
フォント情報をピクセル当たりに必要なビット数に拡張
してデバイスを起動する必要がある。上記に述べられた
ビット拡張インストラクションがこれに関連して使用さ
れてマスクを生成し、このマスクはフォアグランドカラ
ーが配置される１及びバックグランドカラーが配置され
る０からなる。これらのマスクはフォアグランドカラー
及びバックグランドカラーの表示と組み合わされてディ
スプレイデバイスにキャラクタを表示するためのピクセ
ル値のセットを生成する。
【００７３】図８では保存したフォントの各行を画定す
るビットシーケンスが抽出される。図８では第３行が抽
出されている。インストラクションは既に行１及び行２
に実行されたことが理解される。第３行を表す８ビット
シーケンスはレジスタファイルのレジスタの最下位ビッ
ト位置に読み出される。ビット拡張インストラクション
の実行の際、レジスタの内容はビット拡張ユニットの入
力バッファに読み出される。これによって図８に図解で
示される拡張動作が実行される。ビット拡張ユニットの
出力バッファ１６０の内容は結果Ｒ
るビットシーケンスが抽出される。図８では第３行が抽
出されている。インストラクションは既に行１及び行２
に実行されたことが理解される。第３行を表す８ビット
シーケンスはレジスタファイルのレジスタの最下位ビッ
ト位置に読み出される。ビット拡張インストラクション
の実行の際、レジスタの内容はビット拡張ユニットの入
力バッファに読み出される。これによって図８に図解で
示される拡張動作が実行される。ビット拡張ユニットの
出力バッファ１６０の内容は結果Ｒ
〔０〕−Ｒ〔７〕と
して図８に表される。
して図８に表される。
【００７４】結果の拡張ビットシーケンスＲ
〔０〕−Ｒ
〔７〕はロジカルＡＮＤ動作を使用してフォアグランド
表示Ｒｅｐ１と組み合わされてフォアグランドピクセル
値のセットを生成する。拡張ビットシーケンスもロジカ
ルＡＮＤ動作を使用してバックグランド表示Ｒｅｐ２と
組み合わされてバックグランドピクセル値のセットを生
成する。
〔７〕はロジカルＡＮＤ動作を使用してフォアグランド
表示Ｒｅｐ１と組み合わされてフォアグランドピクセル
値のセットを生成する。拡張ビットシーケンスもロジカ
ルＡＮＤ動作を使用してバックグランド表示Ｒｅｐ２と
組み合わされてバックグランドピクセル値のセットを生
成する。
【００７５】最後にフォアグランドピクセル値のセット
及びバックグランドピクセル値のセットはロジカルＯＲ
動作を使用して組み合わされてディスプレイデバイスを
起動させるピクセル値のセットを形成する。
及びバックグランドピクセル値のセットはロジカルＯＲ
動作を使用して組み合わされてディスプレイデバイスを
起動させるピクセル値のセットを形成する。
【００７６】フォアグランド表示はビットシーケンスの
セットからなり、各ビットシーケンスは結果Ｒ
セットからなり、各ビットシーケンスは結果Ｒ
〔０〕−
Ｒ〔７〕の拡張ビットシーケンスと同じ長さを有しフォ
アグランドカラーを表す。フォアグランド表示は前述の
複製インストラクションをフォアグランドバイトに適用
することによって生成される。バックグランド表示も同
様にして得られる。これは単一のフォアグラントバイト
Ｆｏｒｅ及びＢａｃｋに適用されるワード複製の使用に
よって図解で図８に示されている。
Ｒ〔７〕の拡張ビットシーケンスと同じ長さを有しフォ
アグランドカラーを表す。フォアグランド表示は前述の
複製インストラクションをフォアグランドバイトに適用
することによって生成される。バックグランド表示も同
様にして得られる。これは単一のフォアグラントバイト
Ｆｏｒｅ及びＢａｃｋに適用されるワード複製の使用に
よって図解で図８に示されている。
【００７７】上記に説明された動作を実行するためのコ
ードシーケンスは外１に示される。
ードシーケンスは外１に示される。
【００７８】
【外１】
【００７９】バックグランドがトランスペアレントであ
る場合、スクリーンはアップデートされる前に読み出さ
れなければならず、その内容はバックグランド情報を生
成するために使用される。この場合、外１のシーケンス
におけるループコードは以下の外２のシーケンスにおけ
るループコードに置き換えられる。
る場合、スクリーンはアップデートされる前に読み出さ
れなければならず、その内容はバックグランド情報を生
成するために使用される。この場合、外１のシーケンス
におけるループコードは以下の外２のシーケンスにおけ
るループコードに置き換えられる。
【００８０】
【外２】
【００８１】ビット拡張インストラクションの別のアプ
リケーションは、その中で画像が画定されるディスプレ
イの領域であるクリップマスクを画定することである。
リケーションは、その中で画像が画定されるディスプレ
イの領域であるクリップマスクを画定することである。
【００８２】図９はこのインストラクションのアプリケ
ーションを例示している。
ーションを例示している。
【００８３】円の３／４の形態であるクリップマスクＣ
Ｍは図９の一番上に示されている。クリップマスクはデ
ータ記憶装置において１ピクセル当たり１ビットとして
画定される。ブラック領域（１）はクリップマスクを画
定し、バックグランドは０で表される。
Ｍは図９の一番上に示されている。クリップマスクはデ
ータ記憶装置において１ピクセル当たり１ビットとして
画定される。ブラック領域（１）はクリップマスクを画
定し、バックグランドは０で表される。
【００８４】図９中の次の図はクリップマスク内のディ
スプレイに画定されるオブジェクト０の保存表示であ
る。オブジェクトは三角形である。このオブジェクトは
複数のビットシーケンスを有するピクセル表示として画
定され、各ビットシーケンスはピクセルを画定し８ビッ
トの長さを有する。
スプレイに画定されるオブジェクト０の保存表示であ
る。オブジェクトは三角形である。このオブジェクトは
複数のビットシーケンスを有するピクセル表示として画
定され、各ビットシーケンスはピクセルを画定し８ビッ
トの長さを有する。
【００８５】図９中のその次の図は原ディスプレイＯＤ
であり、これは表示される複数の異なるカラーを有して
示され、各ピクセルは８ビットのビットシーケンスによ
って画定されている。
であり、これは表示される複数の異なるカラーを有して
示され、各ピクセルは８ビットのビットシーケンスによ
って画定されている。
【００８６】クリップマスク内に三角形を表示するため
に、最初に拡張インストラクションがクリップマスクの
各行に与えられる。図９では第６行目に実行されている
のが示されており、同じ動作が１行目から５行目に既に
実行されていることが理解される。ビット拡張インスト
ラクションＲ
に、最初に拡張インストラクションがクリップマスクの
各行に与えられる。図９では第６行目に実行されている
のが示されており、同じ動作が１行目から５行目に既に
実行されていることが理解される。ビット拡張インスト
ラクションＲ
〔０〕−Ｒ〔７〕の結果はロジカルＡＮＤ
動作を使用して画定されたオブジェクトの対応する行Ｒ
ｅｐ１と組み合わされる。この動作は図９に示される第
２データストリングを生成する。ビット拡張インストラ
クションの結果はロジカルＮＡＮＤ動作を使用して原デ
ィスプレイの６行目（Ｒｅｐ２）とも組み合わされて図
９の第３データストリングを生成する。最後に第２及び
第３データストリングはロジカルＯＲ動作を使用して組
み合わされて新しいディスプレイのためのピクセル値の
セットを生成する。これらの動作の結果は図９中の最後
の図に示され、これは新しいディスプレイＮＤを表す。
動作を使用して画定されたオブジェクトの対応する行Ｒ
ｅｐ１と組み合わされる。この動作は図９に示される第
２データストリングを生成する。ビット拡張インストラ
クションの結果はロジカルＮＡＮＤ動作を使用して原デ
ィスプレイの６行目（Ｒｅｐ２）とも組み合わされて図
９の第３データストリングを生成する。最後に第２及び
第３データストリングはロジカルＯＲ動作を使用して組
み合わされて新しいディスプレイのためのピクセル値の
セットを生成する。これらの動作の結果は図９中の最後
の図に示され、これは新しいディスプレイＮＤを表す。
【００８７】ビット拡張インストラクションの別のアプ
リケーションは、スティップルパターンに従って二つの
異なるカラーを有する領域を埋めることである。これを
例示した図１０が参照される。
リケーションは、スティップルパターンに従って二つの
異なるカラーを有する領域を埋めることである。これを
例示した図１０が参照される。
【００８８】図１０では、第１図はピクセル当たり１ビ
ットとしてメモリに保存されるスティップルパターンＳ
Ｐを表す。スティップルパターンはゼロのバックグラン
ドにブラック（１）で画定される。
ットとしてメモリに保存されるスティップルパターンＳ
Ｐを表す。スティップルパターンはゼロのバックグラン
ドにブラック（１）で画定される。
【００８９】スティップルパターンカラーシーケンスＲ
ｅｐ１は、複製インストラクションを使用して各々が８
ビット長の８ビットシーケンスとして生成される。保存
されたスティップルパターンの各行にビット拡張インス
トラクションが実行される。図１０では、５行目が拡張
されているところが示されており、イベントの同じシー
ケンスが既に１行目から４行目に対して実行されたこと
が理解される。ビット拡張インストラクションの結果Ｒ
ｅｐ１は、複製インストラクションを使用して各々が８
ビット長の８ビットシーケンスとして生成される。保存
されたスティップルパターンの各行にビット拡張インス
トラクションが実行される。図１０では、５行目が拡張
されているところが示されており、イベントの同じシー
ケンスが既に１行目から４行目に対して実行されたこと
が理解される。ビット拡張インストラクションの結果Ｒ
〔０〕−Ｒ〔７〕はロジカルＡＮＤ動作を使用してステ
ィップルパターンのカラーシーケンスＲｅｐ１と組み合
わされて図１０に示される第２データストリングを生成
する。
ィップルパターンのカラーシーケンスＲｅｐ１と組み合
わされて図１０に示される第２データストリングを生成
する。
【００９０】原ディスプレイＯＤは図１０中の３番目の
図に示されている。原ディスプレイの対応する行５（Ｒ
ｅｐ２）はロジカルＮＡＮＤ動作を使用して拡張ビット
シーケンスと組み合わされて図１０における第３データ
ストリングを生成する。最後に、第２及び第３データス
トリングはロジカルＯＲ動作を使用して組み合わされて
新しいディスプレイに対応する行５を生成する。従っ
て、複製カラーシーケンスによって画定された必要なカ
ラーのスティップルパターンがディスプレイに生成され
る。
図に示されている。原ディスプレイの対応する行５（Ｒ
ｅｐ２）はロジカルＮＡＮＤ動作を使用して拡張ビット
シーケンスと組み合わされて図１０における第３データ
ストリングを生成する。最後に、第２及び第３データス
トリングはロジカルＯＲ動作を使用して組み合わされて
新しいディスプレイに対応する行５を生成する。従っ
て、複製カラーシーケンスによって画定された必要なカ
ラーのスティップルパターンがディスプレイに生成され
る。
【００９１】図１０の例のスティップルパターンは煉瓦
積みを想像させる。スティップルパターンは、垂直及び
水平方向の両方に永久に繰り返すことができる。従っ
て、この例では、ディスプレイの煉瓦間のモルタルにカ
ラーが付けられる。
積みを想像させる。スティップルパターンは、垂直及び
水平方向の両方に永久に繰り返すことができる。従っ
て、この例では、ディスプレイの煉瓦間のモルタルにカ
ラーが付けられる。
【図１】コンピュータのプロセッサ及びメモリのブロッ
ク図である。
ク図である。
【図２】パック演算ユニットのブロック図である。
【図３】図面において使用される記号の意味を示す。
【図４】２つのパックソースオペランドに動作する明確
なパック演算ユニットのブロック図である。
なパック演算ユニットのブロック図である。
【図５】パックソースオペランド及びアンパックソース
オペランドに動作する明確な演算パックユニットのブロ
ック図である。
オペランドに動作する明確な演算パックユニットのブロ
ック図である。
【図６】バイト複製ユニットを示す。
【図７】ビット拡張ユニットを示す。
【図８】ビット拡張インストラクションを使用してキャ
ラクタのピクセル値のセットを生成することを示す。
ラクタのピクセル値のセットを生成することを示す。
【図９】クリップマスクのビット拡張インストラクショ
ンのアプリケーションを示す。
ンのアプリケーションを示す。
【図１０】スティップルパターンを画定するためのビッ
ト拡張インストラクションのアプリケーションを示す。
ト拡張インストラクションのアプリケーションを示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 - 5/40
Claims (27)
- 【請求項１】 単一のアドレスによってアドレス可能な
予め決められたビット容量を有するレジスタ記憶装置に
データストリングを生成する方法であって、 前記予め決められたビット容量よりも小さい複数のビッ
トから成る少なくとも一つのビットシーケンスを有する
ビットストリングを識別し、 前記ビットシーケンスの各ビットを選択し、 前記レジスタ記憶装置の複数の隣接位置に選択されたビ
ットを複製して前記ビット容量にマッチするビット長を
有し各々が複数の前記複製ビットを有する複数の拡張ビ
ットシーケンスからなる前記データストリングを生成す
る、 データストリング生成方法。 - 【請求項２】 前記識別されたビットストリングは、同
じビット数を有する複数の隣接位置に位置するビットシ
ーケンスを含み、この方法は、複製のために前記ビット
シーケンスのうちの一つを選択することを含む、請求項
１記載の方法。 - 【請求項３】 前記識別されたビットストリングは生成
したデータストリングのビット長にマッチするビット長
を有する、請求項２記載の方法。 - 【請求項４】 前記隣接位置に位置するビットシーケン
スは、前記識別されたビットストリングの最上位ビット
シーケンスと最下位ビットシーケンスとの間に順番に配
置され、前記最下位ビットシーケンスのビットが複製の
ために選択される、請求項２又は３記載の方法。 - 【請求項５】 前記ビットシーケンスのビットの選択の
前に、前記識別されたビットストリングは単一のアドレ
スによってアドレス可能で前記予め決められたビット容
量と同じビット容量を有するレジスタ記憶装置に保持さ
れる、前述の請求項のいずれかに従った方法。 - 【請求項６】 前記レジスタ記憶装置は６４ビット位置
を有し、ビット数は８で各拡張ビットシーケンスは１バ
イト長である、前述の請求項のいずれかに従った方法。 - 【請求項７】 第１レジスタ記憶装置は前記識別された
ビットストリングを保持し、第２レジスタ記憶装置は生
成されたデータストリングの連続位置を提供する、請求
項５又は６記載の方法。 - 【請求項８】 前記ビットは複数のデータパスを介して
前記隣接位置に同時に複製される、前述の請求項のいず
れかに従った方法。 - 【請求項９】 コンピュータを動作させる方法であっ
て、その方法は、データストリングのサブストリングを
形成する少なくとも一つのビットシーケンスをデータ記
憶装置に保持し、 少なくとも一つの拡張インストラクションを含むインス
トラクションシーケンスを実行し、拡張インストラクシ
ョン又は各拡張インストラクションは単一のアドレスに
よってアドレス可能な予め決められたビット容量を有す
るレジスタ記憶装置の複数の隣接位置に前記少なくとも
一つのビットシーケンスの各ビットを複製して前記ビッ
ト容量にマッチするビット長を有し各々が前記複数の複
製ビットを含む複数の拡張ビットシーケンスからなる新
しいデータストリングを生成する、 コンピュータ動作方法。 - 【請求項１０】 各々がデータストリングの複数のサブ
ストリングの一つを形成する複数のビットシーケンスを
前記データ記憶装置に保持することを含む、請求項９記
載の方法。 - 【請求項１１】 各データストリングは新しいデータス
トリングの予め決められたビット長と同じ予め決められ
たビット長を有する、請求項１０記載の方法。 - 【請求項１２】 サブストリングは前記データストリン
グの最上位サブストリングと最下位サブストリングとの
間に順序付けられたシーケンスで配置され、前記最下位
サブストリングのビットが複製のために選択される、請
求項１０又は１１記載の方法。 - 【請求項１３】 プロセッサ、メモリ及び各々がデータ
ストリング内にサブストリングを形成するビットシーケ
ンスを保持するデータ記憶回路を有するコンピュータで
あって、前記コンピュータは、前記メモリにインストラ
クションシーケンスを保持し、前記インストラクション
シーケンスは、データストリング内の前記サブストリン
グの一つを選択し、選択したサブストリングの各ビット
を複数の隣接位置に複製して各々が複数の複製ビットを
有する複数のサブストリングからなる新しいデータスト
リングを生成する第１インストラクションを含み、デー
タストリング内の前記サブストリングの識別なしで新し
いデータストリングの少なくとも幾つかのサブストリン
グに共通動作を指定する第２インストラクションを含
む、コンピュータ。 - 【請求項１４】 データストリング及び新しいデータス
トリングは共通の予め決められたビット長を有する、請
求項１３記載のコンピュータ。 - 【請求項１５】 前記第２インストラクションの実行の
前に前記新しいデータストリングを保持するために単一
のアドレスによってアドレス可能な予め決められたビッ
ト容量を有するレジスタ記憶装置を有する、請求項１３
又は１４記載のコンピュータ。 - 【請求項１６】 データストリングは入力バッファに保
持され、新しいデータストリングは、前記入力バッファ
と出力バッファとの間に配置される複数のデータパスを
介して前記選択されたサブストリングのビットを同時に
複製することによって出力バッファに生成される、請求
項１３乃至１５記載のコンピュータ。 - 【請求項１７】 前記インストラクションシーケンス
は、データストリング内の前記サブストリングの識別な
しで前記データストリングのサブストリングに共通動作
を指定する更なるインストラクションを含み、前記更な
るインストラクションは、前記インストラクションシー
ケンスに配置されて前記第１インストラクションに先立
って実行される、請求項１３乃至１６記載のコンピュー
タ。 - 【請求項１８】 コンピュータ動作方法であって、その
方法は、各々がデータストリングの複数のサブストリン
グのうちの一つを形成する複数のビットシーケンスをデ
ータ記憶装置に保持し、第１インストラクションを実行
してデータストリング内の前記サブストリングの少なく
とも一つを選択し、選択サブストリングの各ビットを複
数の隣接位置に複製して複数の複製ビットを有する複数
のサブストリングからなる新しいデータストリングを生
成し、第２インストラクションを実行してデータストリ
ング内の前記サブストリングの識別なしで新しいデータ
ストリングのうち少なくとも幾つかのサブストリングに
共通動作を実行する、コンピュータ動作方法。 - 【請求項１９】 第１インストラクションによって生成
された新しいデータストリングはデータストリングのビ
ット長にマッチする予め決められたビット長を有する、
請求項１８記載の方法。 - 【請求項２０】 前記新しいデータストリングは前記第
２インストラクションの実行に先立って、単一のアドレ
スによってアドレス可能な予め決められたビット容量を
有するレジスタ記憶装置に保持される、請求項１８又は
１９記載の方法。 - 【請求項２１】 データストリングは入力バッファに保
持され、新しいデータストリングは、前記入力バッファ
と出力バッファとの間に配置された複数のデータパスを
介して前記選択サブストリングのビットを同時に複製す
ることによって出力バッファに生成される、請求項１８
乃至２０記載の方法。 - 【請求項２２】 前記第１インストラクションの実行に
先立って、更なるインストラクションを実行してデータ
ストリング内の別個のサブストリングの識別なしで前記
データストリングのサブストリングに共通動作を実行す
る、請求項１８乃至２１記載の方法。 - 【請求項２３】 第１及び第２ディスプレイ領域を有す
るディスプレイにおける複数のピクセルのディスプレイ
状態を画定するピクセル値のセットを生成する方法であ
って、 複数のビットを有するビットシーケンスをコンピュータ
記憶装置で識別し、各ビットはビットによって表される
ピクセルが第１ディスプレイ領域にあるか又は第２ディ
スプレイ領域にあるかを示し、 前記ビットシーケンスの各ビットを複数の隣接位置に複
製することによって前記ビットシーケンスからデータス
トリングを生成し、前記データストリングは、各々が複
数の前記複製ビットを有する前記複数の拡張ビットシー
ケンスからなり、 ロジカルＡＮＤ動作を使用して前記データストリングを
複数のビットシーケンスからなる少なくとも一つの他の
データストリングと組み合わせ、各ビットシーケンスは
各前記拡張ビットシーケンスと同じビット数を有し、前
記他のデータストリングの各ビットシーケンスは第１及
び第２ディスプレイ領域のうちの一つのカラーを表して
そのディスプレイ領域の第１ピクセル表示を生成し、前
記第１ピクセル表示は前記ピクセル値のセットを提供す
る、 ピクセル値セット生成方法。 - 【請求項２４】 前記データストリングはロジカルＡＮ
Ｄ動作を使用して第２の他のデータストリングとも組み
合わされて第２ピクセル表示を生成し、前記第１及び第
２ピクセル表示はロジカルＯＲ動作を使用して組み合わ
されて前記ピクセル値のセットを生成する、請求項２３
記載の方法。 - 【請求項２５】 ディスプレイの第１領域はディスプレ
イの第２領域内にクリップマスクを画定する、請求項２
３又は２４記載の方法。 - 【請求項２６】 ディスプレイの第１領域は第１カラー
のスティップルパターンを画定するために選択され、デ
ィスプレイの第２領域は第２カラーである、請求項２３
又は２４記載の方法。 - 【請求項２７】 ディスプレイの第１領域はキャラクタ
を画定するフォアグランド領域であり、ディスプレイの
第２領域はバックグランド領域である、請求項２３又は
２４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9513515.8A GB9513515D0 (en) | 1995-07-03 | 1995-07-03 | Expansion of data |
| GB9513515-8 | 1995-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0926770A JPH0926770A (ja) | 1997-01-28 |
| JP2905446B2 true JP2905446B2 (ja) | 1999-06-14 |
Family
ID=10777053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8180010A Expired - Fee Related JP2905446B2 (ja) | 1995-07-03 | 1996-06-20 | データストリング生成方法、コンピュータ動作方法、ピクセル値セット生成方法及びコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6100905A (ja) |
| EP (1) | EP0752643B1 (ja) |
| JP (1) | JP2905446B2 (ja) |
| DE (1) | DE69625552D1 (ja) |
| GB (1) | GB9513515D0 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529284B1 (en) * | 1998-08-07 | 2003-03-04 | Texas Instruments Incorporated | Efficient rendering of masks to a screened buffer using a lookup table |
| US6172623B1 (en) * | 1999-03-22 | 2001-01-09 | Rise Technology Company | Efficient bit scan mechanism |
| WO2001016702A1 (en) | 1999-09-01 | 2001-03-08 | Intel Corporation | Register set used in multithreaded parallel processor architecture |
| US6671797B1 (en) * | 2000-02-18 | 2003-12-30 | Texas Instruments Incorporated | Microprocessor with expand instruction for forming a mask from one bit |
| US7681018B2 (en) * | 2000-08-31 | 2010-03-16 | Intel Corporation | Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set |
| US20020053017A1 (en) * | 2000-09-01 | 2002-05-02 | Adiletta Matthew J. | Register instructions for a multithreaded processor |
| US7437724B2 (en) * | 2002-04-03 | 2008-10-14 | Intel Corporation | Registers for data transfers |
| GB2409066B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2411974C (en) * | 2003-12-09 | 2009-09-23 | Advanced Risc Mach Ltd | Data shift operations |
| GB2409059B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2411975B (en) * | 2003-12-09 | 2006-10-04 | Advanced Risc Mach Ltd | Data processing apparatus and method for performing arithmetic operations in SIMD data processing |
| GB2409065B (en) * | 2003-12-09 | 2006-10-25 | Advanced Risc Mach Ltd | Multiplexing operations in SIMD processing |
| GB2409064B (en) * | 2003-12-09 | 2006-09-13 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing in parallel a data processing operation on data elements |
| GB2409063B (en) * | 2003-12-09 | 2006-07-12 | Advanced Risc Mach Ltd | Vector by scalar operations |
| GB2411973B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | Constant generation in SMD processing |
| GB2409062C (en) * | 2003-12-09 | 2007-12-11 | Advanced Risc Mach Ltd | Aliasing data processing registers |
| GB2409061B (en) * | 2003-12-09 | 2006-09-13 | Advanced Risc Mach Ltd | Table lookup operation within a data processing system |
| GB2411976B (en) * | 2003-12-09 | 2006-07-19 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2409060B (en) * | 2003-12-09 | 2006-08-09 | Advanced Risc Mach Ltd | Moving data between registers of different register data stores |
| GB2409067B (en) * | 2003-12-09 | 2006-12-13 | Advanced Risc Mach Ltd | Endianess compensation within a SIMD data processing system |
| GB2409068A (en) * | 2003-12-09 | 2005-06-15 | Advanced Risc Mach Ltd | Data element size control within parallel lanes of processing |
| GB2410097B (en) * | 2004-01-13 | 2006-11-01 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing data processing operations on floating point data elements |
| GB2411978B (en) * | 2004-03-10 | 2007-04-04 | Advanced Risc Mach Ltd | Inserting bits within a data word |
| US9557994B2 (en) * | 2004-07-13 | 2017-01-31 | Arm Limited | Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number |
| JP5306652B2 (ja) * | 2004-11-03 | 2013-10-02 | ティジックス インコーポレイテッド | 集積された画像プロセッサ |
| US20160179520A1 (en) * | 2014-12-23 | 2016-06-23 | Intel Corporation | Method and apparatus for variably expanding between mask and vector registers |
| US10296334B2 (en) * | 2014-12-27 | 2019-05-21 | Intel Corporation | Method and apparatus for performing a vector bit gather |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5095301A (en) * | 1985-11-06 | 1992-03-10 | Texas Instruments Incorporated | Graphics processing apparatus having color expand operation for drawing color graphics from monochrome data |
| JP2835719B2 (ja) * | 1986-07-14 | 1998-12-14 | 株式会社日立製作所 | 画像処理装置 |
| US4878181A (en) * | 1986-11-17 | 1989-10-31 | Signetics Corporation | Video display controller for expanding monochrome data to programmable foreground and background color image data |
| WO1990005334A1 (en) * | 1988-11-04 | 1990-05-17 | Davin Computer Corporation | Parallel string processor and method for a minicomputer |
| US5283561A (en) * | 1989-02-24 | 1994-02-01 | International Business Machines Corporation | Color television window for a video display unit |
| US5119082A (en) * | 1989-09-29 | 1992-06-02 | International Business Machines Corporation | Color television window expansion and overscan correction for high-resolution raster graphics displays |
| US5327254A (en) * | 1992-02-19 | 1994-07-05 | Daher Mohammad A | Method and apparatus for compressing and decompressing image data |
| CA2108730C (en) * | 1992-12-07 | 1999-10-12 | James Corona | Apparatus for, and methods of providing a universal format of pixels and for scaling fields in the pixels |
| US5442751A (en) * | 1993-11-09 | 1995-08-15 | Microsoft Corporation | Method and apparatus for processing data through a register portion by portion |
| GB9509983D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Replication of data |
| US5675382A (en) * | 1996-04-08 | 1997-10-07 | Connectix Corporation | Spatial compression and decompression for video |
-
1995
- 1995-07-03 GB GBGB9513515.8A patent/GB9513515D0/en active Pending
-
1996
- 1996-05-17 DE DE69625552T patent/DE69625552D1/de not_active Expired - Lifetime
- 1996-05-17 EP EP96303517A patent/EP0752643B1/en not_active Expired - Lifetime
- 1996-06-06 US US08/660,731 patent/US6100905A/en not_active Expired - Lifetime
- 1996-06-20 JP JP8180010A patent/JP2905446B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6100905A (en) | 2000-08-08 |
| JPH0926770A (ja) | 1997-01-28 |
| EP0752643B1 (en) | 2003-01-02 |
| DE69625552D1 (de) | 2003-02-06 |
| GB9513515D0 (en) | 1995-09-06 |
| EP0752643A1 (en) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2905446B2 (ja) | データストリング生成方法、コンピュータ動作方法、ピクセル値セット生成方法及びコンピュータ | |
| JP3150286B2 (ja) | データストリング生成方法、コンピュータ動作方法、コンピュータシステムによるマトリックス乗算方法、及びコンピュータ | |
| JP3138209B2 (ja) | マトリックス転置方法 | |
| JP3771968B2 (ja) | コンピュータ及びコンピュータ動作方法 | |
| US5859789A (en) | Arithmetic unit | |
| US5822619A (en) | System and method for restructuring data strings | |
| US20180189066A1 (en) | Processor | |
| US5053953A (en) | Apparatus for aligning arithmetic operands during fetch | |
| US5832288A (en) | Element-select mechanism for a vector processor | |
| JP3954171B2 (ja) | コンピュータにおけるスカラ値をベクトルに記入する方法 | |
| EP0755015B1 (en) | Combining data values | |
| US4823281A (en) | Color graphic processor for performing logical operations | |
| JPH07287567A (ja) | 複数の独立区分と各区分からの結果を記憶するレジスタとを有する算術論理装置 | |
| JP2001504959A (ja) | Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ | |
| JP2551167B2 (ja) | マイクロコンピュータ | |
| JPH0454679A (ja) | 演算装置 | |
| US6552730B1 (en) | Method and apparatus for bit operational process | |
| JPS6058487B2 (ja) | デ−タ処理装置 | |
| JPH07271755A (ja) | データ駆動型情報処理装置 | |
| JP3696625B2 (ja) | データ駆動型情報処理装置 | |
| JP3132566B2 (ja) | 命令先行制御装置 | |
| KR960016401B1 (ko) | 레지스터 페이지 포인터를 이용한 레지스터 페이지간의 페이지 선택회로 | |
| JP3473506B2 (ja) | パイプライン処理装置 | |
| JP2024525798A (ja) | 述語技術 | |
| JPH01156851A (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |