JPS6051903A - プロセス制御プログラムの作成方法 - Google Patents
プロセス制御プログラムの作成方法Info
- Publication number
- JPS6051903A JPS6051903A JP16063783A JP16063783A JPS6051903A JP S6051903 A JPS6051903 A JP S6051903A JP 16063783 A JP16063783 A JP 16063783A JP 16063783 A JP16063783 A JP 16063783A JP S6051903 A JPS6051903 A JP S6051903A
- Authority
- JP
- Japan
- Prior art keywords
- output
- bit
- memory
- sub
- address table
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/056—Programming the PLC
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は計算機を用いてプラントのプロセス制御を行
う場合のプロセス制御プログラムの作成方法に関し、特
に上記プログラム中の論理和演算を行うプログラムの作
成に関するものである。
う場合のプロセス制御プログラムの作成方法に関し、特
に上記プログラム中の論理和演算を行うプログラムの作
成に関するものである。
プラントのプロセス制御プログラムの中で論理和演算を
行う部分は比較的多く、捷だ、多数の入力信号の論理和
を出力する場合が多い。たとえば１つの出力信号がアラ
ームを表示する信号である場合、その出力信号が１０数
個の入力信号の論理和出力である場合などがこれに該当
する。
行う部分は比較的多く、捷だ、多数の入力信号の論理和
を出力する場合が多い。たとえば１つの出力信号がアラ
ームを表示する信号である場合、その出力信号が１０数
個の入力信号の論理和出力である場合などがこれに該当
する。
このようなプログラムを作成する従来の方法としては対
話的入力操作があった。この対話的入力操作に用いる装
置にはブラウン管表示装置（以下ＣＲＴという）を含み
、プログラム作成者はキーボードからの入力操作によっ
てＣＲＴ上に当該プログラムに対応する論理回路図を表
示すると、計算機側において、そのｎ１１１１理回路図
に相当する制御プログラムが自動的に作成され、プログ
ラムメモリとして記憶される。
話的入力操作があった。この対話的入力操作に用いる装
置にはブラウン管表示装置（以下ＣＲＴという）を含み
、プログラム作成者はキーボードからの入力操作によっ
てＣＲＴ上に当該プログラムに対応する論理回路図を表
示すると、計算機側において、そのｎ１１１１理回路図
に相当する制御プログラムが自動的に作成され、プログ
ラムメモリとして記憶される。
第１図は、上記対話的人力操作においてＣＲＴ上に表示
される論理回路図の一例を示す図で、図においてｉｌｌ
、 ＋２１１ｄそれぞれの入力信号を示す文字、＋３
１ 、 ｆ４＋ 、はそれぞれ接続線図形、（５）け論
理回路記号、１６）は接続線図形、（７）は出力信号を
示す文字及び記号で、これらの文字、記号、図形に対応
するキーを、その文字、６１号、図形を表示するＣＲＴ
上の位置にＣＲ１’のカーソルを置いた状態で順次操作
すると、ＣＲＴ上には第１図に示す回路図が表示され、
計算機内ではこの１１１１略図に相当するプログラムが
作成記憶される。第１図に示す論理回路図に対応するプ
ログラムでｉｊ： ｒアドレスＸのデータとアドレスＹ
のデータとを献、出し両者の論理和合作成してアドレス
Ｚのデータとして格納する」という命令文となる。申す
昔でもなく、ｘ、ｙ、ｚは共に１ビツトの信吋で、論理
「１」又は論理「０」のいずれかの値をとる。論理和演
算は従来よく知られているのでその説明を省略するが、
この演算はコマンドで実行される。
される論理回路図の一例を示す図で、図においてｉｌｌ
、 ＋２１１ｄそれぞれの入力信号を示す文字、＋３
１ 、 ｆ４＋ 、はそれぞれ接続線図形、（５）け論
理回路記号、１６）は接続線図形、（７）は出力信号を
示す文字及び記号で、これらの文字、記号、図形に対応
するキーを、その文字、６１号、図形を表示するＣＲＴ
上の位置にＣＲ１’のカーソルを置いた状態で順次操作
すると、ＣＲＴ上には第１図に示す回路図が表示され、
計算機内ではこの１１１１略図に相当するプログラムが
作成記憶される。第１図に示す論理回路図に対応するプ
ログラムでｉｊ： ｒアドレスＸのデータとアドレスＹ
のデータとを献、出し両者の論理和合作成してアドレス
Ｚのデータとして格納する」という命令文となる。申す
昔でもなく、ｘ、ｙ、ｚは共に１ビツトの信吋で、論理
「１」又は論理「０」のいずれかの値をとる。論理和演
算は従来よく知られているのでその説明を省略するが、
この演算はコマンドで実行される。
第２図は従来の装置におけるＣＲＴ上の論理回路図を示
す他の例であり、人力１１．Ｉ２．Ｉ４．Ｉ５゜Ｉ８の
論理和’ｉ０１；Ｉ３．Ｉ６．Ｉ７．Ｉ９．ＩＩＯの論
理和を０２とする場合である。
す他の例であり、人力１１．Ｉ２．Ｉ４．Ｉ５゜Ｉ８の
論理和’ｉ０１；Ｉ３．Ｉ６．Ｉ７．Ｉ９．ＩＩＯの論
理和を０２とする場合である。
従来のプログラム作成方法では、第１図、第２図に示す
論理回路図をＣＲ’［”上に表示しなければならぬが、
プログラム作成者は出力１点１点に対して入力を１点１
点チェックして誤った人力が接続されることなく、かつ
必要な入力のもれがないことを確認した後、論理回路図
を作成しなければならず、したがって出力１点に対して
の人力の編集作業及び追加、変更が煩雑になるという欠
点があった。
論理回路図をＣＲ’［”上に表示しなければならぬが、
プログラム作成者は出力１点１点に対して入力を１点１
点チェックして誤った人力が接続されることなく、かつ
必要な入力のもれがないことを確認した後、論理回路図
を作成しなければならず、したがって出力１点に対して
の人力の編集作業及び追加、変更が煩雑になるという欠
点があった。
この発明は従来のものの上述の欠点全除去するためにな
されたもので、論理和演算プログラムを作成するため、
ＣＲＴ上に論理回路図を表示すること金やめ、入力信
号が格納されている主メモリのアドレスを入力信号の順
番に配列して、この配列の順番をテーブルアドレスとし
たソースメモリアドレステーブルと、このソースメモリ
アドレステーブルに配列された各入力信号に対応する出
力信号を格納する主メモリのアドレスをソースメモリア
ドレステーブルのテーブルアドレスと同一のテーブルア
ドレスに配列した出力ビツトメモリアドレステーブルと
、出力ビツトメモリの使用状態を出力ビツトメモリと同
一のテーブルアドレスに配列したサブ出力ビツトメモリ
アドレステーブルと全作成してこれを主メモリ内に記憶
し、かつこれらのテーブルを使用して、テーブルに対応
する論理和演算を竹う論理和演算アプリケーションプロ
グラムをプログラムメモリとして主メモリ内に格納し、
このアプリケーションプログラムによシ論理和演算を実
行させるようにしたもので、上記各柚のテーブルの作成
作業が極めて容易でちゃ、アプリケーションプログラム
はテーブルの内容が変化しても変更する必要がないので
、プログラム作成作業が簡単になるのである。
されたもので、論理和演算プログラムを作成するため、
ＣＲＴ上に論理回路図を表示すること金やめ、入力信
号が格納されている主メモリのアドレスを入力信号の順
番に配列して、この配列の順番をテーブルアドレスとし
たソースメモリアドレステーブルと、このソースメモリ
アドレステーブルに配列された各入力信号に対応する出
力信号を格納する主メモリのアドレスをソースメモリア
ドレステーブルのテーブルアドレスと同一のテーブルア
ドレスに配列した出力ビツトメモリアドレステーブルと
、出力ビツトメモリの使用状態を出力ビツトメモリと同
一のテーブルアドレスに配列したサブ出力ビツトメモリ
アドレステーブルと全作成してこれを主メモリ内に記憶
し、かつこれらのテーブルを使用して、テーブルに対応
する論理和演算を竹う論理和演算アプリケーションプロ
グラムをプログラムメモリとして主メモリ内に格納し、
このアプリケーションプログラムによシ論理和演算を実
行させるようにしたもので、上記各柚のテーブルの作成
作業が極めて容易でちゃ、アプリケーションプログラム
はテーブルの内容が変化しても変更する必要がないので
、プログラム作成作業が簡単になるのである。
以下この発明の実施例を図面について説明する。
第２図に示す論理回路図に対応するこの発明のテーブル
を第３図に示す。第３図において（３１）はソースメモ
リアドレステーブル、（３２）Ｕ出力ビットメモリアド
レステーブル、（３３）はサブ出力ビツトメモリアドレ
ステーブルで、（３０）はこれら３種類のテーブルのテ
ーブルアドレスである。これらのテーブルでは第２図に
示す１１〜１１０’ｅ順番に並べてテーブル（３１）
’に作成し、１１に対応する０１゜■２に対応する０１
．Ｉ３に対応する０２．・・・・・・全テーブル（３２
）に並べ、０１に対応するＳＯＩ 、 ０２ に対応す
るＳ０２ ’にテーブル（３３）に並べればよいのでこ
れらテーブルの作成は極めて容易である。
を第３図に示す。第３図において（３１）はソースメモ
リアドレステーブル、（３２）Ｕ出力ビットメモリアド
レステーブル、（３３）はサブ出力ビツトメモリアドレ
ステーブルで、（３０）はこれら３種類のテーブルのテ
ーブルアドレスである。これらのテーブルでは第２図に
示す１１〜１１０’ｅ順番に並べてテーブル（３１）
’に作成し、１１に対応する０１゜■２に対応する０１
．Ｉ３に対応する０２．・・・・・・全テーブル（３２
）に並べ、０１に対応するＳＯＩ 、 ０２ に対応す
るＳ０２ ’にテーブル（３３）に並べればよいのでこ
れらテーブルの作成は極めて容易である。
第４図は論理和演算のアプリケーションプログラムを示
すフローチャートで、（４００）〜（４１３）は各プロ
グラムステップを示し、この論理和演算は所定のサイク
ルごとに行われる（ステップ（４１３））。
すフローチャートで、（４００）〜（４１３）は各プロ
グラムステップを示し、この論理和演算は所定のサイク
ルごとに行われる（ステップ（４１３））。
ステップ（４０１）でサブ出力メモリビットの論理をす
べて［０−１にし、ステップ（４０２）でテーブルアド
レス（第３図（３０） ）の初期値を０にセットした後
、テーブル（３１） 、 （３２） 、 （３３）を読
出して■１ はレジスタＡに、０１ｉｊレジスタＢに、
ｓｏｉはレジスタＣにセットＩ／ ％ ステップ（４０
４）でアドレス■１ に格納されたソースメモリビラト
ラ読出し、ソースメモリビットが「１」のと＠は、ステ
ップ（４０６）で出力メモリビットにｒｌＪ’ｋｉｔ込
み、ソースメモリビットが「０」のときけステップ（４
０７）でサブ出力メモリビットを読出し、サブ出力メモ
リビットが［１−１の時は直ちにステップ（４１１）に
移り、サブ出力メモリビットが「０」のときは、ステッ
プ（４０９）で出力メモリビットに「０」を誓込み、ス
テップ（４０６）とステップ（４０９）の後はステップ
（４１０）にうつりサブ出力メモリビットに「１」を書
込んだ後ステップ（４１１）に移る。このようにして■
１〜ＩＩＯ（Ｎ＝ １０の場合）を１１１次読出して処
理すれば１つのサイクルにおける処理が完了する。
べて［０−１にし、ステップ（４０２）でテーブルアド
レス（第３図（３０） ）の初期値を０にセットした後
、テーブル（３１） 、 （３２） 、 （３３）を読
出して■１ はレジスタＡに、０１ｉｊレジスタＢに、
ｓｏｉはレジスタＣにセットＩ／ ％ ステップ（４０
４）でアドレス■１ に格納されたソースメモリビラト
ラ読出し、ソースメモリビットが「１」のと＠は、ステ
ップ（４０６）で出力メモリビットにｒｌＪ’ｋｉｔ込
み、ソースメモリビットが「０」のときけステップ（４
０７）でサブ出力メモリビットを読出し、サブ出力メモ
リビットが［１−１の時は直ちにステップ（４１１）に
移り、サブ出力メモリビットが「０」のときは、ステッ
プ（４０９）で出力メモリビットに「０」を誓込み、ス
テップ（４０６）とステップ（４０９）の後はステップ
（４１０）にうつりサブ出力メモリビットに「１」を書
込んだ後ステップ（４１１）に移る。このようにして■
１〜ＩＩＯ（Ｎ＝ １０の場合）を１１１次読出して処
理すれば１つのサイクルにおける処理が完了する。
以上を綜合すると、第４図に示すアプリケーションプロ
グラムがあらかじめ入力されている所へ、第３図に示す
テーブルを作成して入力すれば、第２図を作成して入力
した場合と同様々論理和演算プログラムを作成すること
ができ、従来のように第２図の論理回路図を対話的入力
操作により入力するのに比し、はるかに簡単な作業とな
る。
グラムがあらかじめ入力されている所へ、第３図に示す
テーブルを作成して入力すれば、第２図を作成して入力
した場合と同様々論理和演算プログラムを作成すること
ができ、従来のように第２図の論理回路図を対話的入力
操作により入力するのに比し、はるかに簡単な作業とな
る。
以上のようにこの発明によれば、プログラム制御により
論理和演算を実行させるためプログラム作成者がチータ
テ−プルを作るだけですむようにしたので、プログラム
作成者の作業量を大幅に減少することができ、かつ論理
和の入力信号のもれがなくなり、信頼性の高い演算結果
が得られる。
論理和演算を実行させるためプログラム作成者がチータ
テ−プルを作るだけですむようにしたので、プログラム
作成者の作業量を大幅に減少することができ、かつ論理
和の入力信号のもれがなくなり、信頼性の高い演算結果
が得られる。
第１図は従来の方法においてＣＲＴ上に表示する論理回
路図の一例を示す図、第２図は従来の方法における論理
同略図の他の例を示す図、第３図はこの発明の一実施例
におけるテーブルを示す図、第４図はこの発明の一実施
例におけるアプリケーションプログラムの一例を示すフ
ローチャートである。 （３（す・・・テーブルアドレス、（３１）・・・ソー
スメモリアドレステーブル、（３２）・・・出力ビツト
メモリアドレステーブル、（３３）・・・サブ出力ビツ
トメモリアドレステーブル。 代理人 大 岩 増 雄 第１図 第２図 第３図
路図の一例を示す図、第２図は従来の方法における論理
同略図の他の例を示す図、第３図はこの発明の一実施例
におけるテーブルを示す図、第４図はこの発明の一実施
例におけるアプリケーションプログラムの一例を示すフ
ローチャートである。 （３（す・・・テーブルアドレス、（３１）・・・ソー
スメモリアドレステーブル、（３２）・・・出力ビツト
メモリアドレステーブル、（３３）・・・サブ出力ビツ
トメモリアドレステーブル。 代理人 大 岩 増 雄 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 プラントのプロセス制御を行うだめのプロセス制御プロ
グラムを作成するプロセス制御プログラムの作成方法に
おいて、 複数の出力信号の各出力信号音、それぞれ株数の入力信
号の論理和により生成する論理和演算プログラムを作成
するため、入力信号が格納されているメモリのアドレス
を入力信号の１１１１番に並べかえたソースメモリアド
レステーブルと、このソースメモリアドレステーブルに
配列された入力信号の個々に対応し当該入力信号に対応
する出力ビットの論理を格納するアドレスを上記ソース
メモリアドレステーブルと同一１臆序に配列した出力ビ
ツトメモリアドレステーブルと、上記各出力信号に対応
し当該出力ビットに対しセット又はリセットが行われた
か否かを表す論理を格納するアドレスを上記出力ビツト
メモリアドレステーブルと同一順序に配列したサブ出力
ビツトメモリアドレステーブルとを作成（７て計算機の
記憶装置に入力するテーブル入力段階と、 このテーブル入力段階で入力した上記３種のテーブルか
ら同一配列順のソースメモリアドレス、出力ビツトメモ
リアドレス及びサブ出力ビツトメモリアドレスを順次読
出し、上記読出したソースメモリアドレスに記憶される
ビットの＠理を読出し、この読出したビットの論理が「
１」のときは、対応する出力ビツトメモリアドレス及び
サブ出力ビツトメモリアドレスの各アドレス位置に出力
メモリビット及びサブ出力メモリビットの論理として「
１」を誓込み、」二記読用したビットの論理が「０」の
ときは４」応するサブ出力メモリビットを設、出し、こ
のザブ出力メモリビットの論理が「０」のときは対応す
る出力メモリビットとして「０」を曹込み、このような
処理をすべてのソースメモリアドレスに対して実行する
論理和演算アプリケーションプログラムを上記計算機の
記憶装置に入力−ｊ ７）アプリケーションプログラム
入力段階とを備えたことを特徴とするプロセス制御プロ
グラムの作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063783A JPS6051903A (ja) | 1983-08-30 | 1983-08-30 | プロセス制御プログラムの作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063783A JPS6051903A (ja) | 1983-08-30 | 1983-08-30 | プロセス制御プログラムの作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051903A true JPS6051903A (ja) | 1985-03-23 |
Family
ID=15719232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063783A Pending JPS6051903A (ja) | 1983-08-30 | 1983-08-30 | プロセス制御プログラムの作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051903A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194361U (ja) * | 1986-05-30 | 1987-12-10 |
-
1983
- 1983-08-30 JP JP16063783A patent/JPS6051903A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194361U (ja) * | 1986-05-30 | 1987-12-10 |
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