JPS6215595A - 文字・図形表示装置のメモリ書き込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はビットマツプ方式を用いた文字・図形表示装置
に係り、特に所定複数ビットからなる１ワードを単位と
してアドレス付けしたビットリップメモリに文字などの
バタン図形を高速に１き込むことができる文字・図形表
示装置に関する。

〔発明の背量〕

ビットマツプ方式を用いた文字・図形表示装置では、文
字・図形ともに画素を単位と゛して表示するため、任意
の文字・図形を画面上の任意の位置に表示できるという
特徴がある。このような文字・図形表示装置において文
字表示を行なうため、一般に文字を構成する画素の点灯
・消灯をビットのオン・オフ正こ対応させて作成したキ
ャラクタジェネレータ（以下ＣＧと略記する）を備え、
ＣＧから読み出（７たビット情報をフレームメモリに転
送することが行なわれる。

第６図（ａ）は文字′Ａ“を縦横８画素で構成した時の
画素パタンの一例、第６図（ｂ）はＣＧに記憶された第
６図（ａ）と同一の文字を表わすビット情報である。　
（これを文字フォントと呼んでいる。）第３図に示すよ
うに、通常ＣＧに記憶されているビット情報は、文字を
表わす画素パタンを水平方向に分割したものに対応［７
ている。従って第３図（ａ）に示す文字′Ａ“をフレー
ムメモリに書き込むためには、先ずＣＧから０００１１
０００（Ｂ）（ここでＢは基数が二進数であることを表
わす）なる文字フォントを読み出してこれをフレームメ
モリに書き込み、次に＋１０１００１０ｎ（Ｂ）なる文
字フォントを読み出してこれをフレームメモリに書き込
む、という一連の処理を行なう。

このとき、処理の単位となる一群のビット情報を１ワー
ドと呼んでいる。以下では１ワードが８ビツトから成る
場合を採り上げて説明するが、他の値であっても同様の
議論が成り立つことは明らかである。

フレームメモリは表示画面上のすべての画素の点灯・消
灯を表わすビット情報を蓄えるに十分な記憶素子で構成
され、これらのビット情報の読み書きもワード単位で行
なわれる。このため、第４図に示すように、文字を表示
しようとする位置がフレームメモリを構成するワードの
境界と整合している場合には、単純にＣＧから読み取っ
たビット情報をフレームメモリに書き込むだけで文字表
示が行なえるが、不整合の場合、すなわち表示しようと
する文字のバタンか水平方向に隣り合う複数ワードに甘
たがる場合には、左側となる１ワードと右側となる１ワ
ードに対して個別に書き込みを行なわなければならない
。

第５図、第６図は表示しようとする文字がワード境界に
またがる場合における文字の左側部分と右側部分のフレ
ームメモリへの書き込み手順をそれぞれ示したものであ
る。

第５図は文字の左側部分の書き込み手順を示す。ワード
境界に対してｎビット右にずれた位置に文字を描くもの
とすると、まず最初にＣＧから読み取った文字フォント
の左側部分のみを取り出す必要がある。このため文字フ
ォントを１ワードずつ右にｎビットシフトする。この際
シフト操作によって文字フォントとして無意味な空きビ
ットが生ずる。こうして得られた文字フォント左側部分
をフレームメモリに書き込むと文字の左側部分が表示さ
れるが、この時シフトしたフォント全体を書き込んでし
まうと、シフト操作の結果生じた文字左側部分の無意味
な空きビットも同時に書き込まれてしまい、以前に書き
込まれた文字、或いは図形を損なう。この問題を解決す
るため特開昭５８−１２５２８４号公報に示されるよう
に、１ワードを構成するメモリ手段の内、任意のビット
の書き換えを禁止或いは許可する回路を設け、これによ
りシフトしたフォントの必要な部分のみをフレームメモ
リに書き込み、不要な部分の書き込みを行なわない方法
が知られている。以下では１ワードの中の必要なビット
のみを書き換え、他のビットを書き換えない操作をビッ
トマスク処理と呼５フォントをシフトする際に補なわれ
、＋ｎビットの不要部分に対してビットマスク処理を施
し、フレームメモリへの書き込みを行なうとＣＧから読
み出した文字フォントの左側部分のみを表示することが
できる。ビットマスク処理を施したことにより、文字フ
ォントを書き込んだワードの左半部に以前描かれていた
文字、或いは図形は保存される。以上で文字１人“の左
側部分の表示が完了する◇ 第６図は文字の左側部分に続く右側部分の書き込み手順
を示す。先に書き込んだ左側部分とワード境界で接続す
るため、ＣＧから読み出した文字フォントを（８−ｎ　
）ビット左シフトする。（１ワードがｍビットから成る
場合には（ｍ−ｎ）ビットであるが、ここではｍ＝８と
する。） 左シフトの結果、フォントの右側には文字を表わすバタ
ンとしては無効なビットが生ずる。

この無効部分に対してビットマスク処理を施し、フレー
ムメモリに書き込むと１文字の表示が完了する。

第７図は以上に説明した操作を行なう従来回路例を示す
ブロック図である。

第７図において、１は描画処理全般を制御する中央処理
装置（以下、ＣＰ　Ｕと略記する）。

２はＣＰＵＩが周辺機器やメモリを特定するために発生
するアドレス信号を伝達するアドレスバス、５はＣＰＵ
１が周辺機器やメモリとの間で送受するデータ信号を伝
達するデータバス。

４はＣＧ、５−１〜５−８はフレームメモリを構成する
メモリ素子（例えば日立製ＨＭ４　Ｂ　６４など）、６
はＣＰＵ１がメモリ素子５−１〜５−８に与えるデータ
信号をシフトするシフト回路、７はシフト回路６の左シ
フト、右シフト及びシフトするビット数を制御するシフ
ト制御回路、８はＣＰＵ１が発生する書き込みタイミン
グパルス、９−１〜９−８は書き込みタイミングパルス
８のメモリ素子５−１〜５−８への伝達を個別に制御す
るゲート回路、１０はビットマスク処理に際して書き込
みを許可するビットと禁止するビットのパタンを記憶す
るビットマスクレジスタである。

以下、第７図従来回路例の動作を第５図、第６図を参照
しつつ、詳細に説明する。

まず、第５図に示した文字パタンの左側部分の簀き込み
を行なう。ＣＧ４から読み出した文字フォントをｎビッ
ト右シフトするため、シフト制御回路７にシフト回路６
の制御情報をＣＰＵ１１こよって記憶させる。以後、Ｃ
ＰＵ１がメモリ素子５−１〜５−８に与えるデータはシ
フト回路６Ｊこよって右にｎビットシフトされてから各
々の素子に達する。次に、シフトされたフォントに含ま
れる不要ビットの書き込みを禁止するため、ビットマス
クレジスター０の設定を行なう。第５図の例ではシフト
されたフォントの左ｎビットの書き込みを禁止し、残り
の（ｍ−ｎ）ビットの書き込みを許可する。例えばｍ−
８゜ｎ　＝　５とすれば、ビットマスクレジスター０に
０００００１１１（Ｂ）という値を記憶させればよい。

ビットマスクレジスター０に記憶されたデータはゲート
回路９−１〜９−８Ｊこ与えられ、書き込みタイミング
パルス８が活性となった時、これをメモリ素子５−１〜
５−８に伝達するか否かを決定する。書き込みタイミン
グパルス８の活性が伝達されないメモリ素子は舊き込み
動作とならないため、データの書き込みが禁止される。

シフト制御回路７とビットマスクレジスター０の設定に
より、メモリ素子５−１〜５−８の書き込みの準備が終
り、ＣＧ４から読み出した文字フォントをメモリ素子５
−１〜５−８に書き込むことが可能となる。ＣＰＵ１が
ＣＧ４から読み出した文字フォントをメモリ素子５−１
〜５−８に書き込もうとすると、シフト回路６の働きに
より、メモリ素子５−１〜５−８にはこの文字フォント
をｎビット右シフトしたデータが与えられるｏｃＰＵｌ
の書き込み動作により書き込みタイミングパルス８が活
性化するが、ゲート回路９−１〜９−８及びビットマス
クレジスター０の働きにより、メモリ素子５−１〜５−
８の内、ビットマスクレジスター０により選択されてい
る特定の素子のみが書き込み動作となり、シフトされ念
文字フォントの必要部分のみが書き込まれる。以上で文
字の左側部分の書き込みが終了する。

文字バタン右側部分の誉き込みも全く同様にして行なう
ことができる。

まずシフト制御回路７にシフト制御情報を記憶させ、シ
フト回路６が左（ｍ−ｎ）ビットのシフト動作を行なう
ように設定し、併せてビットマスクレジスタに左（ｍ　
−ｎ　）ビットを書き込み許可、右ｎビットを書き込み
禁止とするデータを記憶させる。この後ＣＧ４から読み
出した文字フォントをメモリ素子５−１〜５−８に書き
込めばよい。

ところで文字だけの表示ではなく、他の図形例えば設計
図面や地図のような図形と文字とを混在させて表示させ
る応用では、第３図（ａ）に示すような文字パタンの中
で点灯させるべき画素すなわち黒丸の部分のみを描き、
他の部分は既に描かれてｈる図形を保存すること力ｊ望
ましい。

第７図の従来回路例でこれを実現するためにはビットマ
スクレジスタ１０に第１図（ａ）の黒丸部分のみの書き
込みを許可するデータを記憶させねばならず、このため
にはＣＰ　Ｕ　１内部でＣＧ４から読み出した文字フォ
ントをソフトウェアでシフト処理した後ビットマスクレ
ジスタ１０に文字フォント書き込みに先立？て書き込ま
なければなら４い、。このため処理所要時間の大幅な増
大を招いていた。また、この場合シフト回路６が全く利
用できないという問題を持っていた。

、又、第３図（ａ）に示す文字バタン全体を描く場合で
も、文字を構成している画素、すなわち第３図（ａ）の
黒丸で示す部分の今を描く場合でも、フレームメモリに
書き込む文字フォントがワード視界を横切る際にワード
境界の左右でビットマスクレジスタ１０の設定を変更し
なければならない。Ｍ７図の従来回路では、ビットマス
クレジスタ１０の入力はＣＰ’Ｕ１から直接与えられて
おり、ビットマスク情報の生成は全てソフトウェアによ
りＣ，ＰＵ１内部で行なわガければならず、ビットマス
ク処理に要するソフトウェアの繁維化、処理所要時間の
増加を招いていた。

〔発明の目的〕　　　　。

本発明の５目的は以上に述べた問題をなくし、ビットマ
スク処理をより簡単に行なうことによりビットマツプ式
フレームメモリに対して文字を高速に書き込むことので
きるメモリ書き込み制御回路を提供することにある。

〔発明の概要〕

上記目的を達するため、本発明ではフレームメモリに書
き込む文字フォントそのものにより個々のメモリ素子に
対する書き込み動作を禁止或いは許可する構成として、
ビットマスク情報の、算出及び設定処理を不要とし、文
字表示処理内容の簡、酪化と処理所要時間の短縮を果た
した。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図において、第７図、と同一の回路部分、には−一番
号を付しである。　、鼾１図実施例においてはゲート回
路９−１〜９−８の一方の入力にはシフト回路６の４出
力、すなわちメモリ素子５−１〜５−８１こ対する入力
と同一の信号を、与える０　１ 以下第１図実施例の動作を説明する。。　　・、Ｃ、Ｅ
”、　ｉＪ、　１はメモリ素子５−１〜５−８への書き
込みに先立ち、シフト、制御回路７を設定し、着す文字
フォントの左側部分を描、くため、第５図と同様、シフ
ト回路６が右ｎビットのシフト動作を行なうようにする
。次にメモ、り素、子５−１〜５−８．に対してＣＧ、
４から、読み出した文字７オント１ワードを書・き込む
。この文字フォントはシフト回路６の働きにより右にｎ
ビットシフトされた後、メモリ素子５−１〜５−８に−
与えられると同時に、ゲート回路９−１〜９−８に与え
られる。ゲルト回路９−１〜９−８の内、シフトされた
文字フォントを構成する１ワードのビット情報の中の論
理値′１〃を与えられ走ものは書き込みタイミングパル
ス８の活性化をメモリ素子５−１〜５−８の内の接続さ
れている素子に伝達−し、論理値′０〃を与えられたも
のは書き込みタイミングパルス８の伝達を抑制するΦこ
の結果、メモリ素子５−１〜５−８の内書き込みタイミ
ングパルス８を伝達されたものは書き込み状態となり、
論理値１１“が曹き込まれ、省き込みタイミングパルス
８を伝達されなかったものは書き込みが行なわれず、以
前から記憶している内容を保持し続ける。例えばメモリ
素子５−１とゲート回路９−１にはシフト回路６の出力
の内の同一の１ビツトの信号が入力されており、この信
号が論理値１１“をとった場合にはゲート回路９−１を
通じて書き込みタイミングパルス８がメモリ素子５−１
に伝達され、メモリ素子５−１には論理値′１“が書き
込まれる。

シフト回路６からゲート回路９−１に与えられる信号が
論理値′０“をとった場合には書き込みタイミングパル
ス８はメモリ素子５−１に伝達されず、メモリ素子５−
１の内容は書き換えられない。

上述した動作の結果、メモリ素子５−１〜５−８には右
にｎビットシフトされた文字フォントに含オれている論
理値′１“のビットのみが書き込まれる。

以上で文字フォントの左側部分の書き込みが終了すると
、Ｃ’Ｐ　Ｕ　１　ハ文字フォント右側部分の書き込み
を折力うため、シフト制御回路７を再設定し、第６図で
説明り、ｆＣようにシフト回路６が左（ｍ−ｎ）ビット
のシフト動作を行なうようにする。次にメモリ素子５−
１〜５−８に対してＣＧ４から読み出した文字フォント
１ワードを書き込むと、左側部分と同様にして、左に（
ｍ−ｎ）ビットシフトされた文字フォントに含まれてい
る論理値１１“のビットのみが書き込まれる。

文字フォントの左側部分と右側部分の書き込みが終了す
ると１文字の書き込みが終了する。

第１図実施例によれば、ビットマスクレジスタの設定処
理が不要となるため、文字の書き込みを制御するプログ
ラムが簡単になると同時に処理所要時間を短縮すること
ができ、またビットマスクレジスタそのものも不要とな
るため、従来よりも安価に本発明を実施できると伝う効
果を持つ。

第２図は本発明の他の実施例を示すブロック図である。

尚、第２図中で第７図、第１図と同一の回路部分には同
一番号を付しである。

第２図において、１１はシフト回路６の出力とビットマ
スクレジスタ１０の出力を切り換えてゲート回路９−１
〜９−８の入力に与えるセレクタ、１２はセレクタ１１
の動作を切り換えるセレクト信号である。本実施例では
ビットマスクレジスタ１０の入力はデータバス５から直
接与えるのではなく、シフト回路６の出力から与える点
に特徴がある。

以下、第２図実施例の動作を説明する。

本実施例ではセレクタ１１の状態により２つの動作モー
ドが存在する。第１の動作モードは第１図実施例と同一
の動作を行なうモード、第２の動作モードは第７図従来
例と類似の動作を行なうモードである。

第１の動作モードでは、セレクタ１１はセレクト信号１
２の制御によってシフト回路６の出力を選択し、ゲート
回路９−１〜９−８の入力として与える。このときメモ
リ素子５−１〜５−８とゲート回路９−１〜９−８には
シフト回路６から同一の入力が与えられ、第１図実施例
と全く同一の動作が可能となる。

第２の動作モードでは、セレクタ１１はセレクト信号１
２の制御によってビットマスクレジスタ１０の出力を選
択し、ゲート回路９−１〜９−８の入力として与える。

第２の動作モードでは第７図従来例と同様の動作を行な
うが、ピットマスフレジスタ１０の入力がシフト回路６
の出力か、ら得られるため、ビットマスクレジスタ１０
ニ記憶させるメモリ素子５−１〜５−８の書き込みの許
可、禁止を指定するビットマスク情報をＣＰＵＩ内部で
ソフトウェアによりシフトして作成する必要がない。す
なわち、ｍビットから成るフレームメモリ上の１ワー□
ドに対して、第５図に示すようにｎビット（ｎ＜ｍ）右
にずれた位置に文字を表示する場合、ビットマスクレジ
スタ１０に設定するビットマスク情報は、左ｎビットに
対して書き込みを禁止するものでなければならない◇こ
のようなビットマスク情報は、例えば１ワードを成すｍ
ビットすべてが論理値１１“を持つデータを右にｎビッ
トシフトすることで得られ、通常はＣＰＵＩの内部でこ
の処理をソフトウェアにより行なっている。第２図実施
例においては、メモリ素子５−１〜５−８の書き込みに
先立ち、シフト制御回路７及びビットマスクレジスタ１
０を設定する必要があるが、例えばシフト制御回路７を
設定してシフト回路６がｎビットの右シフトを行なうよ
うにした後は、ＣＰＵ１がビットマスクレジスタ１０に
書き込もうとするデータもシフト回路６によってｎビッ
ト右シフトされてからビットマスクレジスタ１０に与え
られる。従ってＣＰＬＴｌがシフト制御回路７の設定後
、１ワードを成す全ビットが論理値′１“を持つデータ
をビットマスクレジスタ１０に対して省き込むことによ
り、ビットマスクレジスタ１０に適正なビットマスク情
報を記憶せしめることができる。

第２図実施例では、上述したように２つの動作モードが
存在し、文字を構成している画素、すなわち第３図（ａ
）の黒丸に示される部分のみを描き、周囲の文字や図形
を保存する場合には、第１の動作モードア、表示しよう
とする文字の下に重なる四角形の部分を全て消去して文
字を表示する場合には第２の動作モードで文字フォント
の書き込みを行なうことで、いずれの場合も従来より容
易かつ短時間に文字の表示処理を行なうととができると
いう利点を持つ。また、第２図ではビットマスクレジス
タ１０とセレクタ１１を組み合せた構成を示したが、あ
る動作状態では入力された信号をその一！ま出力しく筒
抜は状態）、他の動作状態では入力された信号を−１記
憶し、記憶した内容を入力信号の変化ζこ関らず出力し
続ける（ラッチ状態）スルーラッチ、例えばＴＩ社製５
Ｎ７４５７３をビットマスクレジスタ１０に用いると、
セレクタ１１を不要とすることができる。すなわち、ビ
ットマスクレジスタ１０ヲスルーラツチで構成し、セレ
クタ１１にシフト回路６の出力を選択させる替りに、ス
ルーラッチを筒抜は状態とし、セレクタ１１にビットマ
スクレジスタ１０の出力を選択させる替りにスルーラッ
チをラッチ状態とすれば、第２図実施例と全く同じ動作
を行なうことができる。従って、第２図実施例のセレク
タ１１は必ずしも必要ではなく、本発明を少ない部品数
で安価に実施することが可能である。

〔発明の効果〕

本発明によれば、フレームメモリのワード境界にまたが
る位置に文字を表示する際のビットマスク情報を簡単に
行なうことができるので、文字表示のためのソフトウェ
アを簡単１こすることができ、同時に文字表示に要する
処理時間を短縮することができるという効果がある。ま
た従来に較べて必要なハードウェアの増加は殆んどなく
、本発明を安価に実施することができる。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の一界施例、４　　　
を示すブロック図、第６図は文字を表わすバタンとＣＧ
の内容の対応を示す説明図、第４図はフレームメモリ上
の文字表示位置の整合・不整合を示す説明図、第５図は
不整合時の文字左側部分の処理を示す説明図、第６図は
不整合時の文字右側部分の処理を示す説明図、第７図は
従来装置のブロック図である。。 、１・・・ＣＰＵ　　　　　　４・・・ＣＧ５−１〜５
−８・・・メモリ素子 ６・・・シフト回路　　　７・・・シフト制御回路８・
・・書き込みタイミング信号 ９−１〜９−８・・・ゲート回路 １０・・・ビットマスクレジスタ １１・・・セレクタ 第３図 ◆−−ｌフーＦ゛−酬 第４区 ＋　　　　ｔｃ −８・　　　　　　　不整合 ｒ１　　、・ 對　　　　　　　　　・ ・ ７Ｌ〜ム　　　　　　　／９−ド　　　　　　ｌツー１
４’　　　　　　　　／ツーミニ’　　　　　　　　／
７４″メ丑υ 第Ｓ図 ＩＬ仁′ット

Claims (1)

【特許請求の範囲】
1. 少なくとも所定の複数ビットから成る１ワードを単位と
   してアドレス付けされた画像情報記憶装置と、前記画像
   情報記憶装置を１ワード単位で読み書きし画素情報の更
   新を行なう中央処理装置と、前記中央処理装置によつて
   読み取り可能な、文字の形を表わすビット情報を記憶し
   たキャラクタジェネレータと、前記中央処理装置が発生
   する画素情報を所定方向に所定ビット数シフトして前記
   画像情報記憶装置の入力として与えるシフト装置と、前
   記画像情報記憶装置の１ワードを書き込むのに際して当
   該１ワード中の所定の複数ビットの書き込みを禁止する
   ビットマスク手段とを備え、前記中央処理装置が前記キ
   ャラクタジェネレータより読み取つたビット情報を前記
   シフト装置を介して所定のシフト処理を施した結果を前
   記ビットマスク手段の制御の下に前記画像情報記憶装置
   に書き込んで文字・図形の表示を行なう文字・図形表示
   装置において、前記ビットマスク手段の入力は前記シフ
   ト装置より与えられ、以つて前記画像情報記憶装置の前
   記当該１ワード中の所定ビットの書き込みの禁止及び許
   可を制御することを特徴とする文字・図形表示装置のメ
   モリ書き込み制御回路。