JPH0651750A

JPH0651750A - 描画装置

Info

Publication number: JPH0651750A
Application number: JP4224823A
Authority: JP
Inventors: Masuyoshi Kurokawa; 益義黒川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-07-31
Filing date: 1992-07-31
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】描画装置において、従来の問題を一挙に解決し
てグラフイツク描画を高速化する。【構成】ビツトマツプメモリ２７の各カラムライン毎に
自己のカラムアドレス及びビツトマツプメモリ２７のカ
ラムラインに供給されるスタートカラムアドレスＡＳＣ
又はエンドカラムアドレスＡＥＣを比較する論理演算手
段２４、２４Ａ、２４Ｂ、２４Ｃにおいて、スタートカ
ラムアドレスＡＳＣ及びエンドカラムアドレスＡＥＣで
指定される間のカラムアドレスに応じた複数のカラムラ
インをイネーブルにして、書き込み読み出しを行うよう
にしたことにより、画素データの描画を高速化し得る。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。産業上の利用分野従来の技術（図１５及び図１６）発明が解決しようとする課題（図１５及び図１６）課題を解決するための手段（図２、図８、図１２）作用（図２、図８、図１２）実施例（１）第１実施例（図１〜図７）（２）第２実施例（図８〜図１１）（３）第３実施例（図１２〜図１４）発明の効果

【０００２】

【産業上の利用分野】本発明は描画装置に関し、例えば
コンピユータグラフイツクスの画素データを描画するも
のに適用し得る。

【０００３】

【従来の技術】従来、コンピユータグラフイツクスの描
画用の半導体集積回路は、画素データを保存するビツト
マツプメモリと、別の半導体集積回路として設計され
た。そして、回路基板上でビデオＲＡＭと呼ばれるメモ
リを、画素データを保存するビツトマツプメモリとして
使用し、これと組み合わせて使用するように設計されて
いた。実際上図１５に示すようにＣＰＵ２からのコマン
ドで描画専用ＬＳＩ３が制御され、この結果得られる画
素データＤＴがアドレスＡＤＲに応じてビツトマツプメ
モリ４に保存され、これが表示用の画素データＰＸとし
てＣＲＴ５に出力される。

【０００４】このビツトマツプメモリ４として用いられ
るビデオＲＡＭとは、ランダムアクセスポート及びシリ
アルアクセスポートを有する２ポートメモリで、ランダ
ムアクセスポートを画素データＤＴの書き込みポートと
して用い、シリアルアクセスポートをＣＲＴ５への画素
データＰＸの読み出しポートとして用いるようになされ
ている。

【０００５】

【発明が解決しようとする課題】ところがかかる構成の
ビデオＲＡＭ４においては、メモリへの書き込み速度が
論理回路に比べて非常に遅く、高速なグラフイツクス表
示を実現するためには、この点を高速化することが求め
られる。このため従来のビデオＲＡＭにおいては、４ビ
ツトあるいは１６ビツトなど、複数ビツトを同時にメモ
リセルアレイに書き込むことによつて、高速な画像イメ
ージの作成を行なおうとしている。

【０００６】実際上シリアルアクセスポートから書き込
みを行ない、１列を一度に書き込むようになされたもの
もある。ところがこのようにしても書き込みのアドレス
や、書き込むビツト列をビデオＲＡＭ４の外で発生させ
ているかぎり、高速な論理回路のスピードを生かした性
能を得ることは困難であつた。さらに、このようにする
とシリアルアクセスポート９がＣＲＴ５の読み出し用と
して使用されているため、ブランキング期間以外は読み
出しに占有されており、ブランキング期間を選んで、こ
のポートから書き込みを行なうのは、描画側が常にＣＲ
Ｔ５のブランキング期間を認識する必要があり、ハード
ウエア的にもソフト的にもオーバーヘツドが大きい問題
があつた。

【０００７】本発明は以上の点を考慮してなされたもの
で、従来の問題を一挙に解決してグラフイツク描画を高
速化し得る描画装置を提案しようとするものである。

【０００８】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、画素データを書き込むランダムア
クセスポート及び読み出すシリアルアクセスポート２７
を有するビツトマツプメモリ２６に描画を行なう描画装
置１２において、ビツトマツプメモリ２６のカラムライ
ンには、スタートカラムアドレスＡＳＣ及びエンドカラ
ムアドレスＡＥＣが供給され、そのスタートカラムアド
レスＡＳＣ及びエンドカラムアドレスＡＥＣで指定され
るカラムラインをイネーブルにする論理演算手段２４、
２４Ａ、２４Ｂ、２４Ｃを設けるようにした。

【０００９】また本発明において、論理演算手段２４、
２４Ａ、２４Ｂ、２４Ｃは各カラムライン毎に、自己の
カラムアドレス及びスタートカラムアドレスＡＳＣを比
較し、その比較結果に基づいてスタートカラムアドレス
ＡＳＣが自己のカラムアドレスより大ならばイネーブル
にする第１の論理演算手段と、自己のカラムアドレス及
びエンドカラムアドレスＡＥＣを比較し、その比較結果
に基づいてエンドカラムアドレスＡＥＣが自己のカラム
アドレスより小ならばイネーブルにする第２の論理演算
手段とを設け、ビツトマツプメモリ２６のうち第１及び
第２の論理演算手段でイネーブルに指定されたカラムア
ドレス間のカラムラインを、書き込み又は読み出し可能
にした。

【００１０】さらに本発明において、論理演算手段２
４、２４Ａ、２４Ｂ、２４Ｃは各カラムライン毎に、自
己のカラムアドレス及びスタートカラムアドレスＡＳＣ
を比較し、その比較結果が一致したとき、スタート信号
ＳＳを発生する第３の論理演算手段と、自己のカラムア
ドレス及びエンドカラムアドレスＡＥＣを比較し、その
比較結果が一致したとき、エンド信号ＳＥを発生する第
４の論理演算手段と、スタート信号ＳＳ及びエンド信号
ＳＥを受けて、隣接するカラムラインに選択情報ＳＢ、
ＳＤを伝送すると共に、隣接するカラムラインからの選
択情報ＳＡ、ＳＣに基づいて、ビツトマツプメモリ２６
のそのカラムラインを書き込み又は読み出し可能にする
ビツトセレクト制御手段とを設けるようにした。

【００１１】また本発明において、ビツトマツプメモリ
２６のローラインには、スタートローアドレスＡＳＲ及
びエンドローアドレスＡＥＲが供給され、そのスタート
ローアドレスＡＳＲ及びエンドローアドレスＡＥＲで指
定されるローラインをイネーブルにする第５の論理演算
手段２５を設けるようにした。

【００１２】さらにまた本発明においては、論理演算手
段２４及びビツトマツプメモリ２７間にシフトレジスタ
手段ＳＬ１、ＳＬ２、ＲＧを配設し、そのシフトレジス
タ手段ＳＬ１、ＳＬ２、ＲＧに外部よりビツトパターン
ＳＤＩを書き込むようにした。

【００１３】

【作用】ビツトマツプメモリ２７の各カラムライン毎に
自己のカラムアドレス及びビツトマツプメモリ２７のカ
ラムラインに供給されるスタートカラムアドレスＡＳＣ
又はエンドカラムアドレスＡＥＣを比較する論理演算手
段２４、２４Ａ、２４Ｂ、２４Ｃにおいて、スタートカ
ラムアドレスＡＳＣ及びエンドカラムアドレスＡＥＣで
指定される間のカラムアドレスに応じた複数のカラムラ
インをイネーブルにして、書き込み読み出しを行うよう
にしたことにより、画素データの描画を高速化し得る。

【００１４】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１５】（１）第１実施例図１において、１は全体として本発明による描画装置を
使用したコンピユータグラフイツクス装置を示し、ビツ
トマツプ描画ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄと
あるブロツクが本発明による描画装置であり、ＣＰＵ１
１からのコマンドＣＭＤによつて内部に持つビツトマツ
プに描画を行なう。またこのビツトマツプ描画ＬＳＩ１
２Ａ、１２Ｂ、１２Ｃ、１２Ｄには、ビデオＲＡＭと同
様にシリアルポートを有しＣＲＴ１５をドライブする。
実際上ＣＲＴ１５までには、ルツクアツプテーブル１３
やデジタルアナログコンバータ１４が配置されている。

【００１６】ここでこのビツトマツプ描画ＬＳＩ１２
は、図２に示すようなブロツクで構成されている。この
うちメモリセルアレイ２６が、ビツトマツプメモリとし
て使用されるメモリで、ＣＰＵ１１から与えられたコマ
ンドＣＭＤをコントローラ２０が解釈し、アドレスジエ
ネレータ２１、２２、２３の動作を制御する。

【００１７】コマンドＣＭＤはＣＰＵ１１から描画を行
なうために与えられる情報で、アドレスジエネレータ２
１、２２、２３にロードするアドレス、アドレスジエネ
レータ２１、２２、２３のインクリメント方法やメモリ
セルアレイ２６のメモリセルに書き込むロジツクからな
る。実際上アドレスジエネレータ２１、２２、２３のイ
ンクリメント方法とは、ブレゼンハムのアルゴリズムを
使うか、インクリメントをするか又はデクリメントをす
るかというようなモードである。

【００１８】このビツトマツプ描画ＬＳＩ１２のメモリ
セルアレイ２６周辺は、図３に示すような回路構成でな
る。まずメモリセルアレイ２６の部分はメモリセルから
構成されており、この図３では簡単のために８×８の６
４ビツトの場合を示しているが、実際上このメモリセル
の数はＣＲＴ１５の画素数に対応するようになされてい
る。

【００１９】ビツトマツプメモリ描画ＬＳＩ１２の大き
さはＣＲＴ１５に依存し、そのＣＲＴ１５の画素数（縦
×横の数）×画素のビツト数分だけを要する。画素のビ
ツト数はフルカラー表示する場合には、ＲＧＢ３色×各
色のビツト数であり、ルツクアツプテーブル１３を用い
た場合には、同時表示をする色の数の２進数で表現でき
るだけのビツト数が必要となる。

【００２０】ここで示したメモリセルアレイ２６の各ビ
ツトは、それぞれがＣＲＴ１５上の同じアドレスの画素
の特定ビツトにあたり、このメモリセルアレイ２６が画
素のビツト数分集まつて、ビツトマツプメモリを構成す
る。このようにビツトマツプメモリを画素のビツト毎に
スライスしたメモリセルの集合を、プレーンと呼ぶこと
にする。

【００２１】例えばＲＧＢ８ビツトのビツトマツプメモ
リは２４プレーンのメモリセルアレイからなる。ビデオ
ＲＡＭでは、このようなメモリセルアレイを４つ使つて
１チツプとしていることが多い。ビデオＲＡＭでは、こ
のメモリセルアレイをこのプレーンに対応づけることは
要求しない。

【００２２】この場合各メモリセルアレイに１ビツトづ
つのＩ／Ｏを行ない、１チツプとして４ビツトの並列書
き込みを行なう。メモリセルがＤＲＡＭであるかＳＲＡ
Ｍであるかはここでは問題にしない。この図ではＤＲＡ
Ｍのように書かれているがＳＲＡＭでも良い。ビツトラ
インとアドレスラインが縦横に交差し、その交点にメモ
リセルが形成される通常のメモリ構成となされている。

【００２３】メモリセルアレイ２６において縦に走つて
いるのがアドレスラインで、横に走つているのがビツト
ラインである。ビツトラインはメモリセルにデータを書
き込み、また読み出すためのラインであり、図中で横方
向に並んだメモリセルは１本のビツトラインに繋がれて
いる。一方縦方向に走つているアドレスラインは、この
横方向に１本のビツトラインに接続されたメモリセルか
ら、所望の１つを選択し、このメモリセルとビツトライ
ンの間のゲートを制御する。このアドレスラインは縦方
向に一列に並んだメモリセルを同時に制御する。

【００２４】シリアルポート２７は、ビデオＲＡＭに使
われているものと同様で、アドレスラインによつて選択
された縦方向１列のメモリセルのデータがビツトライン
に出力された時、そのデータをレジスタに取り込み、セ
レクターによつて選択することにより、この１列のデー
タに対しては、高速にチツプ外に出力することを可能に
している。このシリアルポート２７はＣＲＴ１５のスキ
ヤンにしたがつて、順次に読み出すためにのみ用いらる
読み出し専用のものである。

【００２５】ローアドレスデコータ２５は、ローアドレ
スをバスに流し、各アドレスラインにアドレスデコーダ
が設けられており、アドレスで指定したアドレスライン
がストローブされ、そのアドレスライン上のメモリセル
が選択される。このローアドレスがＣＲＴ１５上のＹ方
向の座標を表している。

【００２６】カラムアドレスデコーダ２４には、通常の
ビデオＲＡＭであればランダムアクセスポートが設けら
れる。しかし、この実施例の場合には、２種類のカラム
アドレス、すなわちスタートカラムアドレスＡＳＣとエ
ンドカラムアドレスＡＥＣをバスに流す。このカラムア
ドレスはＣＲＴ１５上のＸ方向の座標を表している。そ
して、この２つのアドレスにはさまれた部分のビツトラ
インすべてに対し、書き込みと読み出しを行なうように
するものである。

【００２７】各アドレスラインには２つのコンパレータ
が設けられ、一方はスタートカラムアドレスＡＳＣより
大ならばイネーブル、他方はエンドカラムアドレスＡＥ
Ｃより小ならばイネーブルとし、この二つのコンパレー
タがともにイネーブルの時にビツトラインがイネーブル
になる。この部分の基本的動作は、これらのコンパレー
タによつて実現できるが、この実施例では更にゲート数
を削減するため、図４に示すように構成している。

【００２８】すなわちスタートカラムアドレスＡＳＣ及
びエンドカラムアドレスＡＥＣがそれぞれデコーダ２４
Ａに入力されており、それぞれのビツトラインのアドレ
スと一致すればそれぞれスタート信号ＳＳ及びエンド信
号ＳＥを発生する。この部分は通常のメモリのアドレス
デコーダと同じである。

【００２９】次にビツトセレクトコントロール２４Ｂ
は、これらのスタート信号ＳＳとエンド信号ＳＥと、そ
のビツトラインの隣合う前後のビツトライン上のビツト
セレクトコントロールからの入力ＳＡ、ＳＣとから、当
該ビツトラインのイネーブルＥＮと隣合う前後のビツト
ライン上のビツトセレクトコントロールへの信号ＳＢ、
ＳＤを出す。

【００３０】つまりこのビツトセレクトコントロール２
４Ｂは、隣合うビツトセレクトコントロール同士が通信
し合い、デコーダ２４Ａからの情報とによつて、ビツト
ラインイネーブル信号を制御している。このビツトセレ
クトコントロール２４Ｂは図５に示すような論理回路構
成でなり、図６に示す真理値表に従つて動作する。

【００３１】実際上スタート信号ＳＳがイネーブルされ
たビツトセレクトコントロール２４Ｂは、当該ビツトラ
インをイネーブルし、同時に出力ＳＤをイネーブルして
この情報を下位のビツトに伝える。一方、この信号ＳＤ
を受けとつた隣のビツトセレクトコントロール２４Ｂ
は、そのビツトラインをイネーブルしつつ、更に下位の
ビツトセレクトコントロール２４Ｂにこの情報を伝えて
いく。エンド信号からは同様にただし逆方向に情報を伝
えこの２つの情報がぶつかるまで、それぞれのビツトラ
インをイネーブルしつつ伝搬されていく。

【００３２】これにより、二つのアドレス間のビツトラ
インはすべてイネーブルされることになる。このような
ビツトラインの制御を行なうことにより、複数、場合に
よつてはすべてのビツトラインにも同時に書き込みを行
なうことができる。

【００３３】イネーブルされたビツトラインへは、アド
レスラインがローアドレスによつて選ばれたメモリセル
に対し、読み出し動作、書き込み動作を行なうことがで
きる。この動作は通常のメモリと同一の動作である。実
施例の場合には３種類のアドレスとして、スタートカラ
ムアドレスＡＳＣ、エンドカラムアドレスＡＥＣ及びロ
ーアドレスＡＲＯを必要とし、図２に示したようなアド
レスジエネレータ２１、２２、２３を搭載する。

【００３４】図２に示したコントローラ２０とは外部の
ＣＰＵ１１からのコマンドＣＭＤによつて、このアドレ
スジエネレータ２１、２２、２３と書き込むビツトのロ
ジツクを制御するものである。アドレスジエネレータ２
１、２２、２３は外部のＣＰＵから、コントローラ２０
を経由してロード可能なアツプダウンカウンターであ
る。スタートカラムアドレス、エンドカラムアドレス、
ローアドレス用に３つ搭載される。これらはブレゼンハ
ムのアルゴリズムに従つたアドレスの発生が可能となさ
れている。

【００３５】以上の構成において、外部のＣＰＵ１１が
どのようなコマンドＣＭＤをビツトマツプ描画ＬＳＩ１
２に与え、そのコマンドＣＭＤがどのように実行される
かを説明する。実際上矩形フイルの書き込みは次のよう
に行なわれる。ＣＲＴ１５上の矩形を所望の色に塗る際
に、通常のコマンド体系ではピクセルごとに、ピクセル
のアドレスとその色をコマンドとしてプロセツサに与
え、これを矩形に含まれる全ピクセルについておこな
う。

【００３６】これに対しこの実施例の場合には、メモリ
セルアレイ２６の各プレーンに対し、その矩形の情報と
そのプレーンでは「１」に塗りつぶすのか、あるいは
「０」に塗りつぶすのかというコマンドＣＭＤをプレー
ン毎に与えることになる。これらのコマンドＣＭＤは、
プレーン毎に同時に実行される。

【００３７】次にある範囲を特定のカラーに塗る場合の
例について示す、ここでは簡単のために４ビツトプレー
ンのビツトマツプとする。ＣＲＴ１５の縦横のピクセル
数も図３に示したように８×８とする。このビツトマツ
プメモリは図３のメモリセルアレイ２６が４つからな
り、それぞれをプレーン１〜プレーン４と呼ぶことにす
る。

【００３８】ここで４つのビツトマツプ描画ＬＳＩ１２
Ａ、１２Ｂ、１２Ｃ、１２Ｄをそれぞれに対応して用い
る。このビツトマツプに対し、（１、０）と（５、４）
のアドレスを対角線とする四辺形を「５」というカラー
に塗りつぶす場合、ＣＰＵ１１がこの各々のビツトマツ
プ描画ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに与える
コマンドＣＭＤは、「１プレーンに対し、（１、０）と
（５、４）のアドレスを対角線とする四辺形を「１」を
たてる」、「２プレーンに対し、（１、０）と（５、
４）のアドレスを対角線とする四辺形を「０」をたて
る」、「３プレーンに対し、（１、０）と（５、４）の
アドレスを対角線とする四辺形を「１」をたてる」、
「４プレーンに対し、（１、０）と（５、４）のアドレ
スを対角線とする四辺形を「０」をたてる」であり、そ
れぞれのコマンドＣＭＤがそれぞれのビツトマツプ描画
ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに対して与えら
れる。

【００３９】これらのコマンドを受けとつた各ビツトマ
ツプ描画ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄでは、
まずＩ／Ｏラインを「０」、あるいは「１」にする。第
４プレーンのビツトマツプ描画ＬＳＩ１２Ｄと第２プレ
ーンのビツトマツプ描画ＬＳＩ１２Ｂとが「０」であ
り、第３プレーンのビツトマツプ描画ＬＳＩ１２Ｃと第
１プレーンのビツトマツプ描画ＬＳＩとが「１」であ
る。

【００４０】スタートカラムアドレスＡＳＣ及びエンド
カラムアドレスＡＥＣには、それぞれ「１」、「５」が
セツトされ、この２つのアドレスＡＳＣ及びＡＥＣによ
つて挟まれる「１」、「２」、「３」、「４」、「５」
のアドレスのビツトラインがイネーブルされる。

【００４１】一方、ローアドレスジエネレータ２３には
「０」がセツトされ、書き込みが終了する期間をおい
て、「４」までインクリメントされていき、この区間の
書き込みを行なう。このローアドレスＡＲＯのインクリ
メントと共にスタートカラムアドレスＡＳＣやエンドカ
ラムアドレスＡＥＣを、インクリメント及び又はデクリ
メントすれば台形などの任意の四辺形が書き込める。

【００４２】例えば上述の例でローアドレスＡＲＯのイ
ンクリメント毎にエンドカラムアドレスジエネレータ２
２をデクリメントすれば、（１、０）（５、０）（１、
４）を頂点とする三角形が書き込まれることになる。

【００４３】さてさらに一般の直線の描画はこの矩形の
書き方から容易に類推される。端点のアドレスを各アド
レスカウンタにセツトする。スタートカラムアドレスＡ
ＳＣとエンドカラムアドレスＡＥＣの間隔がこの直線の
太さに当たり、ローアドレスカウンタのインクリメント
に伴いブレゼンハムのアルゴリズムに従い、スタートカ
ラムアドレスジエネレータ２１とエンドカラムアドレス
ジエネレータ２２をインクリメントする。直線を並行四
辺形と見なすわけである。これにより、任意の太線を容
易に書き込むことができる。

【００４４】特にアドレスラインに沿つた直線は太さの
ピクセル数の書き込みで行なうことができ、非常に高速
に書き込むことができる。この実施例の場合、１ピクセ
ルの点を書き込む際にも、３つのアドレスの読み込みか
らの一連の作業が必要になるのであるが、フイル、直線
の書き込みの高速化を可能にするここで示した方法のほ
うが、総合性能は上になる。

【００４５】このような構成にした時にメモリセルアレ
イ２６が大規模になつてくると、スタートカラムアドレ
スＡＳＣからエンドカラムアドレスＡＥＣまでビツトラ
インすべてがイネーブルされるには、キヤリーの伝播と
同様にデイレイがかかり、書き込みサイクルを増大させ
る。

【００４６】そこでこの図４の回路を、２段あるいは３
段などに分けることにより、高速化することができる。
２段の場合を図７に示し、これを説明する。スタートカ
ラムアドレスＡＳＣ及びエンドカラムアドレスＡＥＣを
それぞれＭＳＢ側の半分のビツトとＬＳＢ側の半分のビ
ツトに分割し、一段目としてＭＳＢ側のビツトについて
のみによつて、図４について述べたデコードを行なう。

【００４７】ただし先にビツトラインイネーブルであつ
た信号は、図７に示すような信号に置き換えられる。こ
れらはビツトラインイネーブル信号をコントロールする
信号である。続いて２段目では各アドレスのＬＳＢ側ビ
ツトのデコードを行なうが、１段目からの信号によつ
て、ビツトラインイネーブルにゲートがかけられてい
る。１段目のスタート信号ＳＳとエンド信号ＳＥのＡＮ
Ｄが「０」であり、１段目のビツトセレクトコントロー
ルへの隣接ビツトセレクトコントロールからの入力があ
れば、つねにビツトラインをイネーブルとする。

【００４８】また１段目のスタート信号とエンド信号の
どちらかがアサートされていれば、１段目からのイネー
ブル信号が「１」ならば、そのＭＳＢのアドレスによつ
て指定された区間にスタートカラビツトラインをイネー
ブルするかどうかは、２段目のビツトセレクトコントロ
ールにまかされ、この２段目のビツトセレクトコントロ
ールで、図４と同様の判定が行なわれる。多段化を進め
ることにより、ゲート数は増えてしまうが、高速に各ビ
ツトラインの制御を行なうことができる。

【００４９】以上の構成によれば、アドレスの発生をビ
ツトマツプ描画ＬＳＩ１２内部で行ない、かつメモリセ
ルアレイ２６の１列分のメモリセルに対し、任意の範囲
に同時書き込みを行なうことにより、ビツトマツプメモ
リとして使用するメモリセルアレイに著しく高速に画素
データを書き込み得るビツトマツプ描画ＬＳＩ１２を実
現できる。

【００５０】（２）第２実施例図２との対応部分に同一符号を付して示し図８は全体と
して、本発明の第２実施例によるビツトマツプ描画ＬＳ
Ｉ１２の構成を示し、ＣＰＵ１１から与えられたコマン
ドＣＭＤをコントローラ２０が解釈し、４つのアドレス
ジエネレータ２１、２２、２３Ａ、２３Ｂの動作を制御
するようになされている。

【００５１】このビツトマツプ描画ＬＳＩ１２のメモリ
セルアレイ２６周辺は、図９に示すような回路構成でな
り、図１０にメモリセルの構成を示す。通常のメモリと
異なつている点は、カラム側からアドレスラインを走ら
せる点である。従来のメモリセルはカラム側からビツト
ラインが横方向に走り、縦方向にアドレスラインが走
り、横方向に並ぶメモリセルはアドレスラインにゲート
されて共通に一本のビツトラインに接続されていた。

【００５２】これに対し、この実施例では、カラム側か
らビツトラインＢＬと共にアドレスライン（カラムアド
レスラインＣＡＬ）を走らせ、メモリセルではローアド
レスラインＲＡＬとカラムアドレスラインＣＡＬによつ
てゲートをかけるようにする。ＤＲＡＭタイプ（図１０
（Ａ））及びＳＲＡＭタイプ（図１０（Ｂ））共にビツ
トラインＢＬからメモリセル間に２つのトランジスタを
設け、ロー側とカラム側からのアドレスラインによつて
ゲートをかけている。

【００５３】実際上１つのメモリセルに対し、カラム方
向に２つのラインＢＬ、ＣＡＬが走るためメモリとして
の集積度は落ちるが、この２つのラインＢＬ、ＣＡＬに
よつて任意のブロツクへの書き込みなどが可能になるメ
リツトは大きい。

【００５４】このように２重のゲートを構成する理由を
以下に説明する。すなわち通常のメモリセルで特定ビツ
トに書き込む時には、書き込むビツトラインを書き込み
たいレベルにセツトし、アドレスラインをストローブす
る。このときアドレスラインによつて選ばれ、ビツトラ
インがハイインピーダンスになつている他の書き込みが
行なわれないメモリセルは、ビツトラインにその保持し
ている値を出力し、特にＤＲＡＭの場合には、この値を
検知したセンスアンプによつて改めて保持しているデー
タの書き込みが行なわれリフレツシユされる。

【００５５】さてこの実施例のように２次元のブロツク
に対し、同時に書き込みを行うとき、複数のローアドレ
スラインが同時にストローブされ、複数のビツトライン
が書き込みたいロジツクに設定されるが、アドレスライ
ンによつて選択されビツトライン側から選択されなかつ
たメモリセルは、同一のビツトラインに同時にそれぞれ
が保持しているデータを出力することになり、セルに保
持されているデータが書き換えられる可能性もある。

【００５６】特にＤＲＡＭによつてメモリセルを構成し
たときには、リフレツシユも行なえないし、キヤパシタ
からの電荷の移動が起こり、データはすべて失われる。
従つて、ここで示したような２重のゲートをかける必要
が生じる。このようにしてブロツク書き込みを行なうの
であるが読み出しは１列づつ行なう。ＤＲＡＭの場合、
リフレツシユのサイクルは全く独立に設ける必要があ
り、なるべくＳＲＡＭでメモリセルを構成することが望
ましい。

【００５７】ここで通常のメモリでは、ローアドレスを
バスに流し、各アドレスラインにアドレスデコーダが設
けられており、そのアドレスで指定されたアドレスライ
ンがストローブされ、そのアドレスライン上のメモリセ
ルが選択される。

【００５８】この実施例では、ローアドレスデコーダ２
５に与えられるアドレスを２つ、スタートローアドレス
ＡＳＲとエンドローアドレスＡＥＲとを与えることによ
り、この２つのアドレスにはさまれた部分のアドレスラ
インをすべてストローブにすることによつて、一度のア
クセスで複数ビツトを書き込みを行なうようになされて
いる。

【００５９】各アドレスラインに２つのコンパレータを
設け、一つはスタートローアドレスより大ならばイネー
ブル、もう一つはエンドローアドレスより小ならばイネ
ーブルとし、この二つのコンパレータがともにイネーブ
ルの時にアドレスラインをイネーブルすることで実現で
きる。この部分の基本的動作は、これらのコンパレータ
によつて実現できる。

【００６０】またカラムデコーダ２４の部分について述
べる。ここには通常のＶＲＡＭであればランダムアクセ
スポートが設けられる。しかしここでは次のような構成
をとることとする。まず２種類のカラムアドレスとし
て、スタートカラムアドレスＡＳＣとエンドカラムアド
レスＡＥＣをバスに流す。そしてこの二つのアドレスに
はさまれたビツトラインの全てに対し、書き込みをイネ
ーブルし、さらにカラムアドレスラインをもイネーブル
し、ここで選択されたビツトラインすべてに書き込みを
行なうようにする。

【００６１】各ビツトラインごとに２つのコンパレータ
を設け、一つはスタートカラムアドレスＡＳＣより大な
らばイネーブル、もう一つはエンドカラムアドレスＡＥ
Ｃより小ならばイネーブルとし、この二つのコンパレー
タがともにイネーブルの時にビツトラインがイネーブル
になるようになされている。

【００６２】カラムデコーダ２４、ローデコーダ２５共
にラインのイネーブル信号の発生機構は同じ構成の回路
で良く、ゲート数の削減のため、図１１に示すように構
成されている。これは第１実施例の図４で示したものと
同じである。

【００６３】すなわち図１１のカラムデコーダでは、ス
タートカラムアドレスＡＳＣ、エンドカラムアドレスＡ
ＥＣがデコーダ２４Ａに入力されており、そのそれぞれ
のビツトラインのアドレスと一致すれば、それぞれスタ
ート信号ＳＳ、エンド信号せを発生する。この部分は通
常のメモリのアドレスデコーダと同じである。

【００６４】次にビツトセレクトコントロール２４Ｂと
書かれた部分を説明する。ビツトセレクトコントロール
２４Ｂは、これらのスタート信号ＳＳと、エンド信号Ｓ
Ｅと、そのビツトラインの隣合う前後のビツトライン上
のビツトセレクトコントロール２４Ｂからの入力とか
ら、当該ビツトラインのイネーブルＥＮと隣合う前後の
ビツトライン上のビツトセレクトコントロール２４Ｂへ
の信号ＳＢ、ＳＤを出し、カラムアドレスラインＣＡＬ
をイネーブルする。

【００６５】つまりこのビツトセレクトコントロール２
４Ｂは、隣合うビツトセレクトコントロール２４Ｂ同士
が通信し合い、デコーダ２４Ａからの情報とによつて、
ビツトラインイネーブル信号ＥＮを制御している。この
ビツトセレクトコントロール２４Ｂは第１実施例の図５
と同様に構成され、図６のように動作する。

【００６６】動作を簡単に説明すると、スタート信号Ｓ
Ｓがイネーブルされたビツトセレクトコントロール２４
Ｂは、このビツトラインをイネーブルし、同時にＳＤを
イネーブルしてこの情報を下位のビツトに伝える。一方
この信号を受けとつた隣のビツトセレクトコントロール
２４Ｂは、そのビツトラインをイネーブルしつつ、更に
下位のビツトセレクトコントロールにこの情報を伝えて
いく。

【００６７】エンド信号からは同様にただし逆方向に情
報を伝え、この２つの情報がぶつかるまで、それぞれの
ビツトラインをイネーブルしつつ伝搬されていく。この
ことによりこの二つのアドレス間のビツトラインはすべ
てイネーブルされることになる。

【００６８】この実施例では、同様のことをローデコー
ダ側でも行ない、ローデコーダ側とカラムデコーダ側の
双方から同時にイネーブルされたメモリセルに同時に書
き込みを行なうようになされている。

【００６９】この実施例では、４種のアドレスとしてス
タートカラムアドレス及びエンドカラムアドレスと、ス
タートローアドレス及びエンドローアドレスを必要と
し、図８に示したようなアドレスジエネレータ２１、２
２、２３Ａ、２３Ｂを搭載する。図８のコントローラと
は外部のＣＰＵ１１からのコマンドＣＭＤによつて、こ
のアドレスジエネレータ２１、２２、２３Ａ、２３Ｂと
書き込むビツトのロジツクを制御するものである。

【００７０】アドレスジエネレータ２１、２２、２３
Ａ、２３Ｂは外部のＣＰＵ１１から、コントローラ２０
を経由して、ロード可能なアツプダウンカウンターであ
る。スタートカラムアドレス、エンドカラムアドレス、
スタートローアドレス、エンドローアドレス用に４つ搭
載される。これらは、ブレゼンハムのアルゴリズムに従
つたアドレスの発生が可能とする。

【００７１】以上の構成において、外部のＣＰＵ１１が
どのようなコマンドＣＭＤをビツトマツプ描画ＬＳＩ１
２に与え、そのコマンドＣＭＤがどのように実行される
かを説明する。実際上矩形フイルの書き込みは次のよう
に行なわれる。ＣＲＴ１５上の矩形を所望の色に塗る際
に、通常のコマンド体系ではピクセルごとに、ピクセル
のアドレスとその色をコマンドとしてプロセツサに与
え、これを矩形に含まれる全ピクセルについておこな
う。

【００７２】これに対しこの実施例の場合には、メモリ
セルアレイ２６の各プレーンに対し、その矩形の情報と
そのプレーンでは「１」に塗りつぶすのか、あるいは
「０」に塗りつぶすのかというコマンドＣＭＤをプレー
ン毎に与えることになる。これらのコマンドＣＭＤは、
プレーン毎に同時に実行される。

【００７３】次にある範囲を特定のカラーに塗る場合の
例について示す、ここでは簡単のために４ビツトプレー
ンのビツトマツプとする。ＣＲＴ１５の縦横のピクセル
数も図３に示したように８×８とする。このビツトマツ
プメモリは図３のメモリセルアレイ２６が４つからな
り、それぞれをプレーン１〜プレーン４と呼ぶことにす
る。

【００７４】ここで４つのビツトマツプ描画ＬＳＩ１２
Ａ、１２Ｂ、１２Ｃ、１２Ｄをそれぞれに対応して用い
る。このビツトマツプに対し、（１、０）と（５、４）
のアドレスを対角線とする四辺形を「５」というカラー
に塗りつぶす場合、ＣＰＵ１１がこの各々のビツトマツ
プ描画ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに与える
コマンドＣＭＤは、「１プレーンに対し、（１、０）と
（５、４）のアドレスを対角線とする四辺形を「１」を
たてる」、「２プレーンに対し、（１、０）と（５、
４）のアドレスを対角線とする四辺形を「０」をたて
る」、「３プレーンに対し、（１、０）と（５、４）の
アドレスを対角線とする四辺形を「１」をたてる」、
「４プレーンに対し、（１、０）と（５、４）のアドレ
スを対角線とする四辺形を「０」をたてる」であり、そ
れぞれのコマンドＣＭＤがそれぞれのビツトマツプ描画
ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄに対して与えら
れる。

【００７５】これらのコマンドを受けとつた各ビツトマ
ツプ描画ＬＳＩ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄでは、
まずＩ／Ｏラインを「０」、あるいは「１」にする。第
４プレーンのビツトマツプ描画ＬＳＩ１２Ｄと第２プレ
ーンのビツトマツプ描画ＬＳＩ１２Ｂとが「０」であ
り、第３プレーンのビツトマツプ描画ＬＳＩ１２Ｃと第
１プレーンのビツトマツプ描画ＬＳＩとが「１」であ
る。

【００７６】スタートカラムアドレスＡＳＣ及びエンド
カラムアドレスＡＥＣには、それぞれ「１」、「５」が
セツトされ、この２つのアドレスＡＳＣ及びＡＥＣによ
つて挟まれる「１」、「２」、「３」、「４」、「５」
のアドレスのビツトラインがイネーブルされる。

【００７７】さらにスタートローアドレスＡＳＲ、エン
ドローアドレスＡＥＲには、それぞれ「０」、「４」が
セツトされ、この２つのアドレスによつてはさまれる
「０」、「１」、「２」、「３」、「４」のアドレスの
ローアドレスラインＲＡＬがイネーブルされ、カラム側
とロー側からともにイネーブルされた２５個のメモリセ
ルが一時にビツトラインの論理レベルに書き込まれる。
水平、垂直ラインの書き込みは、いずれもこれを矩形の
一種と考えれば一回の書き込みでこれらを描画できる。

【００７８】さらにアドレスジエネレータ２１、２２、
２３Ａ、２３Ｂの出力を、インクリメント、デクリメン
ト、ブレゼンハムのアルゴリズムなどにしたがつて変化
させつつ書き込みを行なうことにより、直線、太線、台
形などを高速に発生することができる。

【００７９】この実施例の場合、１ピクセルの点を書き
込む際にも、４つのアドレスの読み込みからの一連の作
業が必要になるように思われるが、フイル、直線の書き
込みの高速化を可能にするここで示した方法のほうが、
トータルな性能は上になるであろうしコントローラ２０
において、エンドアドレスとスタートアドレスが等しい
時に、同時に二つのアドレスジエネレータ２１及び２
２、２３Ａ及び２３Ｂにこの等しいアドレスをロードす
るような機能を設ければ、点のみを書き込む時にはロー
とカラムと２回のアドレスロードで一連の書き込み作業
を行なえるようにできる。

【００８０】このような構成にしたときに、メモリセル
アレイ２６が大規模になつてくると、スタートアドレス
からエンドアドレスまでビツトラインすべてがイネーブ
ルされるには、キヤリーの伝播と同様にデイレイがかか
るが、これは第１実施例に示したように多段化すること
によつて高速化を計ることができる。

【００８１】以上の構成によれば、アドレスの発生をビ
ツトマツプ描画ＬＳＩ１２内部で行ない、かつメモリセ
ルアレイの任意ブロツクのメモリセルに対し、同時に書
き込みを行なうようにしたことにより、ビツトマツプメ
モリとして使用するメモリセルアレイに、著しく高速に
画素データを書き込み得るビツトマツプ描画ＬＳＩ１２
を実現できる。

【００８２】（３）第３実施例図２及び図８との対応部分に同一符号を付した図１２は
全体として、本発明の第３実施例によるビツトマツプ描
画ＬＳＩ１２の構成を示し、ＣＰＵ１１から与えられた
コマンドＣＭＤをコントローラが解釈し、３つのアドレ
スジエネレータ２１、２２、２３の動作、シフトレジス
タ及びメモリセルへの書き込み及び読み出し等を制御す
る。

【００８３】またシリアルデータインＳＤＩからのビツ
トパターンが入力、シフトレジスタのシフト、シリアル
ポートへの読み出し等もコントローラ２０によつて制御
され、これらの機能を使用して、シリアルデータインＳ
ＤＩからメモリセルアレイ２６への書き込みや、メモリ
セルアレイ２６内でのコピーなどを実現する。

【００８４】シリアルデータインＳＤＩとは、シフトレ
ジスタに外部からビツトパターンをロードする際に使用
するポートである。ここでシリアルデータインＳＤＩの
入力を、シフトレジスタ列の端のみでなく、数ビツトラ
イン毎にポートを設けておき、書き込みたいビツトライ
ンに最も近いポートから書き込めるようにする。この実
施例においては、任意のブロツクへの書き込みを行なえ
ることを特徴としており、全シフトレジスタを有意のビ
ツトでうめる必要はない。

【００８５】コマンドＣＭＤとは、ＣＰＵ１１から描画
を行なうために与えられる情報で、アドレスジエネレー
タ２１、２２、２３にロードするアドレス、アドレスジ
エネレータ２１、２２、２３のインクリメント方法、シ
フトレジスタのコントロール、シリアルデータインのコ
ントロール等の情報である。

【００８６】このビツトマツプ描画ＬＳＩ１２のメモリ
セルアレイ２６周辺は、図１３に示すような回路構成で
なり、図２について上述した第１実施例の構成に対し
て、カラムデコーダ２４の構成が変更されている。すな
わちまず、２種類のカラムアドレスとして、スタートカ
ラムアドレス及びエンドカラムアドレスをバスに流す。
このカラムアドレスは、ＣＲＴ１１上のＸ方向の座標を
表している。そして、この２つのアドレスにはさまれた
部分のビツトラインすべてに対し、書き込みと読み出し
を行なうようになされている。

【００８７】各アドレスラインには２つのコンパレータ
が配設され、一方はスタートカラムアドレスより大なら
ばイネーブル、他方はエンドカラムアドレスより小なら
ばイネーブルとし、この二つのコンパレータがともにイ
ネーブルの時にビツトラインがイネーブルになるように
する。

【００８８】この部分の基本的動作は、これらのコンパ
レータによつて実現でき、ビツトラインを選択する機能
については、第１実施例と同様である。実際上第１実施
例ではビツトラインの同時に書き込まれる論理レベル
は、全て「１」あるいは全て「０」になされていたが、
この実施例ではビツトライン上にシリアルポートとは別
にシフトレジスタを設け、任意のビツトパターンをメモ
リセルに書き込むことができるようになされている。

【００８９】ただしこの点のみでは、以前からビデオＲ
ＡＭに搭載されていたシリアルポートを書き込みに使用
する機能と変わらないが、シリアルポート２７とは独立
にした分、書き込みと読み出しを同時に使用できる。

【００９０】またこのビデオＲＡＭのシリアルポートを
用いる場合には、１列全てに書き込みを行なつてしまう
ために、すでに書き込まれている画像の一部に書き加え
るということができなかつた。その場合には１度読み出
してビツト毎に処理して、もう１度シリアルポートから
書き込むことが必要であつた。

【００９１】これに対し、この実施例ではシリアルポー
ト２７とは別にシフトレジスタを設けることに加え、第
１実施例で示したように、特定の範囲への読み書きを行
なえる機能を合わせて搭載することで、アプリケーシヨ
ンを広げることができる。さらにシリアルポートはセレ
クタを使用して実現していることが多いが、ここでは実
際にシフトレジスタを搭載する。

【００９２】シフトレジスタには外部からシリアルデー
タインＳＤＩを通してデータが入力される。この図では
最上部のレジスタにのみ入力されているが、複数のレジ
スタへの入力を行なえるようにしても良い。

【００９３】このシフトレジスタ周りの回路は、図１４
に示すように構成されており、ビツトラインイネーブル
の発生、ビツトセレクトコントロールの回路構成及びそ
の動作も第１実施例の場合と同様である。

【００９４】実際上図６のカラムデコーダ２４におい
て、ＳＤＩはビツトマツプ描画ＬＳＩ１２の外部からの
シリアルビツトインであり、これとセレクタＳＬ２はす
べてのビツトライン毎あるいは数ビツトライン毎に配置
され、ビツトマツプ描画ＬＳＩ１２の外部からのデータ
をシフトレジスタＲＧ列に流し込む役割を持つ。

【００９５】従つてこのセレクタＳＬ２はこのポートを
使用した書き込みに際して、外部からコントローラ２０
を通して１つずつ独立にコントロールされる。通常はひ
とつのレジスタＳＬ２のみがこのデータを受けとり、シ
フトに応じて隣のレジスタに伝えていくが、複数のレジ
スタから同時に読み込ませることもでき、画面で横方向
に繰り返しの多い画像には都合が良いようになされてい
る。

【００９６】つまりシフトレジスタＲＧ列上に繰り返し
のあるパターンを書き込みたい時である。セレクタＳＬ
１は全てのビツトラインＢＬで共通にコントロールされ
るセレクタで、ＭＳＢ側又はＬＳＢ側へのシフト、ある
いはビツトラインＢＬからの読み出しか又はデータのホ
ールドかによつて選択される。

【００９７】レジスタＲＧは図示されていないが、セツ
トリセツトもコントローラ２０によつて制御し得るよう
になされ、第１の実施例と同様の書き込み方をする場合
には、このセツトリセツトによつて、ビツトラインを
「１」又は「０」に書き込むようにすれば良い。

【００９８】また当然ながらビツトラインＢＬからシフ
トレジスタＲＧへの読み出し、シフトレジスタＲＧから
ビツトラインＢＬへの書き込みのコントロールもコマン
ドＣＭＤによつて、コントローラ２０により行なわれて
いる。またこのシフトレジスタＲＧは双方向シフトが可
能となされている。

【００９９】ビツトラインＢＬはビツトラインイネーブ
ルと、その時適用されているコマンドがビツトラインＢ
Ｌへの書き込み命令か又は読みだし命令かによつて、レ
ジスタＲＧへの読み出し、レジスタＲＧからの書き込み
が行なわれる。センスアンプなどを介してレジスタＲＧ
と結びつけられている。

【０１００】以上の構成において、外部のＣＰＵ１１が
どのようなコマンドＣＭＤをこのビツトマツプ描画ＬＳ
Ｉ１２に与え、そのコマンドＣＭＤがどのように実行さ
れるかを、２つの矩形をフイルする場合の動作に基づい
て順に説明する。なおシフトレジスタＲＧをセツト、あ
るいはリセツトしてフイルする場合には第１実施例と同
様になる。

【０１０１】ＣＲＴ１５上の矩形を所望の色に塗る際
に、通常のコマンド体系ではピクセルごとに、ピクセル
のアドレスとその色をコマンドとしてプロセツサに与
え、これを矩形に含まれる全ピクセルについて行う。こ
れに対しこの実施例では、メモリセルアレイ２６の各プ
レーンに対し、その矩形の情報と、そのプレーンでは
「１」に塗りつぶすのか、あるいは「０」に塗りつぶす
のかというコマンドＣＭＤを、プレーンごとに与えるこ
とになる。これらのコマンドは、プレーンごとに同時に
実行される。

【０１０２】ある範囲を特定のカラーに塗る場合の例に
ついて示す。ここでは簡単のために４ビツトプレーンの
ビツトマツプとする。ＣＲＴ１５の縦横のピクセル数も
図１３に示したように８×８とする。このビツトマツプ
メモリは図１３のメモリセルアレイ２６が４つからな
り、それぞれをプレーン１〜プレーン４と呼ぶことにす
る。これで４つのビツトマツプ描画ＬＳＩ１２Ａ〜１２
Ｄのそれぞれに対応して用いる。

【０１０３】このビツトマツプに対し（２、２）（３、
３）のアドレスを対角線とする四辺形と、（５、２）
（６、３）のアドレスを対角線とする四辺形とをカラー
「５」に塗りつぶし、点（４、２）と点（４、３）をカ
ラー「０」に塗りつぶす場合を考える。まず２プレーン
と４プレーンに対し、（２、２）と（３、６）のアドレ
スを対角線とする四辺形を「０」をたてることを命令
し、これを行なう。

【０１０４】１プレーンと３プレーンに対して、シリア
ルビツトインから、「１、１、０、１、１」のビツト列
を入力して、シフトレジスタをシフトしていき、この５
ビツトがカラムアドレスの「２」から「６」上のレジス
タにホールドされるようにする。

【０１０５】次にスタートカラムアドレスを「２」、エ
ンドカラムアドレスを「６」とし、ローアドレスを
「２」として、シフトレジスタからビツトラインへの書
き込みを行なう。さらにローアドレスを１インクリメン
トしてもう一度シフトレジスタからビツトラインへの書
き込みを行なう。これにより先に記した所望の図形が書
き込まれる。

【０１０６】また今書き込まれた図形のうち（２、２）
と（４、３）のアドレスを対角線とする四辺形を、
（３、５）と（５、６）のアドレスを対角線とする四辺
形にコピーするには、各プレーン共通に次のように動作
させる。すなわちローアドレスを「２」としてビツトラ
インからシフトレジスタに全ビツトを読みだし、ＭＳＢ
方向に１ビツトシフトする。

【０１０７】スタートカラムアドレスを「３」、エンド
カラムアドレスを「５」、ローアドレスを「５」とし
て、シフトレジスタからビツトラインへ書き込む。次に
ローアドレスを「３」としてビツトラインからシフトレ
ジスタに全ビツトを読みだし、ＭＳＢ方向に１ビツトシ
フトする。続いてスタートカラムアドレスを「３」、エ
ンドカラムアドレスを「５」、ローアドレスを「６」と
して、シフトレジスタからビツトラインへ書き込む。

【０１０８】これにより先に記した所望の図形のコピー
が終了する。ロー方向のコピーは特に非常に高速にでき
る。カラム方向のシフトする必要がある場合もシフトす
るための時間はかかるものの外部から新たに書き込むよ
り高速にできる。また書き込みビツトが少なくて、シフ
トする量が多く明らかに新たにビツト列を書き込んだ方
が高速である場合には、従来例と同じように書き込みを
行なえば良い。コピーするか新たに書き込むか選べるこ
とになりプログラミングの幅が広がる。

【０１０９】矩形を斜め縞でフイルする際などはこの機
能が特にいかせる。シフトレジスタに「１、０、１、
０」というパターンをロードしておき、シフトしながら
ローアドレスをインクリメントして書き込みを行なつて
いく。またこの縞線の角度を変える場合には、このシフ
ト機能とローアドレスのインクリメントをブレゼンハム
のアルゴリズムに従わせることにより容易に実現でき
る。

【０１１０】以上の構成によれば、シリアルアクセスポ
ートの読み出しとの競合で十分生かされなかつたシリア
ルにビツト列をチツプ外から読み込んでの書き込みで一
列同時に書き込むという機能を、シリアルアクセスポー
トと独立したシフトレジスタで行なうことにより、読み
出しとの競合なしに高速な書き込みを行えるビツトマツ
プ描画ＬＳＩ１２を実現できる。

【０１１１】さらに上述の構成によれば、第１実施例で
示した方法を用い、書き込むカラムアドレスの範囲を指
定し、書き込みたいビツトパターンのみをシリアルにチ
ツプ外部からシフトレジスタに書き込み、シフトして、
書き込むビツトライン上に移動し、同時書き込みを行な
うことにより、高速なパターンの書き込みを行えるビツ
トマツプ描画ＬＳＩ１２を実現できる。

【０１１２】また上述の構成によれば、第１実施例で示
した方法を用い、特定の一列をシフトレジスタに読み出
し、そのパターンを、任意のビツトラインの位置にシフ
トした後、第１実施例で示した方法を用い、書き込むカ
ラムアドレスの範囲を指定し、読み出したパターンを同
時書き込みを行なうことにより、これを繰り返すことに
より、メモリセルにすでに書き込まれているパターンの
コピーを高速に行えるビツトマツプ描画ＬＳＩ１２を実
現できる。

【０１１３】

【発明の効果】上述のように本発明によれば、アドレス
の発生をチツプ内部で行ない、かつメモリセルアレイの
任意ブロツクのメモリセルに対し、同時書き込みを行な
うことにより、ビツトマツプメモリとして使用するメモ
リセルアレイに、著しく高速に画素データを書き込み得
る描画装置を実現でき、さらにビツトラインに沿つてシ
フトレジスタを設けるようにしたことにより、特に
「０」と「１」からなるパターンの書き込みと、書き込
まれているパターンのコピーを高速にし得る描画装置を
実現できる。かくするにつきコンピユータグラフイツク
ス装置に最適な描画装置を実現できる。

【図面の簡単な説明】

【図１】本発明による描画装置を用いたコンピユータグ
ラフイツクス装置の一実施例を示すブロツク図である。

【図２】本発明の描画装置の一実施例でなるビツトマツ
プ描画ＬＳＩの構成を示すブロツク図である。

【図３】図２のビツトマツプ描画ＬＳＩの構成を示す接
続図である。

【図４】図２のビツトマツプ描画ＬＳＩにおけるカラム
デコーダの構成を示すブロツク図である。

【図５】図４のカラムデコーダにおけるビツトセレクト
コントロールの構成を示す接続図である。

【図６】図５のビツトセレクトコントロールの動作の説
明に供する図表である。

【図７】ビツトセレクトコントロールの他の実施例の構
成を示すブロツク図である。

【図８】本発明の描画装置の一実施例でなるビツトマツ
プ描画ＬＳＩの構成を示すブロツク図である。

【図９】図８のビツトマツプ描画ＬＳＩの構成を示す接
続図である。

【図１０】図８のビツトマツプ描画ＬＳＩ中のメモリセ
ルの構成を示す接続図である。

【図１１】図８のビツトマツプ描画ＬＳＩにおけるカラ
ムデコーダの構成を示すブロツク図である。

【図１２】本発明の描画装置の一実施例でなるビツトマ
ツプ描画ＬＳＩの構成を示すブロツク図である。

【図１３】図１２のビツトマツプ描画ＬＳＩの構成を示
す接続図である。

【図１４】図１２のビツトマツプ描画ＬＳＩにおけるカ
ラムデコーダの構成を示すブロツク図である。

【図１５】従来のコンピユータグラフイツクス装置の全
体構成を示すブロツク図である。

【図１６】従来のビデオラムの構成を示すブロツク図で
ある。

【符号の説明】

１……コンピユータグラフイツクス装置、２、１１……
ＣＰＵ、３……描画専用ＬＳＩ、４……ビツトマツプメ
モリ、５、１５……ＣＲＴ、１２……ビツトマツプ描画
ＬＳＩ、１３……ルツクアツプテーブル、１４……Ｄ／
Ａコンバータ、２０……コントローラ、２１、２２、２
３、２３Ａ、２３Ｂ……アドレスジエネレータ、２４…
…カラムデコーダ、２５……ローデコーダ、２６……メ
モリセルアレイ、２７……シリアルポート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/401

Claims

【特許請求の範囲】

【請求項１】画素データを書き込むランダムアクセスポ
ート及び読み出すシリアルアクセスポートを有するビツ
トマツプメモリに描画を行なう描画装置において、上記ビツトマツプメモリのカラムラインには、スタート
カラムアドレス及びエンドカラムアドレスが供給され、
当該スタートカラムアドレス及びエンドカラムアドレス
で指定されるカラムラインをイネーブルにする論理演算
手段を具えることを特徴とする描画装置。
【請求項２】上記論理演算手段は上記各カラムライン毎
に、自己の上記カラムアドレス及び上記スタートカラムアド
レスを比較し、当該比較結果に基づいて上記スタートカ
ラムアドレスが自己の上記カラムアドレスより大ならば
イネーブルにする第１の論理演算手段と、自己の上記カラムアドレス及び上記エンドカラムアドレ
スを比較し、当該比較結果に基づいて上記エンドカラム
アドレスが自己の上記カラムアドレスより小ならばイネ
ーブルにする第２の論理演算手段とを具え、上記ビツト
マツプメモリのうち第１及び第２の論理演算手段でイネ
ーブルに指定された上記カラムアドレス間の上記カラム
ラインを、書き込み又は読み出し可能にしたことを特徴
とする請求項１に記載の描画装置。
【請求項３】上記論理演算手段は上記各カラムライン毎
に、自己の上記カラムアドレス及び上記スタートカラムアド
レスを比較し、当該比較結果が一致したとき、スタート
信号を発生する第３の論理演算手段と、自己の上記カラムアドレス及び上記エンドカラムアドレ
スを比較し、当該比較結果が一致したとき、エンド信号
を発生する第４の論理演算手段と上記スタート信号及び
上記エンド信号を受けて、隣接する上記カラムラインに
選択情報を伝送すると共に、隣接する上記カラムライン
からの上記選択情報に基づいて、上記ビツトマツプメモ
リの当該カラムラインを書き込み又は読み出し可能にす
るビツトセレクト制御手段とを具えることを特徴とする
請求項１に記載の描画装置。
【請求項４】上記ビツトマツプメモリのローラインに
は、スタートローアドレス及びエンドローアドレスが供
給され、当該スタートローアドレス及びエンドローアド
レスで指定されるローラインをイネーブルにする第５の
論理演算手段を具えることを特徴とする請求項１に記載
の描画装置。
【請求項５】上記論理演算手段及び上記ビツトマツプメ
モリ間にシフトレジスタ手段を配設し、当該シフトレジ
スタ手段に外部よりビツトパターンを書き込むようにし
たことを特徴とする請求項１に記載の描画装置。