JPH0248729A

JPH0248729A - デイスプレイ装置

Info

Publication number: JPH0248729A
Application number: JP19791688A
Authority: JP
Inventors: Tomohisa Kobiyama; 小桧山　智久; Kenichi Saito; 賢一斉藤; Katsumi Tanaka; 勝己田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-08-10
Filing date: 1988-08-10
Publication date: 1990-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディスプレイ装置ｔ薔こ係り、特１こ複数のメ
モリプレーンをフレームメモリとしテモツシステムの画
素データを高速ｌこ読み出すのζこ好適なディスプレイ
装置に関する。

〔従来の技術〕

従来からディスプレイ装置の７レームメモ＋）　（７）
読み出し方ｌこは２通りの方式があった。第２図はプロ
セッサ（以下ＣＰＵと記す）からみたフレームメモリ（
以下ＦＭと記す）のアクセス方式の説明図である。Ｆ’
　Ｍはｎ枚のメモリプレーンから構成されており、各メ
モリプレーンはそれぞｔ”Ｌｍピット（ｍは通常８　、
１６．３２といった２のべき乗の値をとることが多い）
を１ワードとする単位でＣＰＵから読み書きできるｏ１
ワードを構成Ｔる各ビットは、それぞれ１画素に対応し
ているからＣＰＵからみると、１度にｍ画累分のデータ
８ａみ書きできることになる。（但しＣＰＵに一度に取
り込まれるデータはｎ）゛レーンのＦＭのうちの１枚分
あるいは複数フ゛レーンのデータを合成したｍビットの
データである。通常は図示しない選択手段によって目的
のプレーンあるいは合成方法を指定する方式が取られる
ことが多い。）このように、プレーンごとにｍ画素分の
読み誉きを行うのが第一の方式である。

ＦＭのデータ８表示器（以下ＤｉＳＰと記す）ζこ表示
するときは、ｎ枚から成るＦＭの同じビット位ｉｆのデ
ータを１画素として扱う。したがって１画素のデータは
ｎビットから構成されることになり、白黒表示では２ｎ
階調、カラー表示では２ｎ色の表現が可能である。ＣＰ
Ｕからみたとき、画素の深さ方向のデータを一度に読み
書きするのが第二の方式である。

第一の方式は一度ｔこ複数画素（最大一画素）のデータ
を扱えるため、陶じ階調あるいは同じ色（以下では１階
調“と１色“を同じ概念として扱い、単に１色“と表現
する）で図形や文字などＤｉＳＰ上で主に二次元の領域
を占める類の描画を高速にできる利点がある。また第二
の方式は一回のアクセスで一画素の深さ方向、つまり色
のデータが扱えるので一画素単位Ｅこ座標を求めて描画
してゆく直線や曲線などの一次元描画や特定の色■検索
に効果がある。

従来の技術では、この２つの方式を同時に実現する方法
として、例えば特開昭６２−１８０４７８号公報「画像
記憶装置」に記載された方法が存在する。

ｗ、３図は前記従来方式のＣＰＵからの読み出し部分を
まとめたものである。同図において、１０゜１１．１２
．・・・、１３はそれぞれ１プレ一ン分のＦＭとＦ　Ｍ
からのデータをシフトするシックとからなるブロックで
あり、各ブロックの構成要素は同じであるため、プレー
ン０に割り当てたブロック１０ヲ説明する。２０はＦＭ
であり、ＦＭ２０から読み出されたデータはバス５０を
介してシフタ３０に入力される。シフタ３０では、シフ
トカウントレジスタ（以下ＳＣＲと記す）４０に設定さ
ｎた値に従って、バス５０のデータビットのならびをシ
フト／ｃ７−テート（以下ではシフトとａ−テート８同
じ概念ごして扱い、単イこシフトと記すンし、その結果
をデータバス６０Ｉこ出力する。７０はバス６０の中の
特定のデータ線であり、これが第何ビット目のデータで
あるかはそのブロックが第例プレーンｌこ割り当てられ
ている力）によって異る。この割り当ての一例を示した
のが第４図（ａ）である。この例ではプレーン０のバス
６０からはビット０のデータ巌７０．プレーン１のバス
６１からはビット１のデータ＄７１．プレーン２のバス
６２からはビット２のデータＭ７２．・・・プレーンｎ
−１のバス６３力１らはピッ）ｎ−１のデータ線７５が
引き出され、これがｎビットのデータバス８〇七なるよ
う構成される。第３図の３は各ブロックからのデータバ
ス（６０，６１、６２，・・・、６３）ト各ブレーンに
特有なビットのデータを合成したバス８０ヲ切り換えて
ＣＰＵ１のデータバス５１こ出力するデータセレクタで
あり、どのデータバスを選択する力）はデータセレクト
レジスタ２（以下ＤＳＲと記す）ｆこ設定された値に従
う。なお、Ｓ　ＣＲ（４０，４１，４２，・、、、　４
３）　（：Ｄ　Ｓ　Ｒ２ｆｔ図示していない手段ｌこよ
り、ＣＰＵ１から僅を設定可能とＴる〇第３図１こおいて、第一のアクセス方式つまりプレーン
単位ｔこ複数画素のデータを読み敗る場合ζこは、読み
取り対象のプレーンを示す値ｆＤｓＲ２に設定し、該プ
レーンの５ＣＲｔこ０（シフトしない）８設定した後１
ｃ　Ｆ　Ｍの読み出しを行う。これで第一の方式の読み
出しが行える。

次１ｃ第２の方式つまり画素の央ゆき方向のデータを読
む場合、例えば第１ビツト（ｍ−１≧ｉ≧０）のデータ
を読む場合、ＤＳＲ？こはバス８Ｄｉ　Ｊ　択する値を
設定し、続いて７レーン□のｓＣＲ４０１こはｉだけ右
シフトする値、プレーン１のＳ　ＣＲ４１にはｉ−１右
シフトする値（但し、この値が負ｌこなった場合（こは
左シフトすることを示す）、プレーン２σＪｓｃＲ４２
１こはｉ−２右シフトする値、・・・プレーンｎ−１の
Ｓ　ＣＲａ３１こ＜、ｔ　ｉ　−ｎ−１右シフトする値
を設定してからＦＲ［−読み出す。これに上記従来技術
においては第二の方式による画素データの読み出しのた
めに１つのＤＳＲ２とｎ個のＳＣＲを設定する手間が必
要であった。一般ζこ第二の方式で画素データを読む必
要がある画像処理、例えば特定色の検索などでは陶−の
ビット位置の画素データを連続して読み出Ｔのはごく稀
であり、プログラムの構成上刃）らみても、通常毎回ビ
ット位ｔ８指定して読み出す処理を行う。このため、毎
回のｎ個のＳＣＲ設定のためのオーバヘッドが大きく、
システム全体の処理速度の上限がこのレジスタ設定のオ
ーバヘッドによって押えられてしまう問題があった。

本発明の目的は第二の方式の読み出しにか力するオーバ
ヘッドを最小にできるディスプレイ装置の上記目的８達
成するため本発明においては、Ｓ　ＣＲ８各プレーンご
とにもたず、全プレーンに共通な１つのＳＣＲのみとし
、ＤＳＲとＳＣＲの設定だけで指定ビット位置の画素デ
ータがＣＰＵ１１こ読み出せるデータ経路を構成する。

〔作用〕

全プレーンに共通なＳＣＲで特定の１画素を読み出すた
めに、従来技術ではプレーンごとに異る位置の１ビツト
ずつのデータ線をまとめて画素データ読み出し用バス８
０８構成したがこれをやめて全プレーンに共通７．１′
特定ビツト（例えばビット０やビットｍ　−１など）８
まとめて画素データ読み出し用バス８０を構成する。こ
れにより、１個のＳＣＲの設定でビットが特定できるよ
うになり、この結果、１画素読み出しに必要なプログラ
ムのオーバヘラドラ敗り除くことができる。

〔実施例〕

第１図は本発明の第１の実施例である。１（ｙ、１１′
１２′、・・・、１６′はプレーンごとのＦ’　Ｍ　（
２０，２１、２２゜・・・、２３）とシフタ（３０，３
１、３２，・・・、６３）のブロックテする。各プレー
ンのシフタ（５０，３１、３２゜・・・、３３）を出た
データバス（６０，６１，６２，・・・、６３）はデー
タセレクタ３１こ入力されるｏ’？！ｒブロックには単
独に設定しなければならないＳＣＲはもはや存在せず、
そのかわりに全プレーンンのシフタに共通な５ＣＲ４４
が１つある。Ｓ　ＣＲ４４に設定したシフトｉω値は全
プレーンのシフタに供給される。

この点が従来技術と根本的に異る第１の点である０また
、各ブロックからのバス（６０，６１，６２，・・・６
３）（／Ｊ％定Ｃ／Ｊ　１ビツトのデータ線（９０，９
１，９２゜・・・、９３）は実線されて１画素分りデー
タバス８０を形成する。このデータ線（９０，９１，９
２，・・・、９３）は各バス（６０，６１、６２，・・
・、６３）のうちの同一ビット位Ｉ！（例えばビット０
やビットｍ　　１　；ｍは各バスのビット長）のデータ
線である。こｎが従来技術と異る第２の点である。この
違いを第４図（ｂ）に示す。本実施例では、例えばｉビ
ット目の画素データ（ｍ−１≧ｉ≧Ｏ）８読み出す場合
には、ますＳ　ＣＲ４４にｉだけ右シフトする値を、ま
た、ＤＳＲ２にバス８０を選択する値を設定し、ＦＭを
読み出せばよい。通常、ｉだけ右シフトする値とはｉそ
のものであるため、シフト量を求める手続きも省略可能
で、単にｉの値’）　Ｓ　ＣＲ４４に設定するだけでよ
い。本実施例では、従来プレーンの数だけ必要だったＳ
ＣＲを１つにすることができるため、ＳＣＲ’）構成す
る論理素子（フリップフロップなど）や、これを読み書
きするための周辺回路を１／ｎ１こ削減することができ
る。これは本実施例特有の効果である。

第５図は本発明の第２の実施例である。第１９実施例と
異るのは５ＣＲ４４の力）わりｌこカウンタ４５が配置
されていることである。カウンタ４５はＣＰＵ１からプ
リセットされ、その値は第１　ＣＪＪ実施例と同様に全
プレーンのシフタ（３０，３１，３２，・・・、６６）
に共通のシフト量として与えられる。このカウンタはア
ップカウンタでもダウンカウンタでもあるいはアップダ
ウンカウンタでも構わない。カウントはＣＰＵの読み出
し時には読み出し終了後に１０なされるものさする。こ
のような構成ではＣＰＵ１がはじめにツーリセットした
ビット位置から順番ｌこ画素を連続して読み出すことが
できる。このように、本実施例は隣り合った画素を連続
して読み出す用途ｌこ適しており、少くとも四じワード
内の画素を読み出す限りはＤＳＲ２もカウンタ４５も再
設定の必要がなく、更にオーバヘッドの小さい処理系を
構成できる効果がある。

〔発明の効果〕

本発明ｌこよれば、プレーン単位の読み出しと画素単位
の読み出しが切り換えて行え、特に画素単位の読み出し
においては読み出しまでのプログラムのオーバヘッドが
大幅に減少するので、システムとしてみた画像処理の応
答性を高めることができる。特ζこ１画素単位の処理は
最も基本的な機能であるため、この部分の改善効果は著
しい。

【図面の簡単な説明】

第１因は本発明（／Ｊ第１の実施例を示す図、第２図は
フレームメモリ読み出し方式の説明図、第５図は従来例
を示す因、第４図は動作の比較説明図、第５図は本発明
の第２の実施例を示す図である。１・・・ＣＰＵ２・・・データセレクトレジスタ３・・・データセレクタ２０、２１　、２２．２３・・・フレームメモリ３０、
３１．３２．３３・・・シ７り４４・・・シフトカウントレジスタ第４図Ｃｂ）

Claims

【特許請求の範囲】１、ＣＰＵと、複数ブレーンのフレームメモリを有する
ディスプレイ装置において、前記フレームメモリがブロ
ック単位でアクセスできるメモリ素子で構成され、前記
フレームメモリから読出されたブロックデータに対し、
全ての前記フレームメモリに共通なシフト／ローテート
を行うシフタと、前記シフタ全てに共通のシフト／ロー
テート量を供給する手段と、前記シフタから出力された
ブロックデータに対し、全てのブレーンに共通な特定の
ビットのみを出力するゲート回路を有することを特徴と
するディスプレイ装置。２、前記共通のシフト／ローテート量を供給する手段を
前記ＣＰＵから値を設定できるレジスタで構成したこと
を特徴とする請求項１記載のディスプレイ装置。３、前記共通のシフト／ローテート量を供給する手段を
前記ＣＰＵから値をプリセットできるカウンタで構成し
たことを特徴とする請求項１記載のディスプレイ装置。