JPS59177594A - デイスプレイ・メモリ制御方式 - Google Patents
デイスプレイ・メモリ制御方式Info
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- JPS59177594A JPS59177594A JP58053258A JP5325883A JPS59177594A JP S59177594 A JPS59177594 A JP S59177594A JP 58053258 A JP58053258 A JP 58053258A JP 5325883 A JP5325883 A JP 5325883A JP S59177594 A JPS59177594 A JP S59177594A
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- Japan
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- memory
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マイクロプロセッサにより制御されるディス
プレイに於て、画面表示用データの書込制御に於けるマ
イクロプロセッサの処理負担を軽減したディスプレイ・
メモリ制御方式に関するものである。
プレイに於て、画面表示用データの書込制御に於けるマ
イクロプロセッサの処理負担を軽減したディスプレイ・
メモリ制御方式に関するものである。
従来技術と問題点
陰極線管等の表示部によりメモリの書込内容を表示する
ディスプレイに於て、画面表示用データをマイクロプロ
セッサの制御によりメモリに書込む場合、表示文字の色
等を指定する属性データを文字コード情報に付加した画
面表示用データを、マイクロプロセッサの処理により合
成して書込むものであった。前述の属性データとしては
、表示文字のブリンクを行うか否かを示すブリンク情報
、表示文字の色を指定するカラー情報、文字発生器に於
けるページを指定するページ情報等がある。ホストプロ
セツザ等から画面表示用データが入力される場合、属性
データの後に文字コード情報が順次入力され、表示文字
の色を途中で変更する場合は、その色を指定する属性デ
ータが入力された後に文字コード情報が入力される。マ
イクロプロセッサは、各文字コード情報に属性データを
それぞれ付加した画面表示用データを形成して、メモリ
への書込みを制御するものであった。従って、メモリへ
画面表示用データを書込む場合のマイクロプロセッサの
処理負担が大きくなる欠点があった。
ディスプレイに於て、画面表示用データをマイクロプロ
セッサの制御によりメモリに書込む場合、表示文字の色
等を指定する属性データを文字コード情報に付加した画
面表示用データを、マイクロプロセッサの処理により合
成して書込むものであった。前述の属性データとしては
、表示文字のブリンクを行うか否かを示すブリンク情報
、表示文字の色を指定するカラー情報、文字発生器に於
けるページを指定するページ情報等がある。ホストプロ
セツザ等から画面表示用データが入力される場合、属性
データの後に文字コード情報が順次入力され、表示文字
の色を途中で変更する場合は、その色を指定する属性デ
ータが入力された後に文字コード情報が入力される。マ
イクロプロセッサは、各文字コード情報に属性データを
それぞれ付加した画面表示用データを形成して、メモリ
への書込みを制御するものであった。従って、メモリへ
画面表示用データを書込む場合のマイクロプロセッサの
処理負担が大きくなる欠点があった。
発明の目的
本発明は、簡単なハードウェアにより文字コード情報と
属性データとを合成して画面表示用データを形成し、そ
の画面表示用データをメモリに書込むように制御して、
マイクロプロセッサの処理負担を軽減することを目的と
するものである。以下実施例について詳細に説明する。
属性データとを合成して画面表示用データを形成し、そ
の画面表示用データをメモリに書込むように制御して、
マイクロプロセッサの処理負担を軽減することを目的と
するものである。以下実施例について詳細に説明する。
発明の実施例
第１図は本発明の一実施例のブロック図でありＣＰＵは
マイクロプロセッサ、ＢＵＳはバス、ＣＤＲはデータレ
ジスタ、ＡＢＲ−は属性レジスタ、ＣＴＲは制御レジス
タ、ＳＥＬ １〜ＳＥＬ’３はセレクタ、ＭＥＭはメモ
リ、ＣＰＧは文字発生器、ＶＧはビデオ信号発生器、Ｃ
ＲＴは陰極線管等の表示部である。ハスＢＵＳが８ビッ
ト幅で、画面表示用データを１６ビツト構成とした場合
について以下説明する。なお本発明に於ては、この実施
例のビット構成に限定されないことは勿論である。デー
タレジスタＣＤＲは、第２図の＋ａｌに示すように、１
ビツト構成のブリンク情報ＣＩと、４ビツト構成のカラ
ー情報Ｃ２と、３ビツト構成のページ情報Ｃ３と、８ビ
ツト構成の文字コード情報Ｃ４とからなり、属性レジス
タＡＢＲは、第２図の（ｂｌに示すように、１ビツト構
成のブリンク情１ＥＩＡ１と、４ビツト構成のカラー情
報Δ２と、３ビツト構成のページ情報Ａ３とからなり、
又制御レジスタＣＴＲは、それぞれ１ビツト構成の制御
情幸１１ＭＬ〜Ｍ３からなるものである。
マイクロプロセッサ、ＢＵＳはバス、ＣＤＲはデータレ
ジスタ、ＡＢＲ−は属性レジスタ、ＣＴＲは制御レジス
タ、ＳＥＬ １〜ＳＥＬ’３はセレクタ、ＭＥＭはメモ
リ、ＣＰＧは文字発生器、ＶＧはビデオ信号発生器、Ｃ
ＲＴは陰極線管等の表示部である。ハスＢＵＳが８ビッ
ト幅で、画面表示用データを１６ビツト構成とした場合
について以下説明する。なお本発明に於ては、この実施
例のビット構成に限定されないことは勿論である。デー
タレジスタＣＤＲは、第２図の＋ａｌに示すように、１
ビツト構成のブリンク情報ＣＩと、４ビツト構成のカラ
ー情報Ｃ２と、３ビツト構成のページ情報Ｃ３と、８ビ
ツト構成の文字コード情報Ｃ４とからなり、属性レジス
タＡＢＲは、第２図の（ｂｌに示すように、１ビツト構
成のブリンク情１ＥＩＡ１と、４ビツト構成のカラー情
報Δ２と、３ビツト構成のページ情報Ａ３とからなり、
又制御レジスタＣＴＲは、それぞれ１ビツト構成の制御
情幸１１ＭＬ〜Ｍ３からなるものである。
セレクタＳＥＬ １〜ＳＥＬ ３は、制御レジスタＣＴ
Ｒの制御情報Ｍ１〜Ｍ３により選択制御を行うものであ
り、例えば、制御情報Ｍ１〜Ｍ３が、“１”のとき、属
性レジスタＡＢＲの内容を選択出力し、“０″のとき、
データレジスタＣＤＲの内容を選択出力するものである
。メモリＭＥＭには、データレジスタＣＤＲに書込まれ
た文字コード情報Ｃ４と、セレクタ５ＥＬＬ〜Ｓ Ｅ
Ｌ ３の選択出力の属性データとが合成された画面表示
用データが書込まれる。
Ｒの制御情報Ｍ１〜Ｍ３により選択制御を行うものであ
り、例えば、制御情報Ｍ１〜Ｍ３が、“１”のとき、属
性レジスタＡＢＲの内容を選択出力し、“０″のとき、
データレジスタＣＤＲの内容を選択出力するものである
。メモリＭＥＭには、データレジスタＣＤＲに書込まれ
た文字コード情報Ｃ４と、セレクタ５ＥＬＬ〜Ｓ Ｅ
Ｌ ３の選択出力の属性データとが合成された画面表示
用データが書込まれる。
メモリＭＥＭの書込内容は順次読出されて、ページ情？
１ａＣ３又はＡ３と文字コード情報ｃ４とは文字発生器
ＣＰＧに加えられ、リードオンリメモリ （ＲＱＭ）等
からなる複数の文字発生部がページ情報により選択され
、文字コード情報に従った文字パターン信号が出力され
てビデオ信号発生器ＶＣに加えられる。又メモリＭＥＭ
から続出されたブリンク情報Ｃ１又はＡ１と、カラー情
ｆｉＢｃ２又はＡ２とはビデオ信号発生器ＶＣへ加えら
れる。従ってビデオ信号発生器ＶＧがらは、色信号が付
加された文字パターン信号が表示部ＣＲＴに加えられて
、文字表示が行われる。又ブリンク情報がブリンク動作
を示す場合は、指定された表示文字が所定の′周期で高
輝度と低輝度とのブリンク表示が行われる。前述の文字
発生器ＣＰＧ、ビデオ信号発生器ＶＧ、表示部ＣＲＴ等
は、周知の構成を採用することができるものである。
１ａＣ３又はＡ３と文字コード情報ｃ４とは文字発生器
ＣＰＧに加えられ、リードオンリメモリ （ＲＱＭ）等
からなる複数の文字発生部がページ情報により選択され
、文字コード情報に従った文字パターン信号が出力され
てビデオ信号発生器ＶＣに加えられる。又メモリＭＥＭ
から続出されたブリンク情報Ｃ１又はＡ１と、カラー情
ｆｉＢｃ２又はＡ２とはビデオ信号発生器ＶＣへ加えら
れる。従ってビデオ信号発生器ＶＧがらは、色信号が付
加された文字パターン信号が表示部ＣＲＴに加えられて
、文字表示が行われる。又ブリンク情報がブリンク動作
を示す場合は、指定された表示文字が所定の′周期で高
輝度と低輝度とのブリンク表示が行われる。前述の文字
発生器ＣＰＧ、ビデオ信号発生器ＶＧ、表示部ＣＲＴ等
は、周知の構成を採用することができるものである。
マイクロプロセッサｃＰＵの制御により、データレジス
タＣＤＲに属性データが書込まれた後、文字コード情報
が書込まれ、制御レジスタＣＴＲにそれぞれ“０゛の制
御情報Ｍ１〜Ｍ３が書込まれると、セレクタＳ Ｅ Ｌ
１〜５ＥＬ３は、データレジスタＣＤ Ｒのブリンク
情報ｃＩ カラー情報Ｃ２及びページ情報０３−を選択
して、文字コード情報Ｃ４と共にメモリＭＥＭに画面表
示用データとして書込まれる。次の文字コード情報につ
いて属性データの変更がなければ、データレジスタＣＤ
Ｈに書込まれたその文字コード情報に、前の属性データ
が付加されてメモリＭＥＭに書込まれることになる。な
おメモリＭＥＭの先頭アドレスについてはマイクロプロ
セッサから図示しない構成により指定され、先頭アドレ
スから順次画面表示用データが書込まれるものである。
タＣＤＲに属性データが書込まれた後、文字コード情報
が書込まれ、制御レジスタＣＴＲにそれぞれ“０゛の制
御情報Ｍ１〜Ｍ３が書込まれると、セレクタＳ Ｅ Ｌ
１〜５ＥＬ３は、データレジスタＣＤ Ｒのブリンク
情報ｃＩ カラー情報Ｃ２及びページ情報０３−を選択
して、文字コード情報Ｃ４と共にメモリＭＥＭに画面表
示用データとして書込まれる。次の文字コード情報につ
いて属性データの変更がなければ、データレジスタＣＤ
Ｈに書込まれたその文字コード情報に、前の属性データ
が付加されてメモリＭＥＭに書込まれることになる。な
おメモリＭＥＭの先頭アドレスについてはマイクロプロ
セッサから図示しない構成により指定され、先頭アドレ
スから順次画面表示用データが書込まれるものである。
又適当なタイミングで属性レジスタＡＢＲに属性データ
をマイクロプロセッサＣＰＵの制御により書込み、所望
のタイミングで制御レジスタＣＴＲに変更すべき属性デ
ータに対応した制御情報を書込むと、制御情報に対応し
てセレクタＳＥＬＬ〜５ＥＬ３が制御されて、属性デー
タＡＢＲの内容が文字コード情報Ｃ４に付加された画面
表示用データとしてメモリＭＥＭに書込まれる。例えば
、データレジスタＣＤＲのブリンク情報ＣＩが、１゛′
でブリンク表示をすることを示すとき、属性レジスタＡ
ＢＲに書込まれたブリンク情報Ａ１が°゛０”でブリン
ク表示しないことを示す場合、制御レジスタＣＲＴに書
込まれた制御情報Ｍｌ’が“１”、制御情報Ｍｚ、Ｍ３
が“０”であるとすると、メモリＭＥＭには、データレ
ジスタＣＤＲの文字コード情９１ Ｃ４，’ 、ページ
情報Ｃ３，カラー情報Ｃ２と、属性レジスタＡＢＲのブ
リンク情報ＡＩとが合成されて画面表示用データとなっ
て書込まれることになる。
をマイクロプロセッサＣＰＵの制御により書込み、所望
のタイミングで制御レジスタＣＴＲに変更すべき属性デ
ータに対応した制御情報を書込むと、制御情報に対応し
てセレクタＳＥＬＬ〜５ＥＬ３が制御されて、属性デー
タＡＢＲの内容が文字コード情報Ｃ４に付加された画面
表示用データとしてメモリＭＥＭに書込まれる。例えば
、データレジスタＣＤＲのブリンク情報ＣＩが、１゛′
でブリンク表示をすることを示すとき、属性レジスタＡ
ＢＲに書込まれたブリンク情報Ａ１が°゛０”でブリン
ク表示しないことを示す場合、制御レジスタＣＲＴに書
込まれた制御情報Ｍｌ’が“１”、制御情報Ｍｚ、Ｍ３
が“０”であるとすると、メモリＭＥＭには、データレ
ジスタＣＤＲの文字コード情９１ Ｃ４，’ 、ページ
情報Ｃ３，カラー情報Ｃ２と、属性レジスタＡＢＲのブ
リンク情報ＡＩとが合成されて画面表示用データとなっ
て書込まれることになる。
同様に、制御情報Ｍ１〜Ｍ３が“１゛、“−１”“０”
である場合は、データレジスタＣＤＲの文字コード情報
Ｃ４とページ情報Ｃ３と、属性レジスタＡＢＲのカラー
情幸襲入２とフ゛リング↑青幸ＩＡ１とが合成されて画
面表示用データとして、メモＩＪ Ｍ Ｅ Ｍに書込ま
れることになる。従ってマイクロプロセラ’＋ＣＰＵは
、データレジスタＣＤＲに属性データを書込み、又２性
レジスタＡＢＲに属性データを書込んだ後、制御レジス
タＣＴＲの制御情報Ｍ１〜Ｍ３を書換えることにより、
異なる属性データを文字コード情報Ｃ４に付加してメモ
リＭＥＭに書込むことができ、マイクロプロセッサｃ
ｐ ｕは、文字対応に属性データを合成する処理を行う
必要がなくなり、処理負担が軽減されることになる。
である場合は、データレジスタＣＤＲの文字コード情報
Ｃ４とページ情報Ｃ３と、属性レジスタＡＢＲのカラー
情幸襲入２とフ゛リング↑青幸ＩＡ１とが合成されて画
面表示用データとして、メモＩＪ Ｍ Ｅ Ｍに書込ま
れることになる。従ってマイクロプロセラ’＋ＣＰＵは
、データレジスタＣＤＲに属性データを書込み、又２性
レジスタＡＢＲに属性データを書込んだ後、制御レジス
タＣＴＲの制御情報Ｍ１〜Ｍ３を書換えることにより、
異なる属性データを文字コード情報Ｃ４に付加してメモ
リＭＥＭに書込むことができ、マイクロプロセッサｃ
ｐ ｕは、文字対応に属性データを合成する処理を行う
必要がなくなり、処理負担が軽減されることになる。
なおメモリＭＥＭの書込内容を変更する場合は、１マイ
クロプロセツザＣＰＵの制御によって、メモリＭＥＭの
内容を読出し、前述の制御により再書込みを行うことに
より、メモリＭ Ｅ Ｍの内容を変更することができる
。
クロプロセツザＣＰＵの制御によって、メモリＭＥＭの
内容を読出し、前述の制御により再書込みを行うことに
より、メモリＭ Ｅ Ｍの内容を変更することができる
。
第３図は本発明の他の実施例のブロック図であり、第１
図と同一符号は同一部分を示すものである。又ＢＣはハ
ス制御回路、ＭＣはメモリ制御回路、ＢＦＲはバッファ
レジスタ、Ｇ１−Ｇ４はアンド回路、Ｇ５〜Ｇ８はオア
回路である。第１図の実施例と対比すると、第１図に於
けるデータレジスタＣＤＲと属性レジスタＡＢＲとセレ
クタＳＥＬ １〜Ｓ Ｅ Ｌ、 ３との機能を、バッフ
ァレジスタＢＦＲとアンド回路０１〜Ｇ４とオア回路Ｇ
５〜Ｇ８とからなる構成で実現し、第１図に於ける制御
レジスタＣＴＲの制御情報は３個であったが、この実施
例は４個の制御情報Ｍ１〜Ｍ４としているものである。
図と同一符号は同一部分を示すものである。又ＢＣはハ
ス制御回路、ＭＣはメモリ制御回路、ＢＦＲはバッファ
レジスタ、Ｇ１−Ｇ４はアンド回路、Ｇ５〜Ｇ８はオア
回路である。第１図の実施例と対比すると、第１図に於
けるデータレジスタＣＤＲと属性レジスタＡＢＲとセレ
クタＳＥＬ １〜Ｓ Ｅ Ｌ、 ３との機能を、バッフ
ァレジスタＢＦＲとアンド回路０１〜Ｇ４とオア回路Ｇ
５〜Ｇ８とからなる構成で実現し、第１図に於ける制御
レジスタＣＴＲの制御情報は３個であったが、この実施
例は４個の制御情報Ｍ１〜Ｍ４としているものである。
制御情報Ｍ１〜Ｍ４を制御レジスタＣＴＲに書込むか否
かは、ハス制御回路ＢＣからの制御信号ａによって制御
し、制御レジスタＣＴＲに書込まれた制御情報Ｍ１〜Ｍ
４を使用するか否かは、メモリ制御回路ＭＣからの制御
信号すによりアンド、回路０１〜Ｇ４を制御することに
よって決定される。ハ゛ツファレシスタＢＦＲは、オア
回路Ｇ５〜Ｇ８の出力がクロック端子ＣＫに加えられる
ことより、入力され、たデータが書込まれるものであり
、制御情報Ｍ１〜Ｍ４に関係な、くハスＢｕｓを介した
データをバッファレジスタＢＦＲに書込む場合は、メモ
リ制御回路ＭＣからの制御信号Ｃがオア回路０５〜Ｇ８
を介してバッファレジスタＢＦＲのクロック端子ＣＫに
加えられる。又メモリ制御回路ＭＣからメモリＭＥＭに
メモリアドレス信号及び書込、続出制御信号ｄが加えら
れ、メモリＭＥＭの書込、読出制御が行われる。
かは、ハス制御回路ＢＣからの制御信号ａによって制御
し、制御レジスタＣＴＲに書込まれた制御情報Ｍ１〜Ｍ
４を使用するか否かは、メモリ制御回路ＭＣからの制御
信号すによりアンド、回路０１〜Ｇ４を制御することに
よって決定される。ハ゛ツファレシスタＢＦＲは、オア
回路Ｇ５〜Ｇ８の出力がクロック端子ＣＫに加えられる
ことより、入力され、たデータが書込まれるものであり
、制御情報Ｍ１〜Ｍ４に関係な、くハスＢｕｓを介した
データをバッファレジスタＢＦＲに書込む場合は、メモ
リ制御回路ＭＣからの制御信号Ｃがオア回路０５〜Ｇ８
を介してバッファレジスタＢＦＲのクロック端子ＣＫに
加えられる。又メモリ制御回路ＭＣからメモリＭＥＭに
メモリアドレス信号及び書込、続出制御信号ｄが加えら
れ、メモリＭＥＭの書込、読出制御が行われる。
マイクロプロセッサＣＰＵからハスＢＵＳを介してハス
制御面、路ＢＣ及びメモリ制御回路ＭＣへの制御情報が
転送され、又属性データ及び文字コード情報がバッファ
レジスタＢＦＲに転送されると、メモリ制御回路ＭＣか
らの制御信号Ｃが出力されて、ブリンク情報Ｂ１．、カ
ラー情１１ＪＢ２．ページ情報Ｂ３、文字コード情！１
１１Ｂ４がセットされる。
制御面、路ＢＣ及びメモリ制御回路ＭＣへの制御情報が
転送され、又属性データ及び文字コード情報がバッファ
レジスタＢＦＲに転送されると、メモリ制御回路ＭＣか
らの制御信号Ｃが出力されて、ブリンク情報Ｂ１．、カ
ラー情１１ＪＢ２．ページ情報Ｂ３、文字コード情！１
１１Ｂ４がセットされる。
制御情報Ｍ１〜Ｍ４が制御レジスタＣＴＲに加えられて
、バス制御回路ＢＣから制御信号ａが出力されると、制
御レジスタＣＴＲに制御情報Ｍ１〜Ｍ４がセットされる
。バッファレジスタＢＦＲの内容はメモリＭＥＭに加え
られ、メモリ制御回路ＭＣからのメモリアドレス信号及
び書込、続出制御信号ｄにより、バッファレジスタＢＦ
Ｒの内容がメモリＭ’ＥＭに書込まれる。メモリＭＥ、
Ｍの内容は第１図について説明したと同様に順次読出さ
れて表示部に表示される。
、バス制御回路ＢＣから制御信号ａが出力されると、制
御レジスタＣＴＲに制御情報Ｍ１〜Ｍ４がセットされる
。バッファレジスタＢＦＲの内容はメモリＭＥＭに加え
られ、メモリ制御回路ＭＣからのメモリアドレス信号及
び書込、続出制御信号ｄにより、バッファレジスタＢＦ
Ｒの内容がメモリＭ’ＥＭに書込まれる。メモリＭＥ、
Ｍの内容は第１図について説明したと同様に順次読出さ
れて表示部に表示される。
マイクロプロセッサＣＰＵからの属性データが転送され
た時、制ｆ′ＪｌｌレジスタＣＴＲの制１３１１１ｆｊ
報の例えばＭｌが“Ｏ”、Ｍ２〜Ｍ４が“ｌ”であると
、制御信号すがｌ”となったとき、テント回路Ｇ１の出
力は“Ｏ”で、アンド回路Ｇ２〜Ｇ・１の出力は°′１
°゛となるから、ブリンク情！！１ｌｉＢ１は前の状態
のままとなり、カラー情？［３Ｂ２． ページ［＝［３
３，文字コード情？１ｌｊＢ４がハ′ンファレジスタＢ
ＦＲヘセ・ントされ、フリンク情幸［ｉＢｌのみ力く前
のままの新しい画面表示用データとなってメモリＭＥＭ
に書込まれることになる。叩゛ち制御レジスタＣＴＲの
制御情報Ｍ１にＭ４が“０”であると、バッファレジス
タＢＦＲの内容が変更されないことになり、“１”であ
ると転送されたデータが書込まれることになり、バッフ
ァレジスタＢＦＲへの書込み選択を、制御レジスタＣＴ
Ｒの制御情報Ｍ１〜Ｍ４に従って制御することができる
ことになる。
た時、制ｆ′ＪｌｌレジスタＣＴＲの制１３１１１ｆｊ
報の例えばＭｌが“Ｏ”、Ｍ２〜Ｍ４が“ｌ”であると
、制御信号すがｌ”となったとき、テント回路Ｇ１の出
力は“Ｏ”で、アンド回路Ｇ２〜Ｇ・１の出力は°′１
°゛となるから、ブリンク情！！１ｌｉＢ１は前の状態
のままとなり、カラー情？［３Ｂ２． ページ［＝［３
３，文字コード情？１ｌｊＢ４がハ′ンファレジスタＢ
ＦＲヘセ・ントされ、フリンク情幸［ｉＢｌのみ力く前
のままの新しい画面表示用データとなってメモリＭＥＭ
に書込まれることになる。叩゛ち制御レジスタＣＴＲの
制御情報Ｍ１にＭ４が“０”であると、バッファレジス
タＢＦＲの内容が変更されないことになり、“１”であ
ると転送されたデータが書込まれることになり、バッフ
ァレジスタＢＦＲへの書込み選択を、制御レジスタＣＴ
Ｒの制御情報Ｍ１〜Ｍ４に従って制御することができる
ことになる。
前述の如く、マイクロプロセンサＣＰＵは、文字コード
情やりに付加する属性データの変更等を、制ｉ１ｉ レ
ジスタＣＴ Ｒ”、制ｆｌｆｌ情＋［ｉＭＩ−Ｍ４を書
込りごとによって制１ａｌｌする、二とかでき、ハシフ
ァレノスタＢ Ｆ Ｒの内容が画面表示用データとして
、メモリ＼ｉ Ｅ ′：Ｖ１ ’二苫込ま秩るので、マ
イクロプロセッサＣＰＬの処理質（）３を軽減すること
ができる。
情やりに付加する属性データの変更等を、制ｉ１ｉ レ
ジスタＣＴ Ｒ”、制ｆｌｆｌ情＋［ｉＭＩ−Ｍ４を書
込りごとによって制１ａｌｌする、二とかでき、ハシフ
ァレノスタＢ Ｆ Ｒの内容が画面表示用データとして
、メモリ＼ｉ Ｅ ′：Ｖ１ ’二苫込ま秩るので、マ
イクロプロセッサＣＰＬの処理質（）３を軽減すること
ができる。
発明の詳細
な説明したように、本発明は、文字コード情報に列する
属性データの変更を制御する制御レジスタＣＴＲと、前
記属性データを保持するレジスタ△ＢＲ，ＢＦＲとを設
け、制（ＭｎレジスクＣＴＲ乙こセ・ントされた制御情
報に従って、メモリＭＥＭに書込む画面表示データのう
ちの属性子−りの変更を制御するものであり、マイクロ
プロセッサＣ、ｐ ｕは、文字対応に文字コード情報と
属性データとの合成処理を行う必要がなく、属性データ
の変更は、制御レジスタＣＴＲの内容変更及７／′属性
レマイクロプロセツサＣＰＵの処理負担を軽減すること
ができる利点がある。
属性データの変更を制御する制御レジスタＣＴＲと、前
記属性データを保持するレジスタ△ＢＲ，ＢＦＲとを設
け、制（ＭｎレジスクＣＴＲ乙こセ・ントされた制御情
報に従って、メモリＭＥＭに書込む画面表示データのう
ちの属性子−りの変更を制御するものであり、マイクロ
プロセッサＣ、ｐ ｕは、文字対応に文字コード情報と
属性データとの合成処理を行う必要がなく、属性データ
の変更は、制御レジスタＣＴＲの内容変更及７／′属性
レマイクロプロセツサＣＰＵの処理負担を軽減すること
ができる利点がある。
第１図は本発明の一実施例のブロック図、第２図は各レ
ジスタの内容の説明図、第３図は本発明の他の実施例の
ブロック図である。 ＣＰＵはマイクロブエコセッサ、ＢＵＳは）・・ス、Ｃ
ＤＲはデータレジスタ、ＡＢＲ４ま属嗜生レジスタ、Ｃ
ＴＲは制御レジスタ、５ＥＬＬ〜Ｓ Ｅ Ｔ−３＆まセ
レク外ＭＥＭはメモリ、ＣＰＧは文字発生器、ＶＣはビ
デオ信号発生器、ＣＲＴ＆よ陰極線管等の表示部、ＢＣ
はノ＼ス制御回路、ＭＣυまメモＩＪ ｉｔｉ制御回路
、ＢＦＲはバッフアレシス外０１〜Ｇ４はアンド回路、
Ｇ５〜ＧＢはオア回路である。 特許出願人 富士通株式会社 代理人弁理士 玉轟久五部 外３名 −９２： 第２図 Ｍｌ ／１（２Ｍ３ ＭＡ
ジスタの内容の説明図、第３図は本発明の他の実施例の
ブロック図である。 ＣＰＵはマイクロブエコセッサ、ＢＵＳは）・・ス、Ｃ
ＤＲはデータレジスタ、ＡＢＲ４ま属嗜生レジスタ、Ｃ
ＴＲは制御レジスタ、５ＥＬＬ〜Ｓ Ｅ Ｔ−３＆まセ
レク外ＭＥＭはメモリ、ＣＰＧは文字発生器、ＶＣはビ
デオ信号発生器、ＣＲＴ＆よ陰極線管等の表示部、ＢＣ
はノ＼ス制御回路、ＭＣυまメモＩＪ ｉｔｉ制御回路
、ＢＦＲはバッフアレシス外０１〜Ｇ４はアンド回路、
Ｇ５〜ＧＢはオア回路である。 特許出願人 富士通株式会社 代理人弁理士 玉轟久五部 外３名 −９２： 第２図 Ｍｌ ／１（２Ｍ３ ＭＡ
Claims (1)
- 文字コード情報と、該文字コード情報に対するブリンク
情報、カラー情幸Ｌページ情報等の属性データとを合成
して書込み、書込内容を読出して表示するメモリををし
、マイクロプロセッサにより制御されるディスプレイに
於て、前記文字コード情報に対する属性データの変更を
制御する制御レジスタと、前記属性データを保持するレ
ジスタとを設け、前記制御レジスタにセットされた制御
情報に従って、前記メモリに書込む画面表示データのう
ちの属性データの変更を制御することを特徴とするディ
スプレイ・メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053258A JPS59177594A (ja) | 1983-03-29 | 1983-03-29 | デイスプレイ・メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053258A JPS59177594A (ja) | 1983-03-29 | 1983-03-29 | デイスプレイ・メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177594A true JPS59177594A (ja) | 1984-10-08 |
| JPS648337B2 JPS648337B2 (ja) | 1989-02-13 |
Family
ID=12937751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053258A Granted JPS59177594A (ja) | 1983-03-29 | 1983-03-29 | デイスプレイ・メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857989A (en) * | 1986-09-04 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH02297587A (ja) * | 1989-05-12 | 1990-12-10 | Mitsubishi Electric Corp | 画面表示装置 |
| JPH07220554A (ja) * | 1994-02-03 | 1995-08-18 | Metro Denso Kk | スイッチの接点構造 |
-
1983
- 1983-03-29 JP JP58053258A patent/JPS59177594A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857989A (en) * | 1986-09-04 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH02297587A (ja) * | 1989-05-12 | 1990-12-10 | Mitsubishi Electric Corp | 画面表示装置 |
| JPH07220554A (ja) * | 1994-02-03 | 1995-08-18 | Metro Denso Kk | スイッチの接点構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648337B2 (ja) | 1989-02-13 |
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