JPS58108577A - デイスプレイ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｊ　発明の技術分野 本発明はディスプレイ制御方式に関し、４１に今ヤツク
タ表示とグツフィック表示の両方の表示を行表うことが
できるディスプレイ制御方式に関する。

（２）　　従来技術と問題点 ディスプレイに中ヤラタタ表示およびグラフィツタ表示
の両方の表示を行なう方式の１つとして。

第１図に示す如く、キャラクタ自ジエネレーー１とパタ
ーｙ・ジェネレータ２を使用した％Ｏがある。この中ヤ
ツクタ・ジェネレータ１に紘文牢のパターンを格納し、
パターン・ジェネレータ２には多数の特定パターンを格
納しておく、そして今ヤツタタを表示する場倉には０例
えばＣＰＵかもその表示すべきキャラクタのキャラクタ
・コードをディスプレイ・リフレツＶ＆・メ篭す（以下
１Ｍという）墨に記入する。仁のＲＭ！ｔｏ大自さ紘金
ＩＩｉ面表示キャラクタ分の容量を有する。そしてＲＭ
ｓへの書込み７ドＶＸはＣＰＵよ〉指＊＊れておｐ、マ
ルチプレクサ（以下ＭＰＸという）４紘これを先ず選択
して１Ｍ５にこれまたＣＰＵから送出されたキャラクタ
・コードを記入する。このようにしてＲＭＩにキャラク
タ・コードが記入された＠ＫＭＰＸ４は１Ｍアドレス・
カフｙり６から出力されるアドレスを選択する。この１
Ｍアドレス・カウンタ６は表示タイ擢ング発生回路５に
より伝達されるタイ考ング信号をカウントする仁とによ
ｆ）ＲＭＳを順次読出す読出しアドレスを発生するもの
である。このようにして１Ｍアドレス・カクンタ番が前
記キャラクタ・；−ドの記入されているアドレスを出力
するとき、該命ヤラクタ・＝−ドがＲＭｌより出力され
、これＫよ抄キャ２クタ・ジェネレータ（以下Ｃ＠Ｇと
いう）１がアクセスされゐ、このとき、第２図に示す如
く。

キャラクタ・；−ドｄｃ＠Ｇ１をアクセスするための上
位アドレスとなり、ラスタ・カウンタ７はそＯＣ＠Ｇ１
の２スタ対応の複数のドツトを出力すゐための下位アド
レスとなゐラスタ・アドレスを発生する。そしてこのラ
スタ・カウンタアからのラスタ・アドレスによシキャラ
クタ会パー−ｙがラスタ毎に複数ビット出力され、７こ
れがパラレル−シリアル変換回路８に伝達されてシリア
ルビット出力となり、ビデオ制御回路９に入力される。

かくしてＣＲＴの如きディスプレイ１００所室位置に前
記キャラクタ・コードによシアタセスされた中ヤラクタ
・パターンすなわち文字が表示されることになる。そし
て１Ｍアドレス・カウンタ６によりＲＭＳを繰返し読出
すことによ〉ディスプレイ１０にこの文字を長時間表示
することかで自る。

を九グツフィック表示する場合も、同様にＣＰＵかも表
示すべきグラフィックに応じ九グラフィック拳コードを
１Ｍ５に記入し、このグラフィック・コードによりパタ
ーン・ジェネレータ（以下Ｐ＠Ｇという）２をアクセス
し、指定されたグラフィック表示をディスプレイ１０上
に行なう４のである。この場合、こＯｆグラフィック表
示ＣＰＵからの指示により任意の大暑さで、任意の領域
に表示することができる。

しかしながらこのようなＰ−０２を使用し九キャラクタ
ーグツフィックの混在表示方式では、グラフィック表示
をあらかじめコード化され九グラフィックーパターンよ
り選択するものであり、必要とするグツアイツク表示パ
ターンがＰ・Ｇ２４Ｆに存在する場合はよいが、存在し
ない場合には七のＰ＠０２に＠るものより近似するもＯ
を選択することＫなるので、グラフィック表示の精度が
劣るという欠点がある。

これを改善する丸め、第５図に示す如（、ＲＭｌｌにキ
ャラクタ・コードの外ＫＣＰＵよシ伝送されるグツフィ
ック・パターンを格納させる。このと自問時に今ヤラク
タ表示かグラフィック表示かを示す判別ピッＦも記入す
る。、この丸めＫＲＭｌｌは画一表示位置とアドレス対
応がとられ九表示ドツト数分の容量をもつよう構成し、
ｔたキャラクタ・グラフィック判型ビット・レジスタ（
以下Ｃ／Ｇ判定Ｖジス−という）１２とグツフィック・
バッファ（以下ＢＦＲという）１ｓを設ける。

このＣ／Ｇ判定レジスタ１２は前記ＲＭ１１と同じ画一
表示位置とアドレス対応がとられるレジスタを有し、Ｒ
Ｍｌ−１に対して送出ぎ、れた！１腋表示位置がキャラ
クタを表示するのかそれともグ９フィックを表示するの
かを示す判別ビット（例えばグツフィックのとき「１」
、今ヤツクタのと＊　ｒＯＪを記入する。鵞たＢＦＲ１
３は前記ＲＭ１１から読出され九グ２フィック［株］パ
ターンを選択して。

パラレル−シリアル変換回路ＩＫ送出するもＯである。

し九がってディスプレイ１０の特定位置に対してグラフ
ィック・パターンを表示する場合には、その表示すぺＪ
特定位置を示すアドレスと表示パターンおよびグラフィ
ック・パターンを示す判別ビット、例えば「１」がＣＰ
Ｕから送出畜れてくる。それ故、ＭＰＸ４が選択出力す
るＣＰＵから伝達されたＲＭｌｌの書込みアドレスにＣ
ＰＵかも伝達されるグラフィック−パターンがセラＦさ
れるとき、同時ＫＣ／Ｇ判定レジスタ１２にはグラフィ
ック表示を示す判定ビット「１」が記人畜れる。しかし
ながらキャラクタ派、示の場合には。

ＣＰＵかもキャラクタ−フードとアドレスと同時に中ヤ
ツクタ聚示を示す判定ピッＦ「０」が伝送され、Ｃ／Ｇ
判定レジスタ１２に紘この判定ビットが記入されること
になる。

その後１表示タイミング発生回路５かも伝達されゐタイ
センダ信号によ９１Ｍアドレス・カウンタ６及びラスタ
Φカウンタ７から出力されるアドレスによｉｌＲＭｌ　
１・およびＣ／Ｇ判走レジスタ１２が順次読出される。

セしてＣ／Ｇ判定レジスタ１２からグツフィック表示を
示す判定ビット「１」が出力され九ときＢＦｌｌＭが動
作状態に制御され。

Ｃ，Ｇ１４は動作状態にならない。逆に判定ビット「０
」が出力され九と１ＢＦＲ１１ｓは動作状態に制御され
ずＣ−０１４が動作状態に制御される。

し九がってＲＭｌｌよ抄グラフィック・パターンが読出
されるとき、同時にＣ／Ｇ４’ｌＩ＊レジスタ１２は判
定ビット「１」を出力しＢＦｌｌｌを動作状態に制御し
Ｃ−０１４を非動作状態に制御するので、＊紀ＲＭ１１
よ勤出力されたグツフィック争パターンはＢＰＲ１１！
ｉを経由してパラレル−シリアル賓換囲略・に伝達され
てシリアル出力に変換されたのちにビデオ制御回路！に
よシブイスプレイ１０上に表示されることになるｄ また。ＲＭＩＩにキャラクタ・＝−ドが記入されている
とＩＫは、この中ヤ２クタ・フードが出力されるとき、
Ｃ／Ｇ判定レジスタ１２は判定ビット「０」を出力して
Ｃ拳Ｇ１４を動作状態に制御する。し九がってＲＭｌｌ
よ勤出力された今ヤツクタ・コードをアドレスとしてＣ
＠Ｇ１４がアクセスされて必要とするキャラクタ・パタ
ーンが出力され、同様にしてこれがディスプレイＩＯＫ
表示されることに＆る。

しかしこのような第２図の如き方式では、高解像度の精
密なグツフィック・パターンを表示すること線できるが
２例えばキャラクタドツト構成と同じ解像度のグツフィ
ック表示を行なわせる場合。

Ｃ／ＧＩＩ４Ｊ＊レジスタ１２に記入する判定ビットを
１キヤラクタのラスタ対応で持えなくてはならずそのた
めソフトウェア負荷が大きくなり、ｔえ一路構成が複雑
になるという欠点がある。また中ヤツクタ表示とグツフ
ィック表示な混在させる場合には、ＣＰＵよ抄この中ヤ
ラクタ表示とグツフィック表示の混在したパターンを送
出してこれをＲＭｌｌにグラフィック拳パターンとして
記入する必要があるので、との混在状態のとｉｌＫキャ
ラクタ表示のみを消去したい場合でもＣＰＵよ抄この中
ヤ２クタ温在分の消去されたグツフィック・パターンを
再送しなければならなかつえ。

また、ディスプレイ面をスクロールする場合。

第４図に示す如（，１Ｍスタート・アドレス・レジスタ
１５と加算回路１６が設けられ、スフレールするときに
七のスフルールすべき先頭位置のアドレスをＣＰＵから
送出してこの１Ｍスタート・アドレス・レジスタ１５に
書込する。このときは１Ｍアドレス・カウンタ６の出力
するアドレスと鍍記ＲＭスタート・アドレス・レジスタ
１５に書込まれ九スクーール位置を示すアドレスとが加
算回路１４によ知加算されて、ＭＰＸ４を経由してＲＭ
ｉＳをアクセスするので、この１Ｍスタート・アドレス
・レジスタ１５に書込されたアドレスに応じディスプレ
イ面はスフ田−ル制御１れゐことになる。勿論スフ四−
ルする必要がないときは。

この１Ｍスタート・アドレス・しσ、スタ１５に零を記
入すればよい。

そして第５図においてこのようなスク■−ルを行なう場
合には、第４図と同様に、１Ｍスタート・レジスタと加
算回路を設けてζＯ加算回路で１Ｍアドレス・カウンタ
６の出力と１Ｍスタート・アドレス・レジスタ１５に記
入された値とを加算してＲＭｌｌをアクセスするように
構成されてい九ので、第３図においてグラフィック表示
と今ヤツクタ表示とが混在して行なわれている場合、こ
れらが同時にスフレールされることＫなり、特電の一方
のみをスクロールすることはできないという間層が存在
する。

１３１　　発明の目的 したがって本発明の目的紘、高解像度の精ｗ！１１にグ
ラフィック・パターンを表示できるようにするとともに
グツフィック表示あるいはキャラクタ表示の判定ビット
を設ける仁となくこれらの表示を可能とし九ディスプレ
イ制御方式を提供する４０である。

そして本発明の他の目的はグツフィック表示とキャラク
タ表示を混在表示する場合で４．グラフィック表示およ
びキャラクタ表示−がそれぞれ独立して制御できるディ
スプレイ制御方式を蝿供するものであゐ。

本発明のさもに他の目的はグ′：）フィック表示とキャ
ラクタ表示とを混在表示すゐ場合でも、グラフィック表
示および今ヤラクタ表示がそれぞれ独立してスフルール
制御できるディスプレイ制御方式を蝿供する４０″ｅあ
る。

（４）　　発明の構成 そして仁のような目的を達成するために１本発明のディ
スプレイ制御方式では、キャラクタ表示およびまた紘グ
ラフィック表示を行なうディスプレイ手段と、パラレル
データをシリアルデータに変換して表示制御手段に伝達
するＩ（ラレルデーターシリアルデーー変換手段と、デ
ィスプレイ手段の表示内容をリフレッシ息するリフレツ
Ｖ＆用記憶手段を有するディスプレイ懺置において、グ
ラアイツクデータが記入されるダツフイツクＪ！Ｉ記憶
手段と、キャラクタ・パターンを発生する中ヤツクタ・
パターン発生手段と、上記リフレッシ為用記憶手ＲＩＣ
アドレスを記入しておきそＯ出力を上記グラフィック用
記憶手段およびキャラクタ発生手段に伝達するアドレス
出力手段を設けたことを特徴とする。

（６）発明Ｏ爽施例 本発明の一実施例を第５１１１１によ艶説明すゐ。

第５図において他図と同符号部は同一部分を示す。

１７はＲＭ、１６は第１ＭＰＸ、１？は第宜ＭＰＸ、２
０はｌｓＭＰＸ、２１ａ）’ツ）−１−ＴＩである。

１Ｍ１７は画面表示位置とアドレス対応Ｏとれた表示キ
ャラクタ数分の容量をもつＲＡＭであ勤。

キャラクタ表示する場合に紘、いずれもＣＰＵかも送出
され九七の表示位置に対応し九アトｖｘｗｃ１１１か 表示すぺ素中ヤラクタ・；−ドが記入される。そしてグ
ラフィック表示する場合には、これｔ九−ずれもＣＰＵ
から送出１れた１Ｍ１７０アドレスに、そのグツフイツ
ク表示位置に対応するドツトΦメ七り２１のアドレスが
順次記入１れる。

第１ＭＰＸＩ・は１Ｍ１７にアクセスすぺ自アドレスの
送出先を選択する４０で＠１１．ＣＰＵかもアドレスが
伝達され九と龜にはこれを選択して１Ｍ１アをアクセス
するが９通常は１Ｍアドレス・カウンタ６から出力され
るアドレスを出力して１Ｍ１７をアクセスする４０”Ｃ
ある。

第２ＭＰＸ１　？はドツト−メモリ２１あるいはＣ・Ｇ
１をアクセスするアドレスの上位アドレス（ラスタ対応
分以外Ｏアドレス）を出力する４゜でＴｏｌ）、ＣＰＵ
から伝達され九アドレスと１Ｍ１７から出力堪れ九アド
レスのいずれか一方を選択出力するものｅ参る・ 第ＪＳＭＩ’Ｘ２０はドツト−メモリ２１あるいはＣ・
Ｇ１をアク七スアドレスの下位アドレス（ラスタ対応分
のアドレス）を出力するものであ抄。

ＣＰＵかも伝達され九アドレスとラスタ・カウンタ７か
ら出力畜れ九アトＶスのいずれか一方な選択出力する４
ので参る。

ドツト・ノ峰す２１は、ＩＩ函表示、位置と紘無関係な
ｉｉｉ＋ｍ表示ドツト数分の容量を持つＲＡＭ−ｅ番る
。

次に第５図に示すディスプレイ制御方式の動作について
説明する。

第５図にお％Ａ′ｃ、キャラタタ表示する場合には。

ＣＰＵかも１Ｍ１７に対して表示すぺ亀キャツタタのキ
ャラクタ・；−ドとそＯ表示位置に対応し九アドレスを
送出する。第１ＭＰＸ１８ａζＱＣＰＵかも送出された
アドレスを出力するＯ″ｅ、ＲＭ１７０所定位置にこの
中ヤツクタ・；−ドが記−入されることＫなる。

＼ このようにして１Ｍ１７Ｃ）７５ｉ寛位置に中ヤツタタ
ｅコードが記入されたＯちに第１ＭＰＸ１８はＲＭ子ア
ドレス中ウンタ６から出力されるアドレスを出力するの
で、１Ｍ１７はこの１Ｍアドレス・カウンタ６より順次
出力されゐアドレスによ一アクースされる。そしてＲＭ
アドレスｅカウンタ６がキャラクタ・ツーとが記入され
たアドレスな出力するとＩｌ、上記キャラクタ６゛＝−
ドが出力堪れ。

これが第２ＭＰＸ１？よ勤出力されてｅ−０１からその
キャラクタ・ブードに対応し九命ヤラクタ拳パターンが
読出されゐ。仁のときゃヤラクターパターンは、第１１
ＭＰＸ２Ｑよｈａ達されるう）り・カウンタ７の出力す
るラスタ・アトシスによりラスタ毎に複数ビット同時に
並列出力される。この並列出力畜れ九複数ビットはパラ
レル−シリアル変換回路８によりシリアル出力に変換さ
れ、ビデオ制御ａ路ｔＶｃよにディスプレイ１０の所定
位置にキャラクタ表示を行なう、このようにして表示し
たいｗｍ位置に対応する１Ｍ１７４Ｄアドレスにキャラ
クタ１１２−ドを書込むことによｌ）Ｃ＠Ｇｉがアクセ
スされ、所望する會ヤ２クタを表示することがでする。

勿論、キャラクタ・コードはドツト・メ篭り２１０アド
レスと重複しないように構成されている。

宜た。グラフィック表示する場合には、ｔｆＲＭ１７に
ドツトｅメ峰り２１のアドレスの上位部分（ラスタ対応
分ＯアトＶスを除い九もの）を連続して書込んでおく、
これによりドツト・メ４す２１は画ｉｉｉ＊示位置とド
ツト単位でアドレス対応がとられる。このドツト・メ毫
り２１０アドレスはＣＰＵよ勤送出され、ｔたＲＭ・１
７への記入アドレスもこれまたＣＰＵより送出されてい
る。そしてドラＦ・メモリ２１にそＯＳ示すべきパター
ンを記入する。仁のときドツト・メ毫り２１へＯアドレ
スはＣＰＵよ抄送出されてくゐので、第２ＭＰＸ１９ａ
そのアドレスの上位部分を出力し。

第！ｉＭＰＸ２０はそＯ下位部分を出力し、これらを合
成してドラ↓・メ彎す２１へのアドレスが得られるとと
になる。このようＫして１Ｍ１７にドラ）−メモリ２１
のアドレスを記入し、鵞九ドツト・メ篭す２１にグラフ
ィック・パターンが記入されたＯちに、今度は第１ＭＰ
Ｘ１８は８Ｍアドレス・カウンタ６から出力されゐアド
レスを出力し、これにより１Ｍ１７をアクセスすゐ、か
くして１Ｍ１７かも先に書込まれているドツト・メ令り
２１のアドレスの上位部分が順次出力され、第２ＭＰＸ
１？はこれを選択出力する。このとき第３ＭＰＸ２Ｇは
ラスタｅカウンタ７の出力するアトＶＸＱＴ位部分を出
力するので、ドツト・メ峰り２１紘これらの第２ＭＰＸ
１９Ｔｈ！び第ｓＭＰＸ２ＧＯ出力し九両アドレスによ
卦アクセスされ。

ドツト−パターンが出力される。そしてこのドツト・パ
ターンはパラレル−シリアル変換回路Ｓによ知シリアル
出力に変換嘲れ、ビデオ制御回路に入力され、ディスプ
レイ１０に所望のグラフィック表示が行なわれることに
なる。そしてこのドツト・メ篭り２１（Ｄ内容を書自警
えることによ抄表示したーグラフィック内容を変更する
ことができる。

そしてグラフィック表示とキャラクタ表示とを混在して
表示する場合には、その１Ｍ１７のキャラクタ表示位置
ＫＯみキャラクタ・コードを書込めは、これらのｍ１１
表示を簡単に行なうことかで自る。ヒ０場会、キャラク
タ表示位置およびキャラクタ＋１：ｔ−ドはグラフィッ
ク表示と独立Ｋｌｅ入することがで自るＯ″ｅ、キャラ
クタ表示Ｏ＊更およびグラフィツタ表示の変更をそれぞ
れ独立して制御するヒとができる。

次に本発明の他の実施例を第６駁にもとづき説明する。

ζＯ第６８Ｄ実施例祉キャラクタ表示およびグラフィッ
ク表示をそれぞれ独立してスクロール可能にしたもので
あり、１Ｍメタ−Ｆ・アドレス・レジスタ２２．第１加
算回路２Ｂ、ＤＭスター＞拳アドレス・レジスタ２４お
よび第２加算回路２Ｓがさらに設けられている。

′　ζζ−ｅＲＭスターＦ・アドレス−レジスタ２２は
、Ｉ？キャラクタ示をスクロールする場合にそＯ゛スク
勘ル位置を記入すゐレジスタであゐ。

第１加算回路２３は１Ｍアドレス・カラン−６０出力と
１Ｍスタート・アドレス・レジスー２！に記入され九値
とを加算するものｅある。

ＤＭスタート・アドレス・レジスタ２４はグラフィック
表示をスフレールする場合にそのスクロール位置を記入
し、また中ヤツクタ表示０４をスクロールする場合には
上１ｅＲＭスタートーアドレス・・レジスタ２２＆Ｃ糾
入され良能０２４Ｄ補数が記入されるレジスタである。

第２加算回路２５は第２ＭＰＸ１？から出力され九アド
レス値と０Ｍスタート・アドレス拳レジスタ２４に記入
された値とを加算するものである。

第６図において、中ヤツクタ表示およびグツフィック表
示のいずれもスフ四−ルしない場合に杜。

１Ｍスタート・アドレス・レジスタ２！Ｔｈよび０Ｍス
タート・アドレス・レジスタ２４にいずれも零を記入す
る。これによ妙第１加算回路２！ｌａＲＭアドレス・カ
ウンタ６０カウント値を−ｔ−ｏｔｔ出力し、を九第２
加算回路２５は第２ＭＰＸ１　？の出力をそのｔ壕出力
するので、第５図と同様な表示が行なわれゐ。

いｔｄＰヤツタタ表示のみスクロールする場合にｄ、Ｃ
ＰＵよ抄そのスフ關−ル量に応じたアドレス量をＲＭス
ーート拳テアドレスレジスタ２２に記入し、鵞九ＤＭス
タート・アドレス・レジスタ２４には上記１Ｍスタート
・アドレス・レジスタ２２に記入し丸値の２の補数を記
入する。これによ抄第１加算回路２ｓ紘ＲＭアドレス・
カウンタ６の出力値と１Ｍスタート・アドレス・レジス
タ２２に記入され九億とを加算して出”、力するＯで。

ＲＭＩ　７に記入されている中ヤツクタ・＝−ドはそれ
家でよりＲＭスタートｅアドレス−レジスタ２２に記入
され九値だけ早く読出されるので、かくしてキャラクタ
表示をスクロールすることができる。しかしこのとき、
１Ｍ１７からＤＭ２１０アドレスも早く読出されること
になるが、０Ｍスタート・アドレス・レジスタ２４に記
入された２の補数との加算が第２加算回路２５で行なわ
れるので、ζＯ早く読出された量だけこの第２加算回路
２５にで減算されて補正されるので、結局グツフィック
表示についてはスフ四−ルされない％Ｏとなる。

しかし逆にグラフィック表示のみスクロールする場合に
は、１Ｍスタート・アドレス・レジスタ２２は零を記入
し九ｔｔｏ状態にしてお＠、　０Ｍスタート−アドレス
・レジスタ２４Ｃ）みスフ四−ル量に応じ九アドレス量
をＣＰＵよ抄記入する。

これによｊ）１１Ｍ１７に記入され九キャツクタ・コー
ドＯＩｌ出し時期は不変なので中ヤツクタ表示位置社か
わらない、しかし第２加算回路２ｓかも出力されるＤＭ
！１へのアドレス値はそれ壜でよりスクロール量だけ増
加するのでグツフィック表示線スク四−ル１れるヒとに
なる。

勿論命ヤツクタ表示とグツフィック表示な同り量だけス
クロールすると５％できるし、それぞれのスフ四−ル量
が異なるようにスクロールすることもできる。

暢）　発明の効果 したがりて本発明によれば、高解像度のグラフィック表
示および今ヤツクタ表示をＣ／Ｇ判定レジスタのような
４のを設ける必要のない、簡単な゛回路構成で行なうこ
とができる。しかもグラフィック表示とキャラクタ＊＝
のｍ＊＊示の場合でも。

グラフィックエリアを壊すことなく制御することがで龜
、グラブイック表示制御と今ヤツクタ表示制御を独立に
行なうことが可能になる。しかもこれを、スフ四−ルす
る場合もグラフィック表示とキャラクタ表示を着れそれ
独立的にスク−ルすることかで亀る。

【図面の簡単な説明】

第１図は従来ｏｔＩＪａ式ダテフイツク・命ヤツＩタ表
示方式、第２図は七〇動作説明図、第５図紘従来のダ９
フィック・キャラクタ表示方式、第４図は従来のスクロ
ール方式、第Ｓ図は本発明０　一実施例構成、第６図は
本発明の他ＯＩＩ施例構成である。 図中、１紘中ヤツクタ・ジェネレータ、２は／４ターン
Φジェネレータ、Ｓはディスプレイ・リフレッシ！Ｓ−
φメそり、４はマルチプレタす、５は表示−イ電ンダ発
生回路、６は１Ｍアドレス・カウンタ、７はラスタ・カ
ウンタ、・紘ノ（ツレルーシリアル変換回路、９はビデ
オ制御回路、１Ｇはディスプレイ、１１はディスプレイ
・リツレツＶ＆・メ篭り、１２はキャラクタ・ダツツイ
ツタ判電ビットｅレジスタ、１５はグラフィック・パツ
ツア。 １４は今ヤツクタ・ジェネレータ、１ＳＳＢＲスタート
・アドレス・レジスタ、１６は加算ｇｉｓａ＋。 ＣＰＵ　　　　　　　　　　ｆ４ｆｆｉ？５ｗＵ

Claims (1)

1. 【特許請求の範囲】 （１１命ヤラタタ表示および塘九はグツフィック表示を
   行なうディスプレイ手段と、パラレルデータをシリアル
   データに変換して嵌示制御手ＲＫ伝達するパテレルデー
   ターシリアルデータ変換手段と、ディスプレイ手段の表
   示内容をリツレツシエするリフレッシ＆用記憶手段を有
   するディスプレイ装置において、グツフイツクデータが
   記入されるダツフイツク用記憶手段と、キャラクタ・パ
   ターンを発生するキャラクタ轡パターン発生手段と。 上配り７レツシ工用記憶手段にアドレスを記入してお自
   七の出力を上記グラフィツタ用記憶手Ｒ＞よび中ヤツク
   タ発生手段に伝達するアドレス出力手段を設けたことを
   特徴とするディスプレイ制御方式。