JPH0588660A

JPH0588660A - グラフイツクデータ描画装置

Info

Publication number: JPH0588660A
Application number: JP3248081A
Authority: JP
Inventors: Noboru Shiyoubayashi; 登庄林
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1991-09-26
Filing date: 1991-09-26
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】フレームメモリへの高速描画を行えるグラフィ
ックデータ描画装置を提供することにある。【構成】フレームメモリの構成（メモリ空間およびメモ
リＩＣの使用法）の変更と、デコード機能を持つメモリ
コントローラの使用によって、指定画素の周辺の画素へ
の同時データ書込みを可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はグラフィックデータ描画
装置に関する。

【０００２】

【従来の技術】図８は描画装置の一般的構成を示す図で
ある。図示されるように、グラフィックデータ描画装置
は一般に、ＣＰＵ200 とBUS を介して接続されたグラフ
ィックコントローラ（以下、ＧＣという）100 が、フレ
ームメモリ300 に直接にアクセスし、グラフィックデー
タ（文字や図形等の線分を用いた表示のためのデータ）
を書込むようになっている。

【０００３】図７は従来のフレームメモリの構成（およ
び実際の画面上での表示位置）を説明するための図であ
る。図示されるように、ＧＣ100 により指定される一つ
のアドレス（例えば（Ｘ，Ｙ）＝（０，０））について
は、グラフィックデータＧＤ０〜ＧＤ15の書込みにより
16色の指定ができるようになっている。実際の表示を行
う場合、記憶されているグラフィックデータが読出さ
れ、ルックアップテーブル（ＬＵＴ）400 を介してＲ，
Ｇ，Ｂ情報が表示回路500 に入力され、液晶パネル等が
駆動される。

【０００４】

【発明が解決しようとする課題】グラフィックデータ描
画装置では、表示図形を２画素以上の線幅で描く場合、
線を何本も描くこと（すなわち、フレームメモリ上で２
画素以上の線幅でドットを書込むこと）が必要となる。
一方、描画時間は、アクセス数×アクセス時間により決
定されるため、アクセスするアドレスが増えると、これ
に伴って描画時間も増大する。

【０００５】特に、カラーＬＣＤパネル（画素がＲ，
Ｇ，Ｂの組合わせで構成されている）を用いて表示を行
う場合には、指定の色の表示を行うには、どうしても最
低２画素または３画素を使用しなくてはならず、描画に
時間がかかるという問題点がある。

【０００６】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、フレームメモリへの高速
描画を行えるグラフィックデータ描画装置を提供するこ
とにある。

【０００７】

【課題を解決するための手段】本発明は、フレームメモ
リに対し、グラフィックコントローラがアクセスして画
像データを書込むグラフィックデータ描画装置であっ
て、前記フレームメモリは、ｎ個（ｎは２以上の自然
数）のデュアルポートメモリにより構成され、各デュア
ルポートメモリにおいて、２つのアドレス変数（Ｘ，
Ｙ）を含む平面に、マトリックス状に（ｍ×ｍ）ビット
（ｍは２以上の自然数）のデータビットが配置されてお
り、さらに、前記デュアルポートメモリのそれぞれに対
応してメモリコントローラが設けられ、各メモリコント
ローラは、デュアルポートメモリの前記（ｍ×ｍ）ビッ
トのマトリックス状に配置されたデータビットに一括し
てメモリデータを書込むことが可能であり、前記グラフ
ィックコントローラから所定アドレスに書込むべきグラ
フィックデータが出力されると、各メモリコントローラ
は、前記所定アドレスとグラフィックデータが持つ情報
に基づいて、グラフィックコントローラが書込もうとし
たメモリ画素を検出し、そのメモリ画素に加えて、その
メモリ画素に連接する周辺のメモリ画素についても同じ
データを書込むことを特徴とする。

【０００８】

【作用】フレームメモリの構成（メモリ空間およびメモ
リＩＣの使用法）の変更と、デコード機能を持つメモリ
コントローラの使用によって、指定画素の周辺の画素へ
の同時データ書込みを可能とする。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。以下に参照する図面において、図１は本発
明の一実施例の構成を示す図であり、図２は図１の実施
例におけるフレームメモリの構成を示す図であり、図３
は図１の実施例の特徴的動作を説明するための図であ
り、図４はメモリコントローラ10a,20a,30a,40a と、メ
モリコントローラ10b,20b,30b,40b の働きを具体的に示
す図であり、図５はメモリコントローラ10a(20a,30a,40
a)の構成を示す図であり、図６はメモリコントローラ10
b(20b,30b,40b)の構成を示す図である。

【００１０】本実施例では、図１に示されるように、従
来から使用されているグラフィックコントローラ（Ｇ
Ｃ）100 がそのまま使用され、また、４つのデュアルア
ポートメモリ（メモリ１〜４）によりフレームメモリが
形成されている。

【００１１】このフレームメモリにおける構成は、図２
のようになっており、１画素に対しては４ビットが割り
当てられており、同時16色表示が可能である使用してい
る例である。この場合、メモリ空間の容量やアドレス変
数Ｘ，Ｙの方向は従来と同じであるが、４つのデュアル
ポートメモリ１〜４を図面における奥行きの方向に配置
し、各デュアルポートメモリがアドレス変数Ｘ，Ｙを含
む平面において、４×４のマトリックス状のデータビッ
ト配列を有している。

【００１２】したがって、ＧＣから出力される描画デー
タＧＤ０〜ＧＤ15は、従来と異なってそのままの形態で
記憶されるのではなく、メモリコントローラを介したメ
モリデータＭＤ０〜ＭＤ16の形態で記憶されることにな
る。例えば、（Ｘ，Ｙ）＝（０，０）におけるＧＤ０
は、デュアルポートメモリ１におけるメモリデータＭＤ
０の形で記憶される。

【００１３】また、一つのアドレス（Ｘ，Ｙ）について
16ビットのデータを書込むことになるが、その16個の一
つ一つのデータの個別の位置を識別するために、Ｘアド
レスをさらに４分割してｘ０，ｘ１，ｘ２，ｘ３という
細かい座標を導入する。

【００１４】これにより、図３（ａ），（ｂ）（図３
（ａ），（ｂ）はメモリコントローラ10a,20a,30a,40a
により実行される動作である）のような、ｘ＝０〜３と
Ｙ＝０〜３による細分化された座標（さらに、デュアル
ポートメモリ１〜４も考慮されることになる）におい
て、書込まれたグラフィックデータ位置を考えることが
可能となる。

【００１５】本実施例において新たに付加されたメモリ
コントローラ10a,10b,20a,20b,30a,30b,40a,40b は、各
デュアルアポートメモリ１〜４へのデータ書込みを制御
し、周辺画素への並列書込みを実行する。各メモリコン
トローラ10a,10b,20a,20b,30a,30b,40a,40b は、リード
モディファイライト動作（アドレスを指定した後、一旦
リード動作で現在、フレームメモリに記憶されているデ
ータを読込み、そのデータに今回書込む描画データを上
書きするライト動作）を実行する。

【００１６】また、ｘポジション検出回路50は、ＧＣ10
0 から送出される16ビットの描画データを分析して、上
述のｘ方向の書込み位置（ｘ０，ｘ１，ｘ２，ｘ３）を
検出し、メモリコントローラ10a,10b,20a,20b,30a,30b,
40a,40b に通知する。

【００１７】パラレル／シリアル変換回路（Ｐ／Ｓ）60
は、実際の表示を行う際に、読出された並列データを直
列データに変換する回路であり、アドレスタイミング信
号発生器70は、読み出し時のアドレスおよびその他のタ
イミングを発生する回路である。

【００１８】上述したように、図３は本実施例の特徴的
動作を説明するための図であり、（ａ），（ｂ）はメモ
リコントローラ10a,20a,30a,40a （図１における上側の
コントローラ）により実行される動作であり、（ｃ），
（ｄ）はメモリコントローラ10b,20b,30b,40b （図１に
おける下側のコントローラ）により実行される動作であ
る。図中、実線の丸はＧＣにより書込まれる描画データ
（ＧＤ０〜ＧＤ15のいずれか）の位置を示し、点線の丸
は論理合成で同じデータが書込まれる位置を示し、空欄
は、リードモディファイライトにより、以前と同じデー
タが書込まれる位置を示す。

【００１９】このように、ＧＣ100 が書込もうとしたデ
ータ位置（すなわちメモリ画素，あるいはピクセルアド
レス）の周辺にも同じデータが書込まれ、太い線幅の描
画が同時に達成される。但し、周辺画素にアクセスする
際に、（ｃ），（ｄ）のように、指定されたアドレス
（Ｘ，Ｙ）を越えて他のアドレス域に入ってしまう場合
があるため、このような場合には、アドレス変換機能
（“１”インクリメント，“１”ディクリメント機能）
を持つ、メモリコントローラ10b,20b,30b,40b が、アド
レス変換を実行して同時書込みを可能としている。

【００２０】上述したように図４はメモリコントローラ
10a,20a,30a,40a と、メモリコントローラ10b,20b,30b,
40b の働きを具体的に示す（図３（ｄ）の場合における
書込みを示す）図である。各メモリコントローラは、４
×４（＝16ビット) のマトリックス状のデータビットに
同時にデータ書込みができ、10a,20a,30a,40aは指定さ
れたアドレス内のデータ書込みを担当し、10b,20b,30b,
40b は次のアドレスにまたがる場合のデータ書込みを担
当している。

【００２１】上述した動作を実行するメモリコントロー
ラ10a(20a,30a,40a も同様）は、例えば、図５のような
構成をしている。すなわち、ｘポジション検出回路50か
らのｘ＝０〜３のデータと、Ｙアドレスの下位２ビット
（ｙ０，ｙ１）と、描画データ（10ａについては、デー
タＧＤ０，ＧＤ４，ＧＤ８，ＧＤ12）が入力され、論理
合成回路80により16ビットデータが生成され、上述のデ
ータビットマトリックスに書込まれる。ラッチ81はリー
ドモディファイライトを実行する際、現在のデータを一
時的に記憶する。

【００２２】また、図６に示すように、メモリコントロ
ーラ10b(20b,30b,40b も同様）は、メモリコントローラ
10a と同様の構成（論理合成回路90，ラッチ91）の他
に、リード／ライト時のタイミング発生器92と、Ｘ，Ｙ
アドレスを±１の範囲で変換するための機構（ラッチ93
a,93b 、アドレス変換回路94a,94b)を有している。

【００２３】

【発明の効果】以上説明したように本発明は、グラフィ
ックコントローラが一画素幅のラインを書く時間とほぼ
同じ時間で、例えば３画素幅のラインを描画でき、文
字，図形等の線幅変更や画面塗りつぶしの際の描画速度
を大幅に向上できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】図１の実施例におけるフレームメモリの構成を
示す図である。

【図３】図１の実施例の特徴的動作を説明するための図
であり、（ａ），（ｂ）はメモリコントローラ10a,20a,
30a,40a により実行される動作であり、（ｃ），（ｄ）
はメモリコントローラ10b,20b,30b,40b により実行され
る動作である。

【図４】メモリコントローラ10a,20a,30a,40a と、メモ
リコントローラ10b,20b,30b,40b の働きを具体的に示す
（図３（ｄ）の場合における書込みを示す）図である。

【図５】メモリコントローラ10a(20a,30a,40a)の構成を
示す図である。

【図６】メモリコントローラ10b(20b,30b,40b)の構成を
示す図である。

【図７】従来のフレームメモリの構成を示す図である。

【図８】描画装置の一般的構成を示す図である。

【符号の説明】

１〜４デュアルポートメモリ 10a,10b,20a,20b,30a,30b,40a,40b メモリコントロー
ラＧＣグラフィックコントローラ

Claims

【特許請求の範囲】

【請求項１】フレームメモリ（300)に対し、グラフィ
ックコントローラ（100)がアクセスして画像データを書
込むグラフィックデータ描画装置であって、前記フレー
ムメモリ（300)は、ｎ個（ｎは２以上の自然数）のデュ
アルポートメモリにより構成され、各デュアルポートメモリにおいて、２つのアドレス変数
（Ｘ，Ｙ）を含む平面に、マトリックス状に（ｍ×ｍ）
ビット（ｍは２以上の自然数）のデータビットが配置さ
れており、さらに、前記デュアルポートメモリのそれぞれに対応し
てメモリコントローラ（10a,10b,20a,20b,30a,30b,40a,
40b)が設けられ、各メモリコントローラは、デュアルポ
ートメモリの前記（ｍ×ｍ）ビットのマトリックス状に
配置されたデータビットに一括してメモリデータを書込
むことが可能であり、前記グラフィックコントローラ（100)から所定アドレス
（Ｘ_ｉ，Ｙ_ｊ）に書込むべきグラフィックデータ（ＧＤ
０〜ＧＤ15) が出力されると、各メモリコントローラ
は、前記所定アドレス（Ｘ_ｉ，Ｙ_ｊ）とグラフィックデ
ータ（ＧＤ０〜ＧＤ15) が持つ情報に基づいて、グラフ
ィックコントローラ（100)が書込もうとしたメモリ画素
を検出し、そのメモリ画素に加えて、そのメモリ画素に
連接する周辺のメモリ画素についても同じデータを書込
むことを特徴とするグラフィックデータ描画装置。