JPS63155184A

JPS63155184A - 表示制御装置

Info

Publication number: JPS63155184A
Application number: JP61301758A
Authority: JP
Inventors: 宏和板垣
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1986-12-19
Filing date: 1986-12-19
Publication date: 1988-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＣＲＴディスプレイ等の表示装置に関し、特に
表示画面を縦方向に複数個分割して画面分割表示を行な
う処理に関する。

（従来の技術）従来から、ＣＲＴディスプレイ等の表示装置の表示画面
を縦方向（垂直方向）に複数個分割して画面分割表示を
行なう処理は、一般にスクリーン・ノ（−ティジョン処
理（以下、ｓｐ処理と略す）として知られている。第７
図（ａ）は表示画面を縦方向に４分割する場合の表示画
面を示す。従来のｓｐ処理は、分割画面（ｆｆｌ）の先
頭表示アドレスＳＡＤ　１（（＝１．２，３．４）及び
分割画面の縦方向ライン数ＬＣＶｊを含む画面分割情報
をすべてソフトウェアでアで管理する方式に大別される
。このうち、ソフトウェアによる管理では分割画面の移
動、全面書替光、スムーズスクロール等の処理をすべて
ソフトウェアで行う必要があるため、ハードウェアによ
る管理にくらべ処理時間を多く必要とする。従って、現
在はＳＰ処理をハードウェアで実現する方式が主流とな
っている。

現在、ｓｐ処理を含むＣＲＴディスプレイの表示画面操
作方式の１つであるマルチウィンドウ方式として、米国
マイクロソフト社の提唱したＭＳウィンドウ方式が知ら
れている。本方式は第７図（ａ）に示すように、表示画
面を縦、横の境界で区切ってウィンドウを構成するもの
で、ティリング（ＴＩＩ、ＩＮＧ　）方式とも呼ばれて
いる。現在、マルチウィンドウ方式としてはこのティリ
ング方式以外に、ウィンｒつの重ね合わせ機能までサポ
ート可能ナオーバラッピング（０ＶＥＲＬＡＰＰＩＮＧ
　）方式がある。このオーバラッピング方式はウィンド
ウの縦、横移動、ウィンドウの重ね合わせ機能までサポ
ートする必要があるので、前述のティリング方式の機能
をすべて包含することになる。また、ＳＰ処理は縦方向
のみの画面分割機能なので、ティリング方式の一部の機
能を負担することになる。以上説明したオーバラッピン
グ方式、ティリング方式及びｓｐ方式の機能別包含関係
を図示すれば、第７図（ｂ）のとおり表わさｎる。

ここで、ティリング方式の高速化、すなわちウィンドウ
画面の移動、全面書替え及びスムーズスクロール等の高
速化は、８２機能を専用のノ・−ドウエアで実現するこ
とで、かなり期待できることになる。現在、汎用のＣＲ
ＴＣＬＳＩでＳＰ処理をサポートシているものには、日
本電気■製μＰＤ７２２０（画面２分割）、富士通■製
ＭＢ８９３２１及びＭＢ８９３２２（画面４分割）等が
ある。これらのＣＲＴＣＬＳＩは、画面の分割情報、す
なわちＳＡＤやＬＣＶを専用レジスタに設定することで
ＳＰ処理を実施している。

しかしながら、表示画面を５分割以上サポートする専用
ハードウェアでＳＰ処理を行うには、上記市販されてい
るＣＲＴＣＬＳＩの内蔵機能では実現できない。

そこで、ＳＰ処理を専用ハードウェアで実現するために
は、第８図に示すブロック構成で回路を組むことが考え
ら詐る。この構成の特徴は、分割画面１）の先頭表示ア
ドレスＳＡＤ　ｉ及び縦方向ライン数ＬＣＶ　ｉの画面
分割情報を、それぞれ専用のレジスタに設定することに
ある。第８図は、画面４分割の場合の構成を示す。同図
において、レジスタ１ａ〜１ｄはそれぞれ、各分割画面
の先頭に表示すべき表示データの図示しないリフレッシ
ュメモリのリフレッシュアドレスである先頭表示アドレ
スＳＡＤ　１〜５ＡＤ４を保持する。レジスタ２３〜２
ｄはそれぞれ、分割画面の縦方向ライン数ＬＣＶＩ〜Ｌ
ＣＶ４を保持する。データセレクタ３は、レジスタ１８
〜１ｄの出力のうち１つを選択して出力する。

データセレクタ４は、し・ノスタ２ａ〜２ｄの出力のう
ち１つを選択して出力する。アップカウンタ５は、デー
タセレクタ３から出力されたＳＡＤ　ｉを初期カウント
値としてカウントアツプ動作を行ない。表示アドレス（
リフレッシニアドレス）全図示しないリフレッシュメモ
リに出力する。ダウンカウンタ６は、データセレクタ４
から出力されたＬＣＶｉを初期カウント値としてカウン
トダウン動作を行ない、分割画面の境界に達したことを
検出した（カウント値がゼロになる）時点で？ロー信号
を発する。制御ロジック７は、図示する各部を後述する
ように有機的に制御する。アドレスバス８は３ビツトの
アドレスバスで、レジスタ１ａ〜ｌｄ及びレジスタ２８
〜２ｄのうちのいずれかを選択するためのアドレス（図
示しない上位装置から送出される）をアドレスデコーダ
９に与える。

アドレスデコーダ９はアドレスバス８かう受取った３ビ
ツトのアドレスを８ビツトに展開し、レジスタ１ａ〜１
ｄ及びレジスタ２ａ〜２ｄのうちのいずれかを選択する
。データバス１０は、図示しない上位装置から出力され
た分割画面の先頭表示アドレス５ＡＤｉ及び縦方向ライ
ン数ＬＣＶ　ｉを、レジスタ１ａ〜１ｄ及びレジスタ２
８〜２ｄに与える。

リフレッシュアドレスバス１１は、アップカウンタ５か
ら出力されたり７レツシ二アドレスをリフレッシュメモ
リに供給する。

動作を説明すると、表示画面の走査に先立ち、レジスタ
１ａ〜１ｄ及びレジスタ２ａ〜２ｄの初期設定動作とし
て、図示しない上位装置からアドレスバス８及びアドレ
スデコーダ９で指定される順序で、データバス１０上に
送出された先頭表示アドレスＳＡＤ　１〜５ＡＤ４がそ
れぞれレジスタ１ａ〜１ｄに設定され、縦方向ライン数
ＬＣｖ１〜ＬＣＶ４がそれぞれレジスタ２ａ〜２ｄに設
定される。次に、表示画面走査時の最初の動作として、
制御ロジック７はデータセレクタ３に制御信号を送出し
、レジスタ１ａの出力を選択させる。これにより、レジ
スタ１ａに設定された先頭表示アドレス５ＡＤＩは、デ
ータセレクタ３を介してアップカウンタ５にロードされ
る。アップカウンタ５はこのＳＡＤ　１から制御ロジッ
ク７からのタイミング信号に従い順次カウントアツプ動
作を行ない、連続するりフレッシェアドレスをリフレッ
シュアドレスバス１１に出力する。一方、制御ロジック
７はデータセレクタ４に制御信号を送出し、レジスタ２
ａの出力を選択させる。これによシ、レジスタ２ａに設
定された縦方向ライン数ＬＣＶＩは、データセレクタ４
を介してダウンカウンタ６にロードされる。ダウンカウ
ンタ６は制御ロジック７からのタイミング信号に従い順
次カウント動作をし、縦方向ライン数ＬＣＶＩをカウン
トすると、すなわち第７図（、）の分割画面（１）と分
割画面（２）の境界を検出すると、ゴロ−信号を制御ロ
ジック７に出力する。このプロー信号を受けた制御ロジ
ック７はデータセレクタ３にレジスタ１ｂの出力を選択
するよう指示を出し、またデータセレクタ４にレジスタ
２ｂの出力を選択するよう指示を出す。これにより、ア
クグカウ／り５には先頭表示アドレス５ＡＤ２が設定さ
れ、ダウンカウンタ６には縦方向ライン数ＬＣＶ２が設
定される。そして、上述したようにしてアップカウンタ
５及びダウンカウンタ６はカウント動作し、第７図（、
）に示す分割画面（２）の走査が行なわれる。以下、同
様にして、分割画面（３）及び分割画面（４）が走査さ
れる。

そして、表示画面１フレームの走査が終了した後の垂直
帰線期間に、再びレジスタ１８〜１ｄ及びレジスタ２ａ
〜２ｄにそれぞれ先頭表示アドレスＳＡＤ　ｉ及び縦方
向ライン数ＬＣＶｉが設定され、同様にして分割画面が
形成される。

このように、先頭表示アドレスＳＡＤ　ｉ及び縦方向ラ
イン数ＬＣＶｓのそれぞれに対応して専用のレジスタを
設けることにより、ＳＰ処理をハードウェアで実現する
ことができる。尚、上記構成は４つの縦方向分割画面を
表示するものであったが、レジスタの数を増やし、これ
に対応してアドレスデコーダのアドレス展開を増やすこ
とによシ、５分割以上の画面表示をハードウェアで実現
できる。

尚、上述したＭＳウィンドウ方式は「ＡＳＣＩＩ　Ｊ、
ｖｏｌ　８　、　＃５　、１９８４年５月、Ｐ１４０〜
１６２に詳しい説明がある。

（発明が解決しようとする問題点）しかしながら、上記従来の表示制御装置にあっては画面
分割情報を専用レジスタに設定するため、分割画面数が
増える程、専用レジスタ数が増え、かつ制御が複雑とな
るので、ＭＳウィンドウを含むマルチウィンドウ方式に
おける８２機能をサポートする汎用回路としては不充分
であった。

従って、本発明は上記問題点を解決し、分割画面数に制
限のないハードウェア構成の表示制御装置を提供するこ
とを目的とする。

（問題点を解決するための手段）本発明は、表示画面を縦方向に分割するために、表示画
面に対応して表示データのりフレッシェアドレスを生成
する表示制御装置に係る。

本発明はこのような表示制御装置を、各分割画面の先頭
に表示すべき表示データのリフレッシュアドレスである
先頭表示アドレスと各分割画面の縦方向ライン数を格納
するメモリと、メモリから読出された先頭表示アドレス
を格納するレジスタと、メモリから読出された縦方向ラ
イン数を設定するカウンタと、表示画面上の表示位置に
表示すヘキ表示データの連続するりフレンシーアドレス
を発生させるためのりフレッシニアドレスカウンタと、
前記レジスタの出力と前記リフレッシ−アドレスカウン
タの出力とを加算する加算器と、前記カウンタが縦方向
ライン数を計数したとき、及び垂直帰線期間中に、前記
メモリにアドレスを供給するメモリアドレス供給用カウ
ンタとを設けて構成した。

（作用）表示走査の垂直帰線期間中に、メモリアドレス番供給用カウンタはメモリアドレスを与え、表示画面の最
上部に位置する分割画面の先頭表示アドレスと縦方向ラ
イン数とを出力させる。レジスタはメモリから読出され
た先頭表示アドレスを格納し、カウンタはメモリから読
出された縦方向ライン数を設定する。加算器は、レジス
タに格納された先頭表示アドレスとりフレソシーアドレ
スカウンタのカウント値とを加算する。この加算動作は
カウンタが縦方向ライン数を計数するまで行なわ扛る。

従って、加算器から、先頭表示アドレスから当該分割画
面の最終りフレッシュアドレスまで、連続したりフレッ
シュアドレスが得られる。

カラン戸１方向うイン数を計数すると、メモリアドレス
供給用カウンタはメモリに指示を出し、次の分割画面の
先頭表示アドレス及び縦方向ライン数を出力させる。以
下、同様にして、リフレッシュアドレスが生成される。

（実施例）はじめに、本発明の構成を第１図を参照して説明する。

第１図は本発明の構成を示すブロック図である。

同図において、メモリ１２は、分割画面の先頭表示アド
レスＳＡＤ　ｉ及び縦方向ライン数ＬＣＶｆｆｌの画面
分割情報を格納する。レジスタ１３は、メモリ１２から
読出された分割画面の先頭表示アドレスＳＡＤ　ｉを一
時的に格納する。カウンタ１４は、メモリ１２から読出
さｎた分割画面の縦方向ライン数ＬＣＶｊを設定するダ
ウンカウンタで、表示期間識別信号１０５に同期してデ
クレメントし、　　ＬＣＶｊをカウントした時点でポロ
ー信号を発する。リフレッシュアドレスカウンタ１５は
水平１ワ一ド分のクロック１０１に同期して、カウント
信号を出力する。

加算器１６は、レジスタ１３から読出された先頭表示ア
ドレス５ＡＤｉとリフレッシュアドレスカウンタ１５か
らのカウント信号とを加算して、リフレッシュアドレス
バス１７にリフレッシュアドレスを出力する。メモリア
ドレス供給用カウンタ１８は、メモリ１２に０から連続
するアドレスを供給する。タイミング発生器１９は、メ
モリアドレス供給用カウンタ１８にそのカウンタ値を１
つずつアップさせるためのカウントアツプ信号１０２を
出力し、またレジスタ１３にメモリ１２から先頭表示ア
ドレス５ＡＤｉをロードするためのタイミング信号１０
３を出力し、更にカウンタ１４にメモリ１２から縦方向
ライン数ＬＣＶｉをロードするためのタイミング信号１
０４を出力する。

メモリ１２は第２図（ａ）に示す表示画面に対し、同図
（ｂ）に示すように画面分割情報を格納している。

すなわち、ｎ分割の表示画面に対し、メモリ１２はその
書込みアドレスの小さい方から順にＬＣＶＩ　。

５ＡＤＩ　、ＬＣＶ２．５ＡＤ２　、−　、ＬＣＶｎ、
５ＡＤｎを記憶している。

以下、本発明の詳細な説明する。

まず、画面表示走査開始時、又は表示画面１フレームの
画面走査が終了して垂直帰線時間に入った時点で、タイ
ミング発生器１９から図示しない信号線を介してカウン
タクリア信・号がリフレッシ−アドレスカウンタ１５及
びメモリアドレス供給用カウンタ１８に与えられる。こ
れによシ、これらのカウンタのカウント値は加”にクリ
アされる。

次に、メモリアドレス供給用カウンタ１８は、メモリ１
２にアビレフ０番地を与える。これにより、メモリ１２
のアドレス０番地に格納されている縦方向ライン数ＬＣ
ＶＩは、タイミング発生器１９から出力されたタイミン
グ信号１０４に従って、カウンタ１４にロードされる。

次に、タイミング発生器１９はメモリアドレス供給用カ
ウンタ１８にカウントアツプ信号１０２を与える。これ
を受けたメモリアドレス供給用カウンタ１８はカウント
アツプし、メモリ１２のアビレフ１番地を与える。メモ
リ１２のアビレフ１番地に格納されている先頭表示アド
レス５ＡＤＩは、タイミング発生器１９から出力された
タイミング信号１０３に従って、レジスタ１４にロード
さｎる。以上の動作により、第２図（ａ）に示す分割画
面（１）の縦方向ライン数ＬＣＶＩがカウンタ１４にセ
ットされ、先頭表示ア・ドレス５ＡＤＩがレジスタ１３
にセットされる。

次に、垂直帰線期間が終了し、表示画面の走査期間に入
ると、図示しない上位装置から送出されてくる水平１ワ
一ド分のクロックを受けたりフレッシェアドレスカウン
タ１５はカウント動作を開始し、カウント信号を出力す
る。加算器１６はしり一ジスタ１３からの先頭表示アドレス５ＡＤＩとカウト信
号とを受取シ、５ＡＤＩからカウントアツプ信号に従い
連続するリフレッシュアドレスをリフレッシュアドレス
バス１７に送出する。

一方、カウンタ１４は表示期間識別信号１０５に従って
一水平走査ごとにデクリメントする。そして蟲初設定し
た縦方向ライン数ＬＣＶＩまで水平走査が行なわれると
、カウンタ１４はタイミング発生器１９にゴロ−信号を
与える。以上の動作から、カウンタ１４がボロー信号を
発生するまで、加算器１６から出力されるリフレッシュ
アドレスは第２図（ａ）に示す５ＡＤＩ　〜（５ＡＤＩ
　−１）　＋　ｍ−ＬＣＶＩまでの連続したアドレスと
なる。

ボロー信号が出力されると、タイミング発生器１９は分
割画面（１）から分割画面（２）への水平帰線期間に、
カウントアツプ信号１０２を発生する。これを受けたメ
モリアドレス供給用カウンタ１８はインクリメントし、
メモリ１２のアドレス２番地を指定する。そして、タイ
ミング発生器１９！″ｉタイミング信号１０４を発し、
これによりメモリ１２のアドレス２番地から分割画面（
２）の縦方向ライン数ＬＣＶ２がカウンタ１４にロード
される。更に、タイミング発生器１９はカウントアンプ
信号１０２を発し、これを受けたメモリアドレス供給用
カウンタ１８はメモリ１２のアドレス３番地を指定する
。そして、タイミング発生器１９はタイミング信号１０
３を発し、これによりアドレス３番地から先頭表示アド
レスＳＡＤ　２がレジスタ１３にロードさｎる。以下、
前述した動作と同様にして、カウンタ１４がＬＣＶ２を
カウントしたことによりゴロ−信号が発せられるまで、
加算器１６からリフレッシュアドレスが出力される。こ
の結果、分割画面（２）ノリ７　Ｌ’　ｙ　’／　ユ７
ドｖス５ＡＤ２〜（５ＡＤ２−１　）＋ｍ−ＬＣｖ２ま
での連続したアドレスが得られる。

同様の動作は分割画面（ｎ）までくシ返され、第２図（
、）の分割画面のりフレツアーアドレスが得られる。

次に、第１図のブロック図を実際のハードウェア素子で
構成した場合の本発明の実施例を、第３図の回路図を用
いて説明する。第３図において、中央処理装置（以下、
ＣＰＵと略す）１２により制御さｎる表示制御装置２０
は第１図のブロック構成を具現化したもので、以下のと
おシ構成される。

双方向バッファ２２は、ＣＰＵ　２１側のデータバス２
３と表示制御装置２０内部のデータバス２４とを結合す
る。マルチプレクサ２５は、ＣＰＵ　２１からのアドレ
スバス２６とメモリアドレス供給用カウンタ２７からの
アドレスバス２８とをＣＰＵ　２１からの切替信号を受
けて切替える。メモリアドレス供給用カウンタ２７はク
リア信号１１３を受けてクリアし、カウントアツプ信号
１１４に同期してインクリメントする。メモリ２９は第
２図（ａ）の表示画面に対し、第２図（ｂ）に示すとお
り画面分割情報を格納する。この画面分割情報は、ＣＰ
Ｕ　１からアドレスバス２６及びマルチプレクサ２５を
介して与えられるメモリアドレスに従い、データバス２
３及び双方向バッファ２２を介してＣＰＵ　１から書込
まれる。レジスタ３０はデータバス２４を介してメモリ
２９に接続さｎ、タイミング信号１０８を受けてロード
したメモリ２９からの分割画面（ｊ）の先頭表示アドレ
スＳＡＤ　ｉを一時格納する。

カウンタ３１はダウンカウンタであって、データバス２
４を介してメモリ２９に接続され、タイミング信号１０
９を受けてロードしたメモリ２９からの分割画面１）の
縦方向ライン数ＬＣＶ　ｉを設定し、ダウンカウント信
号１１０に従いＬＣＶ　ｉをカウントした時点でゴロ−
信号１０７を発する。リフレッシュアドレスカウンタ３
２はクリア信号１１１を受けて０”にクリアされ、カウ
ントアツプ信号１１２に同期して１つずつインクリメン
トし、カウント値を出力する。加算器３３はレジスタ３
゜からの先頭表示アドレス５ＡＤｉとリフレッシュアド
レスカウンタ３２のカウント値とを加算し、リフレッシ
ュアドレスバス３４にリフレッシュアドレスを出力する
。タイミング発生器３５は、表示画面の１キャラクタ分
に相当するキャラクタクロック１１５に基づき、カウン
トアツプ信号１１２を発生する。カウントアツプ信号１
１２はキャラクタクロック１１５のうち、水平帰線期間
中のクロックを停止させたものに相当する。タイミング
発生器３５はまた、表示期間識別信号１１６を受取シ、
これをダウンカウント信号１１０として出力する。更に
、タイミング発生器３５はプロー信号１０７を受取った
後、及び垂直同期信号１１７がオンの間キャラクタクロ
ック１１５に同期してカウントアツプ信号１１４、タイ
ミング信号１０８及びタイミング信号１０９を発生する
。

次に、本実施例の動作を説明する。

第４図に示す表示画面を作成するために、ＣＰＵ２１は
メモリ２９に第２図（ｂ）に示す画面分割情報を書込む
。このために、ＣＰＵ　１はマルチプレクサ２５に切替
信号１０６を送出してアドレスバス２６を選択させ、メ
モリ２９に書込みアドレスを順次カウントアツプして供
給することによシ、データバス２３、双方向バッファ２
２及びデータバス２４を介して送出したＬＣＶＩ、５Ａ
ＤＩ、ＬＣＶ２，５ＡＤ２．−　、ＬＣＶｎ。

５ＡＤｎを書込みアドレスの小さい方から順に格納する
。その後、最初にメモリ２９から垂直帰線期間時（第４
図の破線Ｖで示す時点）に縦方向ライン数ＬＣＶＩ及び
先頭表示アドレス５ＡＤＩが読出される。

第５図は、この垂直帰線期間時の動作タイミング図であ
る。タイミング発生器３５は表示期間識別信号１１６が
オフで（第５図（ｂ）　）、垂直同期信号１１７がオン
のとき（第５図（ａ））にクリア信号１１３をローレベ
ルにセットする（第５図（ｄ））ことによシ、メモリア
ドレス供給用カウンタ２７をＯ番地にセットする。これ
により、アドレスバス２８上にはアドレス０番地が送出
される（第５図（ｆ））。このアドレス０番地は、マル
チプレクサ２５を介して（ＣＰＵ　１はメモリ２９に画
面分割情報を書込んだ後、切替信号１０６を送出してマ
ルチプレクサ２５をアドレスバス２８側に切替えさせて
おく）、メモリ２９に与えられる。これを受けて、メモ
リ２９はデータバス２４上に、第４図の分割画面（１）
の縦方向ライン数ＬＣＶＩを出力する（第５図（ｇ））
。タイミング発生器３５は、クリア信号（第５図（ｄ）
）を発した後のキャラクタクロック１１５のノクルスの
立上りに同期して、カウンタ３１にローレベルのタイミ
ング信号１０９を出力する（第５図（ｈ））。このタイ
ミング信号１０９に同期して、カウンタ３１はデ−タバ
ス２４上の縦方向ライン数ＬＣＶＩをロードする。次の
キャラクタクロック１１５のパルスの立上りに同期して
、タイミング発生器３５はカウントアツプ信号１１４を
発する（第５図（ｅ））。これを受けたメモリアドレス
供給用カウンタ２７は、アドレスバス２８をアドレス１
番地とする（第５図（ｆ））。これによシ、メモリ２９
からデータバス２４上に出力された先頭表示アドレス５
ＡＤＩは、その次のキャラクタクロック１１５の・ぐル
スの立上シに同期して出力されるタイミング信号１０９
（第５図（１））に同期して、レジスタ３０内にロード
される。

以上のようにして、第４図の分割画面（１）の先頭表示
アドレス５ＡＤＩがレジスタ３０にロードされ、縦方向
ライン数ＬＣＶ　１がカウンタ３１にロードされた後、
垂直帰線期間終了時にタイミング発生器３５はクリア信
号１１１をローレベルに設定することによシ、リフレッ
シュアドレスカウンタ３２を１０”にクリアする（第５
図（ｊ））。そして、表示期間識別信号１１６がオフか
らオンになった時点のキャラクタクロック１１５のノ９
ルスの立上りに同期して、加算器３３はレジスタ３０内
の先頭表示アドレス５ＡＤＩとリフレッシュアドレスカ
ウンタ３２のカウント値″′０”とを加算し、リフレッ
シ−アドレス／マス３４にリフレッシュアドレスＳＡＤ
　１を出力する（第５図（ｋ））。次のキャラクタクロ
ック１１５の／４’ルスに同期して、タイミング発生器
３５から送出されたカウントアツプ信号１１２を受けた
りフレソシェアドレスカウンタ３２はカウント値”１”
を出力する。このカウント値″１”は加算器３３で５Ａ
ＤＩと加算され、５ＡＤ１＋１がリフレッシュアドレス
バス３４上に出力される（第５図（ｋ））。以下、順次
５ＡＤＩとリフレッシュアドレスカウンタ３２のカウン
ト値とが、表示期間識別信号１１６がオフになるまで加
算され、リフレッシュアドレスが作成される。

第６図は第４図の分割画面（１）から分割画面（２）へ
走査が移動する水平帰線期間前後の動作タイミング租で
ある。前述したように、表示期間識別信号１１６がオフ
になった時定で加算器３３は加算動作を中止する。この
時点のリフレッシュアドレスは、分割画面（１）の最終
表示アドレス（ＳＡＤＩ−１）＋ｍ−ＬＣｖ１である。

この時点でカウンタ３１は？ロー信号１０７を出力する
（第６図（Ｃ））。これを受けたタイミング発生器３５
は、キャラクタクロック１１５（第６図価））の次のパ
ルスの立上シに同期してカウントアツプ信号１１４をハ
イレベルに設定する。これにより、メモリアドレス供給
用カウンタ２７はアドレスバス２８上にアドレス２番地
を出力する（第６図（ｅ））。そして、メモリ２９から
データバス２４上に、第４図に示す分割画面（２）の縦
方向ライン数ＬＣＶ２が送出される（第６図（ｆ））。

このＬＣＶ２は、次のキャラクタクロック１１５のパル
スの立上りに同期して発せられるタイミング信号１０９
に同期して、カウンタ３１にロードされる（第６図（ｇ
））。次のキャラクタクロック１１５の／ぞルスの立上
りに同期して発せらｎるカウントアンプ信号１１４に従
い、アドレスバス２８上にはアドレス３番地が送出され
（第６図（ｅ））、これを受けてメモリ２９から分割画
面（２）の先頭表示アドレス５ＡＤ２がデータバス２４
上に送出される（第６図（ｆ））。そして、タイミング
信号１０８（第６図（１））に同期して、この５ＡＤ２
はレジスタ３０にロードされる。その後、クリア信号１
１１（第６図１）　）によシリフレッシュアドレスカウ
ンタ３２が０″にクリアされた後、前記分割画面（１）
に係る動作と同様にして分割画面（２）のりフレッシ二
アドレス５ＡＤ２〜５ＡＤＺ　＋（ｍ　−１）　ｄ作成
される。以下、同様にして、分割画面（ｎ）までの連続
したリフレッシュアドレスが作成される。

このようにして生成された表示画面に対応する各分割画
面の連続するリフレッシュアドレス（′１図示しないリ
フレッシ−メモリに与えられ、リフレッシュメモリから
読出された表示データは図示しないキャラクタジェネレ
ータで文字ツクターンに変換された後、ＣＲＴディスプ
レイのラスク走査に従って逐次表示される。

（発明の効果）以上説明したように、本発明によれば、各分割画面の先
頭表示アドレス及び縦方向ライン数を専用のメモリに格
納しておき、表示画面の走査時に表示画面の表示位置に
対応した先頭表示アドレス及び縦方向ライン数を読出し
、この縦方向ライン数が計数される間、先頭表示アドレ
スをもとに連続したリフレッシュアドレスを生成するこ
ととしたため、分割画面の数に制限のないハードウェア
構成の表示制御装置が得られる。換言すれば、従来のよ
うに分割面ｌ数を増やすためには、画面分割情報を一時
格納するレジスタを増やさなければならず、従って分割
画面作成のハードウェアとしては不充分であったという
問題点は解決する。このため、現在性なわれているマル
チウィンドウ方式に幅広く適用できる。′！た、本発明
は汎用のＣＲＴＣＬＳＩが用いている信号に基づきリフ
レッシ−アドレスを生成しているので、本発明をＬＳＩ
化すｎば汎用ＣＲＴＣＬＳＩに対するｓｐ機能の拡張バ
ージョンとして用いることもできる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図（、）
は本発明により表示される画面を示す図、第２図（ｂ）
は第１図のメモリ１２の内部情報を示す図、第３図は第
１図を具現化した本発明の実施例の回路図、第４図は本
実施例で表示される画面を水平帰線期間及び垂直帰線期
間とともに示す図、第５図は本実施例の垂直帰線期間の
動作タイミング図、第６図は本実施例の水平帰線期間前
後の動作タイミング図、第７図（ａ）ばＳＰ（スクリー
ン・パーティション）処理を含むｕｓウィンドウ方式に
よる表示画面全示す図、第７図（ｂ）はマルチウィンド
ウ機能に属する各方式の機能別包含関係を示す図、及び
第８図は従来のｓｐ処理を実現するハードウェアのブロ
ック図である。 ■ａ〜１ｄ・・・レジスタ、２ａ〜２ｄ・・・レジスタ
、３・・・データセレクタ、４・・・データセレクタ、
５・・・アップカウンタ、６・・・ダウンカウンタ、７
・・・制御ロジック、８・・・アドレスバス、９・・・
アドレスデコーダ、１０・・・データバス、１１・・・
リフレッシュアドレスバス、１２・・・メモリ、１３・
・・し・ソスタ、１４・・・カウンタ、１５・・・リフ
レッシュアドレスカウンタ、１６・・・加算器、１７・
・・リフレッシュアドレスバス、１８・・・メモリアド
レス供給用カウンタ、１９・・・タイミング発生器、２
０・・・表示制御装置、２１・・・中央処理装置、２２
・・・双方向バッファ、２３・・・データバス、２４・
・・データバス、２５・・・マルチプレクサ、２６・・
・アドレスバス、２７・・・メモリアドレス供給用カウ
ンタ、２８・・・アドレスバス、２９・・・メモリ、３
０・・・レジスタ、３１・・・カウンタ、３２・・・リ
フレッシュアドレスカウンタ、３３・・・加算器、３４
・・・リフレッシュアドレスバス、３５・・・タイミン
グ発生器、１０１・・・水平１ワ一ド分のクロック、１
０２・・・カウントアツプ信号、１０３・・・タイミン
グ信号、１０４・・・タイミング信号、１０５・・・表
示期間識別信号、１０６・・・切替信号、１０７・・・
ゴロ−信号、１０８・・・タイミング信号、１０９・・
・タイミング信号、１１０・・・ダウンカウント信号、
１１１・・・クリア信号、１１２・・・カウントアツプ
信号、１１３・・・クリア信号、１１４・・・カウント
アツプ信号、１１５・・・キャラクタクロック、１１６
・・・表示期間識別信号、１１７・・・垂直同期信号。特許出願人　沖電気工業株式会社特許出願代理人　　弁理土山　本　恵　−ビニ＼ＬＮ−一−−−一一一−−−−

Claims

【特許請求の範囲】表示画面を縦方向に分割するために、表示両面に対応し
て表示データのリフレッシュアドレスを生成する表示制
御装置において、各分割画面の先頭に表示すべき表示データのリフレッシ
ュアドレスである先頭表示アドレスと各分割画面の縦方
向ライン数を格納するメモリと、メモリから読出された
先頭表示アドレスを格納するレジスタと、メモリから読出された縦方向ライン数を設定するカウン
タと、表示画面上の表示位置に表示すべき表示データの連続す
るリフレッシュアドレスを発生させるためのリフレッシ
ュアドレスカウンタと、前記レジスタの出力と前記リフレッシュアドレスカウン
タの出力とを加算する加算器と、前記カウンタが縦方向ライン数を計数したとき、及び垂
直帰線期間中に、前記メモリにアドレスを供給するメモ
リアドレス供給用カウンタと、を具備して構成されるこ
とを特徴とする表示制御装置。