KR100188990B1

KR100188990B1 - 데이타 중계 장치 및 이것을 이용한 비디오 게임 장치

Info

Publication number: KR100188990B1
Application number: KR1019960702756A
Authority: KR
Inventors: 오사무 호소까와
Original assignee: 이리마지리 쇼우이치로; 가부시끼 가이샤 세가 엔터프라이지즈
Priority date: 1994-09-27
Filing date: 1995-09-26
Publication date: 1999-06-01
Also published as: BR9506375A; RU2134447C1; WO1996010230A1; KR960706133A; US5816921A; EP0735490A1; EP0735490A4

Abstract

복수개의 데이타 송수신 회로 사이에서 데이타 버스를 통하여 데이타의 전송 중계를 행하는 데이타 중계 장치에 있어서, 메모리로부터 판독된 데이타를 연속하여 전송가능한 데이타 중계를 행한다. 또한, 복수 바이트 단위로 판독가능한 메모리의 데이타를 바이트 경계로부터 기입하기 위한 DMA를 갖는다. 이 같은 데이타 중계 장치는 비디오 게임 장치에 적용하는 것이 유리하다. 데이타 중계 장치의 기본 구성으로서 복수개의 데이타 송수신 회로 장치와, 저마다 대응하는 버스를 통하여 접속되는 복수개의 버스 인터페이스 회로와, 하나의 버스 인터페이스 회로로 송출되는 데이타를 다른 버스 인터페이스 회로에 중계하는 직접 메모리 억세스 회로(DMA)를 구비한다. 또한, 상기 복수개의 버스 인터페이스 회로는 접속되는 버스의 버스 사이즈에 대응하여 데이타의 분할 및 결합을 행하여 다른 버스 인터페이스 회로로 중계하도록 구성된다.

Description

[발명의 명칭]

데이타 중계 장치 및 이것을 이용한 비디에 게임 장치

[기술 분야]

본 발명은 데이타 중계 장치에 관한 것으로, 특히 복수의 데이타 수신 회로 장치 사이에서 데이타 버스를 통하여 에이타 전송을 행하기 위한 데이타 중계 장치에 관한 것이다. 여기에서 본 발명에 있어서, 데이타 송수신 회로 장치를 데이타 버스 상에 데이타를 토출 또는 데이타 버스 상의 데이타를 취득할 수 있는 회로 장치로서 정의하면, 메모리도 데이타 송수신 회로 장치이며, 본 발명은 또한 해당 메모리로부터 판독된 데이타를 연속하여 전송 가능하게 하는 데이타 중계 장치에 관한 것이다. 또, 메모리로부터 복수 바이트를 단위로 하여 판독 가능한 경우에 전송측 메모리에 데이타를 바이트 경계로부터 기록을 개시하기 위한 데이타 중계 장치에 관한 것이다. 또한, 이들 데이타 중계 장치를 이용한 비디오 게임 장치에 관한 것이다.

[배경 기술]

비디오 게임 장치 등의 데이타 처리 장치 즉, 정보 처리 장시에 있어서, 각 기능마다 데이타 처리를 분담하는 복수의 기능 회로로서의 상기 정의된 데이타 송수신 회로 장치를 갖고, 이들 복수의 데이타 송수신 회로 장치 사이, 일례로서 CPU와 메모리 사이에서 데이타의 송수신이 고속으로 행해질 필요가 있다.

이를 위하여 복수의 CPU, 메모리 등의 각각 데이타 송수신 회로 장치로서 데이타 버스에 접속되고, 이 버스를 통하여 데이타의 전송이 행해진다. 여기에서, 이와 같은 버스를 통한 어드레스의 전송에 관한 종래예의 구성은 하나의 데이타 버스에 CPU, RAM, VDP(비디에 디스플레이 프로세서)등의 모든 데이타 송수신 회로장치가 접속된 것이었다.

이와 같은 버스 구성인 경우, 버스 상에 존재하는 데이타는 데이타의 충돌을 회피하기 위하여 어떤 시각에 보통 한개 여야만 한다.

따라서, 예를 들면 CPU와 RAM 사이, 외부 기억 장치와 VDT 사이와 같은 복수 종류의 데이타 전송을 동시에는 행할 수 없다는 문제가 있다. 또한, 각각의 데이타 송수신 회로 장치가 받아들이는 버스 사이즈가 상이한 경우, 그 회로 장치마다 공통 버스(CPU 버스)와의 인터페이스 회로를 갖지 않으면 안된다는 문제가 있다.

한편, 데이타 처리 장치 즉, 정보 처리 장치의 일례로서 비디오 게임 장치에서는 장치 본체 외에 본체 장치에 착탈 가능한 외부 기억 장치 즉, 메모리 카트리지를 접속하여 메모리 카트리지로부터 판독된 데이타가 버스를 통하여 본체 장치측에 입력된다.

또한, 최근 CPU의 처리 속도가 향상하여 시스템에 있어서의 데이타 전송 속도가 빨라지고 있다.

이같은 경우, 데이타 전송 속도가 빠르면 외부에 장애 전파로서 누설되는 것이 상정된다. 이와 같은 누설 장애 전파를 방지하기 위해 FCC(Federal Communication Commission: 미국 연방 통신 위원회) 등에 의해 기준이 정해져 있다.

이에 따라, FCC 규칙을 만족하기 위해서는 본체 장치에 착탈 가능한 외부 기억 장치로부터 본체 장치로의 버스상 데이타의 전송 속도를 높게할 수 없는 문제가 있다.

한편, 상기한 바와 같이, 비디오 게임 장치 등의 데이타 처리 장치에 있어서, 기능 회로의 하나로서 CPU 와 메모리와의 사이에서 데이타의 송수신이 고속으로 행해질 필요가 있다.

이 때, CPU에서의 기능 부담을 경감하기 위하여 종래부터 직접 메모리 억세스 장치(DMA)를 사용하여 데이타를 전송 중계하는 기술이 채용되고 있다. 제1도는 이와 같은 종래예의 동작을 설명하는 도면이다. 제2도는 그 동작 타이밍차트이다.

제1도는 비디오 게임 장치를 상정하는 구성예이고, 참조 번호(60)은 직접 메모리 억세스 장치(DMA), 참조 번호(61)는 게임 프로그램을 실행 제어하는 CPU, 참조 번호(62)는 게임 실행중인 데이타를 기억하는 워크 램, 참조 번호(63)은 스크롤 화면, 스폴라이트 등의 제어를 행하는 비디오 프로세서(VDP)이다. 또한 참조 번호(64)는 데이타 버스이며 상기 각 장치가 접속되어 있다.

이와 같은 구성에 있어서 RAM(62)으로부터의 데이타를 VDP(63)으로 전송하는 동작을 제2도의 타이밍차트를 참조하여 설명한다. 클럭 CLK에 동기하여 DMA(60)가 RAM(62)의 판독 어드레스를 데이타 버스(64)와는 별개의 도시 생략된 어드레스 버스로 출력한다(제2a도의 a①).

이 판독 어드레스에 따라서, RAM(62)으로부터 데이타가 버스(64)상에 판독된다(제2도의 b②). 버스(64)상의 RAM(62)으로부터 판독된 데이타는 DMA(60) 내의 도시하지 않은 임시 레지스터에 일단 저장된다(제2도의 c③).

이어서, DMA(60)에서 기입 어드레스를 상기 어드레스로서 버스로 출력한다(제2도의 a④). 이 기입 어드레스와 동시에 DMA(60)내의 임시 레지스터의 내용을 버스(64)에 출력한다(제2도의 b⑤).

이에 따라, 어드레스 버스로 출력된 기입 어드레스에 따라서, 버스(64) 상의 RMA(62)으로부터 판독된 데이타가 VDP(63)에 기입된다(제2도의 b⑥[NMM][

이와 같이 제2도에 따르면, RAM(62)와 VDP(63)의 억세스를 위하여 어드레스 버스와 데이타 버스의 양쪽을 시분할로 사용해야만 하므로 RAM(62)으로부터의 데이타의 판독 및 VDP(63)로의 기입을 연속하여 행할 수 없다.

한편 최근에는 RAM(62)으로서 입출력을 클럭에 동기하여 행하는 동기식 DRAM을 채용하여 데이타 중계의 고속화를 행하는 것이 시도되고 있지만, 상기와 같이 종래 구성에서는 동기식 DRAM 데이타를 연속하여 판독할 수 있는 특징을 살릴 수 없다.

동시에, 데이타를 연속하여 처리할 수 없기 때문에, VDP(63)에서의 고속 처리도 곤란한 문제가 있다.

여기에서, 상기와 같은 비디오 게임 장치에 있어서, RAM은 CPU의 비트폭에 의존하는 복수 바이트 단위의 경계를 갖고, 이 복수 바이트 단위(이하 필요에 의해 롱워드라고 정의하여 이용한다)로 독해할 필요가 있다. 이를 위하여, 화상을 화소의 집합으로서 표시하기 위한 비트맵 메모리도 복수 바이트 단위의 경계를 갖게 된다.

제3a도는 종래의 RAM 내의 데이타 구성예(81)이다. 예를 들면, 32비트(4바이트)폭의 RAM을 예로하면, 데이타는 4바이트 단위를 복수 바이트 단위로서 판독된다.

이 때문에, 4 바이트 마다 복수 바이트 단위 즉, 롱워드의 경계(83)를 갖는다. 제3a도에서는 0바이트째에 데이타 「A」가, 1바이드째에 데이타 「B」가, 2바이트째에 데이타 「C」가, 3바이트째에 데이타 「D」가, 저장되어 있다. 그리고, 데이타 「ABCD」가 롱워드로서 한번에 판독된다.

이것에 대해, 제3b도에 도시한 비트맵 메모리의 데이타 구성예(82)에서도 복수 바이트 단위로 기입되기 때문에 복수 바이트 단위의 롱워드 경게(83)를 갖게 된다.

즉, 1 픽셀이 8비트(1 바이트) 표현되는 것으로 하면, 비트맵의 횡 방향의 4픽셀이 1롱워드(4바이트)로 표시된다. 따라서, 횡 방향의 4픽셀 마다 롱워드 경계(83)이 존재하게 된다.

이와 같은 메모리 구성을 취할 때, 예를 들면 16픽셀분의 데이타를 기입하려면 롱워드 경계(83)로부터 기입이 개시되는 경우에는 4회의 억세스를 행하면 된다. 그러나, 비트맵 메모리에서는 표시 화상을 자유롭게 구성하기 위하여 픽셀 단위로 즉, 바이트 단위로 기입할 필요가 있다. 이 경우, 제3b도에 도시한 바와 같이, 바이트 경계(84)로부터 기입이 시작하려면 바이트 단위로 기입할 필요가 있다.

따라서, 바이트 경게(84)로부터 기입하여 바이트 단위로 기입하리 때문에 16픽셀분의 데이타를 기입하는데 16회의 억세스를 필요로 하고, DMA 전송의 속도가 늦는 문제가 있다.

[발명의 개시]

따라서, 본 발명의 목적은 복수의 데이타 송수신 회로 장치 사이에서 동시에 데이타 전송이 가능하게 하는 데이타 중계 장치를 제공하는 데 있다.

또한, 본 발명의 목적은 복수의 데이타 송수신 회로 장치 각각이 받아 들이는 버스 사이즈가 상이한 경우라도 데이타 송수신 회로 장치 마다 CPU 버스와의 인터페이스 회로를 설치할 필요가 없는 데이타 중계 장치를 제공하는데 있다.

또한, 본 발명은 특히, 고속 CP를 이용할 수 있게하고, 본체 장치에 착탈 가능한 외부 기억 장치로부터의 판독 데이타를 버스를 통하여 상기 고속 CPU에 전송 가능하게 하는 데이타 중계 장치를 이용하는 비디오 게임 장치를 제공하는 것이다.

또한, 본 발명의 목적은 연속하여 데이타를 판독할 수 있는 동기식 DRA의 특성을 살린 데이타 전송을 가능하게 하는 데이타 중계 장치를 제공하는 것이다.

또한, 본 발명의 목적은 비트맵 메모리에 바이트 경계로부터 기입을 개시하는 경우라도, 억세스 횟수를 저감시킬 수 있는 DMA를 사용하는 데이타 중계 장치를 제공하는 데 있다.

또한, 본 발명의 목적은 바이트 경계로부터 기입을 개시할 때의 전송 시간을 단축할 수 있는 DMA를 사용하는 데이타 중계 장치를 제공하는 데 있다.

또한, 본 발명의 목적은 상기 본 발명에 따르는 데이타 중계 장치를 채용하여, 비디오 디스플레이 프로세서에서 고속의 스크롤 처리, 스플라이트 처리 등을 가능하게 하는 비디오 게임 장치를 제공하는데 있다.

상기 목적을 달성 하기 위한 본 발명에 따르는 데이타 중계 장치는 복수의 데이타 송신 회로 장치에 대응하는 외부 버스를 통하여 접속되고, 각 데이타 송수신 회로 장치 상호간에 있어서의 데이타의 중계를 행하는 것으로서, 상기 대응하는 외부 버스 각각이 접속되는 복수의 버스 인터페이스 회로와, 각 버스 인터페이스 회로 상호 간의 데이타 중계를 행하는 직접 메모리 억세스 회로(DMA)를 구비한다.

또한, 상기 복수의 버스 인터페이스 회로 중 적어도 2개가 서로 버스 사이즈가 상이한 외부 버스와 접속되고, 큰 버스 사이즈인 외부 버스와 작는 버스 사이즈인 외부 버스와의 상호 간에 데이타를 중계하는 경우에 중계측 외부 버스의 버스사이즈에 맞추어 데이타를 분할 또는 결합하여 중계하는 데이타 가공 중계 수단을 구비한다.

또한, 상기 복수의 버스 인터페이스 회로와 직접 메모리 억세스 회로(DMA)가 상기 외부 버스의 최대 버스 사이즈에 대응하는 버스 사이즈를 갖는 내부 버스에서 상호 접속된다.

또한, 큰 버스 사이즈의 외부 버스로부터 작은 버스 사이즈의 외부 버스로 데이타를 중계하는 경우, 상기 데이타 가공 중계 수단은 큰 번스 사이즈의 외부 버스 상의 데이타를 분할하고, 복수의 타이핑 시각에 의해 작은 버스 사이즈의 외부 버스로 분할된 데이타를 순차 중계한다.

또한, 반대로 작은 버스 사이즈의 외부 버스로부터 큰 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 작은 버스 사이즈의 외부 버스 상의 복수의 타이밍 시각분의 데이타를 결합하고, 큰 버스 사이즈의 외부 버스에 결합 후의 데이타를 순차 중계한다.

또한, 상기 데이타 중계 장치를 내장한 정보 처리 장치에 있어서는 상기 복수의 버스 인터페이스 회로 중 적어도 1개의 외부 버스를 통하여 정보 처리 장치 외부의 데이타 송수신 회로 장치가 접속되어 있고, 이 데이타 송수신 회로 장치와 접속되는 외부 버스의 버스 사이즈는 상기 데이타 중계 장치에 접속되는 외부 버스중 최소의 버스 사이즈이다.

본 발명에서는 상기와 같이 데이타 중계 장치가 복수의 데이타 송수신 회로 장치 각각과 대응하는 버스를 통하여 접속되는 시스템 제어 장치를 갖는다.

그리고, 이 데이타 중계 장치는 대응하는 버스의 각각이 접속되는 복수의 버스 인터페이스 회로와, 하나의 버스 인터페이스 회로에 보내진 테이타를 다른 버스 인터페이스 회로에 중계 전송하는 직접 메모리 억세스(DMA) 회로를 구비하고, 복수의 버스의 인터페이스 회로는 접속되는 버스의 버스 사이즈에 대응하여 데이타 분할 및 결합을 행하도록 구성되어 있다.

따라서, 접독되는 버스의 버스 사이즈가 상이한 경우라도 용이하게 데이타 송수신 회로 장치 사이에서의 데이타 전송이 가능하다. 또한, 데이타 중계 장치 내에 대응하는 버스의 각각이 접속되는 복수의 버스 인터페이스 회로가 구비되어 있기 때문에 데이타 송수신 회로 장치 각각에 CPU 버스와의 인터페이스 회로를 설치할 필요가 없게된다.

또한, 연속하여 데이타를 판독할 수 있는 동기식 DRAM의 특성을 살린 데이타 전송을 가능하게 하는 데이타 중계 장치는 제1외부 버스 및 이 제1외부 버스의 버스 사이즈의 1/n(n:양의 정수)의 버스 사이즈를 갖는 제2외부 버스에 접속되는 데이타 중계 장치에 있어서, 제2외부 버스 및 제2외부 버스 각각이 접속되는 제1, 제2 버스 인터페이스 회로와, 제1버스 인터페이스 회로에 보내진 제1외부 버스상의 데이타를 제2버스 인터페이스 회로에 중계하는 직접 억세스 메모리 회로(DMA) 및 제1, 제2 버스 인터페이스 회로와 이 직접 메모리 억세스 회로(DMA)에 접속되고, 제1외부 버스와 같은 버스 사이즈를 갖는 내부 버스를 구비한다.

제1 버스 인터페이스 회로는 클럭에 동기하여 소정 주기로 연속하여 보내지는 제1버스 상의 데이타를 소정 주기의 1/n의 주기의 데이타로 변환하여 내부 버스로 출력하고, 적접 메모리 억세스 회로(DMA)는 내부 버스로 송출된 데이타를 1/n 주기분 시프트하여 이 내부 버스에 재송출하고, 제2버스 인터페이스 회로는 직접 메모리 억세스 회로(DMA)에서 내부 버스에 재송출된 이 소정 주기의 1/n 주기의 데이타를 1/N 주기의 연속하는 데이타열로하여 제2외부 버스로 송출하도록 구성된다.

상기와 같이 본 발명에서는 버스 인터페이스 회로에 의해 클럭에 동기하여 제1버스 상의 데이타를 시스템 케어 장치의 내부 버스로 출력하고, 제2버스 인터페이스 회로에 의해 직접 메모리 억세스 장치(DMA)로 소정 주기의 1/n 주기 데이타를 소정 주기로 제 2버스에 송출하도록 하고 있다.

따라서, 본 발명에 따른, 제1버스 상의 소정 주기의 데이타를 제2버스 상에 상기 소정 주기로 연속하여 송출할 수 있다.

또한, 상기 제1버스에 입출력을 클럭에 동기하여 행하는 동기식 DRAM이 접속되고, 상기 제1버스 인터페이스 회로에 동기식 DRAM으로부터 판독된 연속하는 데이타가 입력되도록 구성된다. 이에 따라, 동기식 DRAM의 데이타를 연속하여 판독할 수 있는 특징을 살릴 수 있게 된다.

또한, 구체적 구성으로서 상기 양의 정수 n을 2로 함으로써 상기 제2인터페이스 회로가 상기 제1버스 상의 데이타로써, 상기 직접 메모리 억세스 장치(DMA)에 취득된 데이타를 1/2 데이타열의 상위 데이타 및 하위 데이타로 하여 제2버스로 총출하도록 구성할 수 있다.

또한, 본 발명에 따르는 비트맵 메모리에 바이트 경계로부터 기입을 개시하는 경우라도 억세스 횟수를 저감시킬 수 있는 DMA를 사용하는 데이타 중계 장치에 있어서는 n 바이트 단위로 데이타를 판독하고, n 바이트 단위로 데이타를 전송하기 때문에, 상기 판독된 n 바이트의 데이타를 보유하는 제1 래치 회로와, 상기 제1래치 회로의 (n-1) 바이트 레이타를 보유하는 제2래치 회로와, 상기 제1 래치 회로의 n 회로의 데이타를 조합시키고 또한 1바이트씩 시프트된 복수개의 n 바이트 데이타가 입력되고, 이들 n 바이트 데이타로부터 원하는 1조(組)의 n 바이트 데이타를 선택하는 셀렉터를 갖는다.

이에 따라, DM에서 제1메모리로부터 복수 바이트 단위로 판독한 데이타를 시프트하여 복수 바이트 단위로 제2메모리로 전송하는 것이다. 따라서, 제2메모리에서 복수 바이트 단위의 전송으로 바이트 경계로부터 기입 개시가 가능해 진다. 예를 들면, 16 픽셀분의 데이타를 전송하려면 많아도 5회의 억세스로 완료하게 되어, 전송 시간이 대폭적으로 단축된다.

또, 이것을 1쌍의 래치 회로와 셀렉터로 실행할 수 있기 때문에, 간단한 구성으로 실현할 수 있다.

또한, 셀렉터로 셀렉트하는 동작 때문에 시프트 동작의 지연이 적어서, 한층 고속으로 전송할 수 있다.

또한, 본 발명의 다른 목적 및 특징으로 하는 구성은 이하의 도면을 참조한 바람직한 실시예의 설명에서도 명확해 진다.

[도면의 간단한 설명]

제1도는 본 발명의 제2특징에 대응하는 종래예의 동작 설명도이다.

제2도는 제1도에 대응하는 동작 타이밍차트이다.

제3a도, 제3b도는 본 발명의 제3특징에 대응하는 종래예의 설명도이다.

제4도는 본 발명 실시예의 블럭도이다.

제5도는 제4도에서의 각 버스의 구성예를 도시한 도면이다.

제6도는 제4도에서의 시스템 제어 장치 구성예의 블럭도이다.

제7도는 본 발명 실시예의 동작 타이밍차트이다.

제8도는 본 발명 실시예의 동작 타이밍차트이다.

제9도는 본 발명 실시예에 있어서의 신호 구성예를 도시한 도면이다.

제10a도는 제9도의 버스(6)의 내용을 도시한 도면이다.

제10b도는 제9도의 버스(6)의 타이밍차트를 도시한 도면이다.

제11도는 본 발명의 제2특징에 대응하는 실시예의 설명도이다.

제12a도, 제12b도는 일반적인 동기식 DRAM의 리드/라이트 동작예이다.

제13도는 본 발명 제3특징에 대응하는 실시예로서, 복수 바이트 단위에서의 전송 동작 설명도이다.

제14도는 제13도에 대응하는 동작이 타이밍차트이다.

제15도는 바이트 경게 전송의 한 동작 설명도이다.

제16도는 제15도에 대응하는 동작의 타이밍차트이다.

제17도는 바이트 경계 전송의 한 동작 설명도이다.

제18도는 제17도에 대응하는 동작의 타이밍차트이다.

제19도는 바이트 경게 전송의 다른 동작 설명도이다.

제20도는 제19도에 대응하는 동작의 타이밍차트이다.

제21도는 바이트 경계 전송의 또 다른 동작 설명도이다.

제22도는 제21도에 대응하는 동작의 타이밍차트이다.

[발명을 실시하기 위한 가장 좋은 형태]

제4도는 본 발명 실시예로서, 본 발명의 데이타 중계 장치를 비디오 게임 장치에 실시했을 때의 실시예 블럭도이다. 이하 동일 또는 유사한 것에는 동인 참조 번호 및 부호를 붙여서 설명한다.

제4도에서 점선으로 둘러 쌓인 영역(100)는 비디오 게임 장치의 본체이다.

참조 번호(5, 6 및 8)는 각각 데이타 중계 장치에 대한 외부 버스로서의 제1버스(CPU-BUS), 제2버스(B-BUS) 및 제3버스(A-BUS)이며, 이들 외부 BUS 각각에 대응하는 데이타 송수신 회로 장치로서의 CP, 메모리 등이 접속된다. 여기에서, 데이타 송수신 회로 장치는 앞에서 설명한 바와 같이 데이타 버스 상에 데이타를 토출 또는 데이타 버스 상의 데이타를 취득할 수 있는 회로 장치로서 정의되는 것이다.

또한, 제1버스(CPU-BUS: 5), 제2버스(B-BUS: 6) 및 제3버스(A-BUS: 8)이 공통으로 시스템 제어 장치(1)에 접속되어 있다. 여기에서, 이하 실시예에서 시스템 제어 장치(1)는 본 발명이 대상으로 하는 데이타 중계 장치에 대응하는 것이다.

또, 실시예로서 제4도의 예에서는 제1버스(CPU-BUS: 5)는 32비트의 버스 사이즈를 갖고 제2버스(B-BUS: 6) 및 제3버스(A-BUS: 8)는 16비트의 버스 사이즈를 갖는다.

또한 제4도에서 참조 번호(2)는 메인 CPU이고, 1쌍의 고속 CPU를 갖고, 시스템 전체의 제어를 행한다. 참조 번호(3)은 동기식 DRAM으로 메인 CPU(2)가 사용하는 워크 RAM이다.

시스템 제어 장치(1)는 상기 각 버스의 제어를 행하는 역할을 갖고, 그 구성예가 제6도에 기초하여 나중에 설명된다. 참조 번호(41, 42)는 각각 제1, 제2 비디오 디스플레이 프로세서(VDP)이다.

제1VDP(41)는 스플라이트 제어의 역할을 갖고, 제1VDP(41)에 비디오 RAM(410)이 접속된다. 이 비디오 RAM(410)은 제1VDP(41)용의 컨트롤 커맨트, 캐릭터 데이타를 기억한다.

또한, 제1 VDP(41)에는 프레임 버퍼 메모리(FB: 411, 412)가 접속된다. FB(411, 412)는 그중 버퍼 구성으로, 한쪽 FB에 1화면 분의 화상 데이타를 기입하고 있을 때에, 다른쪽 F로부터 1화면 분의 화상 데이타를 판독하도록 구성되어 있다.

제2VDP(42)는 스크롤 면의 제어 및 표시 화면의 우선 순서를 결정한다. 이 제2VDP(42)에는 비디오 RAM(420)이 접속된다. 비디오 RAM(420)은 스크롤 맵, 비디오 맵 및 계수 데이타를 기억한다.

메인 CPU(2) 및 동기식 DRAM(3)은 제1버스(CPU-BUS: 5)를 통하여 시스템 제어 장치(1)에 접속된다. 한편, 제1 및 제2 VDP(41, 42)는 제2버스(B-BUS:6)을 통하여 시스템 제어 장치(1)에 접속된다.

또한, 제3버스(A-BUS:8)에 접속되는 카트리지(80)는 본체 장치(100)의 외부에 착탈 가능하게 접속되어, 게임 프로그램을 기억하는 메모리 장치이다. 제3버스(A-BUS:8)는 제2버스(B-BUS:6)과 같은 버스 사이즈를 갖고 있다.

제3버스(A-BUS:8)에는 또한 광 디스크 제어 유닛을 통하여 CD-ROM 드라이브(91), 또한 MPEG(Morion Picutre Expert Group) 등의 외부 영상 신호를 생성하는 기능 블럭이 접속된다.

여기에서, 제3버스(A-BUS:8)는 본체 장치(100)의 외부로 나오는 것으로, 여기에서의 데이타 중계 속도가 높아지면 전파 장애 등의 문제에 의해 FCC 규격을 만족하지 못하게 된다. 본 발명 목적의 하나는 이와 같은 문제를 해결하는 것이다.

참조 번호(31)는 제1버스(CPU-BUS:5)에 접속되는 CPU 제어 회로이며 1쌍의 고속 CPU(2)인 2개의 CPU가 동기식 DRAM(3), 시스템 제어 장치(1)을 억세스 할 때의 제1버스(CPU-BUS:5)의 재정을 행한다.

또한, CPU 제어 회로(31)는 CPU(2)가 I/O 제어 회로(32) 및 RAM/ROM(33)을 억세스할 때의 제어를 담당한다. 참조 번호(30)은 본체 장치(100)의 외부에 착탈가능하게 접속되고, 유희자에 의해 조작되는 컨트롤 패드이다.

또한, 참조 번호(401)은 제2 VDP(42)로부터의 출력인 아날로크 RGB 신호를 비디오 신호로 변환하는 회로이다. 이 변환 회로(401)의 출력인 비디오 신호가 디스플레이(40)에 표시된다.

제2버스(B-BUS:6)에는 또한 음원 처리 회로(7)가 접속되어 PCM/FM 음원의 발음을 제어한다. 이 음원 처리 회로(7)에는 사운드용 CPU(70)과 CPU(70)의 워크용 RAM(71)이 접속되고, 이 CPU(70)에 의해 음원 처리가 제어된다.

또한, 음원 처리 회로(7)에 D/A 변환 회로(8)가 접속되어 디지탈 음원을 아날로그 신호로 변환하여 오디오 출력이 얻어진다.

참조 번호(20)은 PLL 회로로서, 시스템 전체에 공급되는 기본 블럭을 생성한다. 이상 설명한 바와 같이 제4도의 비디오 게임 장치의 실시예에 있어서, PLL 회로(20)으로부터의 기본클럭을 기초로 시스템 제어 장치(1)을 중심 구성으로서 메인CPU(2), 동기식 DRAM(3)이 접속되는 제1버스(CPU-BUS:5), 제1, 제2VDP(41, 42)가 접속되는 제2버스(B-BUS:6), 또한 카트리지가 접속되고, 본체 장치(100)의 외부로 나오는 제3버스(A-BUS)간의 상이한 버스 사이즈에 있어서의 인터페이스가 행해진다.

여기에서 더욱 구체적으로 제1버스(CPU-BUS:5), 제2버스(B-BUS: 6) 및 제3버스(A-BUS:8)의 구성예에 대하여 제5도를 기초로 설명한다.

제5도에서 제1버스(5)인 CPU-BUS는 32비트의 버스 사이즈를 갖고 CPU(2), 동기식 DRAM(3) 및 CPU 제어 회로(31)이 접속된다. 제3버스(8)인 A-BUS는 16비트의 버스 사이즈를 갖고 CD-ROM 드라이브(91), 카트리지(80) 이외의 것이 접속된다.

또한, 제2버스(6)인 B-BUS는 마찬가지로 16비트의 버스 사이즈를 갖고 제1, 제2VDP(41, 42) 및 음원 처리 회로(7)이 접속된다.

제1 내지 제3 버스(5, 6, 8)은 공통으로 PLL 회로(20)에서 공급되는 기본 클럭에 기초하여 28㎒의 버스 클럭으로 데이타 중계가 행해진다.

제6도는 본 발명의 데이타 중계 장치로서의 시스템 제어 장치(1)의 상세구성도이며, 제7도, 제8도는 각각 본 발명의 실시예 동작 타이밍 차트로서, 제7도는 제1버스(CPU-BUS:5)에서 제2버스(B-BUS;6)로의 데이타 중계와 제1버스(CPU-BUS)와의 동시 동작 상태를 설명하는 타이밍차트이다.

제7도 및 제8도에서 ○속의 숫자는 제6도의 대응하는 부위의 신호의 타이밍 차트를 나타낸다.

제6도에서 시스템 저 장치(1)는 제1 버스 인터페이스 회로(11)제2 버스 인터페이스 회로(12) 제3 버스 인터페이스 회로(14)와 직접 메모리 억세스 회로(DMA:10)을 갖는다.

이들 회로는 제1버스(CPU-BUS: 5)와 같은 32비트의 버스 사이즈를 갖는 내부 버스(13)에 의해 접속되어 있다. 또한, 제1버스 인터페이스 회로(11)는 제1버스(CPU-BUS: 5) 에 접속된다. 제2버스 인터페이스 회로(12) 및 제3버스 인터페이스 회로(14)는 각각 제2버스(B-BUS:6) 및 제3버스(A-BUS:8)에 접속되어 있다.

먼저 제1버스(CPU-BUS:5)에서 제2버스(B-BUS:6)로의 데이타 중계에 대하여 설명한다(제7도 참조).

제1 버스 인터페이스 회로(11)는 플립플롭 FF(110, 111)와 3치 논리의 TTL로 구성되는 트라이스테이트 버퍼(112, 113)로 구성된다. 이들에게는 PLL 회로(20)으로부터의 기본 클럭 CLK(제7도 참조)이 공급되어 동작이 규제된다.

플립 플롭 FF(110)의 입력, 즉, 제1버스(CPU-BUS:5)상의 신호 ①은 동기식 DRAM(3)으로부터 판독된 데이타인 경우, 제7도의 ①에 도시된 바와 같이 연속하여 나타난다. 데이타가 연속하는 것은 입출력이 클럭에 동기하는 동기식 DRAM(3)의 특성에 의한 것이다.

제7도에서는 기본 클럭 CLK의 주기 마다 1개의 데이타가 제 1버스(CPU-BUS:5)상에 연속하여 출력되도록 컨트롤된다(제7도의 ①). 계속하여, 트라이스테이트 버퍼(112)에 의해 제7도의 ②와 같은 타이핑으로 변환되어 내부 버스(13)로 출력된다.

한편, DMA(10)는 플립 플롭 FF(101, 102), 선택 게이트(103) 및 트라이스테이트 버프(104)로 구성된다. 플립 플롭 FF(101)는 내부 버스(13)로부터의 32비트 데이타를 8비트씩 그룹으로 분할하여 출력하고, 버스 BI 내지 B를 통하여 선택게이트(103)에 입력한다.

플립 플롭 FF(102)는 플립 플롭 FF(101)로부터 분할된 상위 3그룹을 입력하여, 선택 게이트(103)으로 출력한다. 선택 게이트(103)는 4개의 입력단(0~3)을 갖고 각 입력단(0~3)에는 8비트씩 분할되어, 순차 8비트씩 시프트된 32비트의 데이타가 입력된다.

선택 게이트(103)는 선택 신호(S5)에 의해 4개의 입력단(0~3)의 입력을 선택 출력하여 트라이스테이트 버퍼(104)를 통하여 내부 버스(13)로 출력한다. 이 때의 DMA(10)로부터의 출력은 제7도의 ③의 타이밍으로 나타난다.

제7도에 도시된 바와 같이, DMA(10)으로부터의 출력(제7도의 ③) 타이밍은 제1버스 인터페이스 회로(11)로부터 출력되는 데이타(제7도의 ②)의 타이밍에 대해 기본 클럭의 1클럭분 시프트되어 있다. 따라서, 이들 데이타(제7도의 ②, ③)는 내부 버스(13) 상에서 충돌이 회피된다.

이어서, DMA(10)로부터 내부 버스(13)로 출력된 데이타는 제2버스 인터페이스 회로(12)에 의해 취득된다. 제2 버스 인터페이스 회로(12) 및 트라이스테이트 버프(123, 126)을 포함하여 구성된다.

내부 버스(13) 상의 데이타는 제2버스 인터페이스 회로(12)의 플립 플롭 FF(120)에 의해 기본 클럭 CLK의 2주기 동안의 타임에서 취득된다(제7도의 ④).

계속하여, 선택 게이트(121)에 의해 상위 16비트(A'H), 하위 16비트(B'H)를 번갈아 선택 출력하고, 플립 플롭 FF(122)및 트라이스테이트 버퍼(123)를 통하여 제2버스(B-BUS:6)으로 출력한다(제7도의 ⑤).

다음에 제3버스(A-BUS:8)의 데이타를 제2버스(B-BUS:6)로 데이타 중계하면서 동시에 제1버스(CPU-BUS)상에서의 동작을 가능하게 하는 경우에 대하여 설명한다.

제3버스(A-BUS:8)의 데이타는 기본 클럭 CLK의 2주기 마다 동기하여 발생된다(제8도의 ⑥). 이 제3버스(A-BUS:8)의 데이타는 제3버스 인터페이스 회로(14)에 상위 데이타 및 하위 데이타로서 취득된다(제8도의 ⑦, ⑧).

즉, 제3버스 인터페이스 회로(14)는 제2버스 인터페이스 회로(12)와 동일한 구성이고, 제3버스(A-BUS:8)의 데이타는 1쌍의 플립 플롭 FF(143, 144)에 번갈아 입력된다. 플립 플롭 FF(143, 144)의 출력은 또한 트라이스테이트 버퍼 인터페이스(145)를 통하여 32비트의 데이타로서 합성되어 내부 버스(13)에 취득된다(제8도의 ⑨).

내부 버스(13)에 취득된 32비트 데이타는 DMA(10)에 의해 1기본 클럭분 시프트되고, 재차 내부 버스(13)에 출력된다(제8도의 ③). 이 출력은 제2버스 인터페이스 회로(12)에 의해 4기본 클럭 주기에서 취득된다(제8도의 ④).

또한 제2버스 인터페이스 회로(12)로부터 16비트의 상위 데이타(A'H), 하위 데이타(A'L)로서 각각 기본 클럭 CLK의 주기로 출력된다(제8도의 ⑤).

이상의 동작과 동시에, 제 1버스(CPU-BUS)상에서는 독립된 32비트의 테이타(C1, C2 …)로서 모든 기본 클럭 CLK의 주기로 동작이 가능해진다(제8도의 ①).

이상 설명한 바와 같이, 본 발명에 의해 상이한 버스 사이즈를 갖는 버스에 접속되는 데이타 송수신 회로 장치 사이에서 데이타 중계가 가능하고, 또한 시스템 제어 장치(1) 내에 각 버스 대응에 버스 인터페이스 회로를 구비함으로써 버스에 접속되는 데이타 송수신 회로 장치 마다 CPU 버스(5)와의 버스 인터페이스 회로를 구비할 필요가 없다.

제9도는 제1버스(CPU-BUS:5)를 통하여 송신되는 데이타를 제1VDP(41) 또는 제2VDP(42)에 억세스하여 제한된 버스 사이즈의 제2버스(B-BUS:6)를 통하여 전송하는 경우의 구체적인 실시예를 설명하는 도면이다.

제9도에서 참조 번호(1)은 시스템 제어 장치로서, 제1 VDP(41)에 데이타를 전송하는 예로서 나타내고 있다.

시스템 제어 장치(1)로부터 제1 버스(CPU-BUS:5)를 통하여 송신된 데이타를 대응하는 제1 VDP(41)에 억세스하여 전송하기 위해서는 어드레스, 데이타, 리드/라이트 구별을 전송할 필요가 있다.

어드레스는 A0~19의 20비트(20 신호선), 데이타는 DO~15의 16비트(16신호선), 또한 리드/라이트 구별은 RW1비트(1신호선)으로 37개의 신호선 수가 있다.

또한, 제4도 및 제6도에서 설명을 생략하였지만, 시스템 제어 장치(1)가 VDP(41)에 대해 억세스하고 있는지 (0), 억세스 하고 있지 않은지(1)를 나타내는 칩셀렉트 신호(CS)와, VDP(41)에 대해 기입을 행하는 경우, 제2버스(B-BUS:6) 상의 데이타가 유효인지(0), 데이타가 무효인지(1)를 나타내는 데이타 허가 신호(DTEN)이 필요하다.

따라서, 제9도의 2개의 신호선(L1, L2)에는 제9도에서 칩 셀렉트와 데이타 유효를 나타내는 상기 제어 신호(CS와 DTEN)이 생성되어 송출된다.

한편, 시스템 제어 장치(1)과 제1 VDP(41) 및 제2 VDP(42)를 연결하여 제2버스(B-BUS:6)는 16비트의 버스 사이즈이다. 따라서, 제9도의 실시예에서는 시스템 제어 장치(1)와 제1 VDP(41)와의 사이를 연결하는 제2 버스(B-BUS:6)의 신호선 수를 16개(16비트의 버스 사이즈)로 하고, 또한 2개의 제어 신호선(제어 신호 CS와 DTEN용)을 연결하고 있다.

시스템 제어 장치(1)이 제1 VDP(41)에 대해 억세스하는 경우, 시스템 제어 장치(1)는 칩 셀렉트 신호선(CS)을 LOW(0)로 하고 동시에 제2버스(B-BUS:6)에 어드레스를 상위, 하위로 분할하여 송출한다.

그 후, 제1VDP(41)에 대해 기입한 경우(16비트의 기입 데이타가 데이타1(DSD1), 데이타 2(DD2), 데이타 3(DD3) …로 송출된다. 또한, 각각의 데이타는 모두 클럭 CLK의 1클럭 마다 제1버스(B-BUS:6)로 송출된다.

상기 B-BUS(6)의 내용을 도시하면, 제10a도에 도시한 바와 같다. 제10a도에서 B15~B0는 16비트의 신호선 비트이고, -은 미사용비트를 나타낸다. 제1버스(B-BUS:6)은 그 내용에 따라서 H1, H2, DD1, DD2…로 나누어 진다.

어드레스는 상위부터 12비트(H1)과 하위부터 8비트(H2)로 분리되어 송출된다. 또한 판독하고, 기입하는 신호 RW는 상위 어드레스 H1의 나머지 비트에 할당된다. DD1 이후에는 16비트(D15~D0)의 데이타가 할당된다.

제1 VDP(41)는 시스템 제어 장치(1)로부터 송신되는 칩 셀렉트(CS)로부터 자기 앞인 것을 인식하고, 계속하여 보내지는 데이타를 내부로 취득하는 처리를 행한다. 제1VDP(4)로부터의 독해(리드)인 경우, VDP(41)는 상위, 하위의 2개로 분리된 어드레스를 내부에 받아들인후, 필요한 데이타를 제2버스(B-BUS:6)로 송출한다.

시스템 제어 장치(1)는 VDP(41)로부터 독해(리드)한 경우, VDP(41)는 상위 하위의 2개로 분할된 어드레스를 내부에 취득한 후 필요한 데이타를 제2버스(B-BUS:6)로 송출한다.

시스템 제어 장치(1)는 VDP(41)로부터 송신되어 온 데이타를 제2버스(B-BUS:6)로부터 수취하여, 앞서 설명한 바와 같이 제1버스(CPU-BUS:5) 또는 제3버스(A-BUS:8)에, 버스 인터페이스 회로(12, 11, 14) 및 DMA(10)을 통하여 전송한다.

상기와 같이, 시스템 제어 장치(1)와 제1VDP(41)[제2 VDP(42)에 대해서도 동일]와의 사이의 어드레스 및 데이타의 수수는 모두 상기 16비트의 제2버스(B-BUS:6)을 통하여 행할 수 있다.

여기에서 또한, 2개의 제어 신호선(L1, L2)(CS와 DTEN 신호용)상의 제어 신호와 제2버스(B-BUS;6)의 동작을 타이밍차트를 참조하여 설명한다. 제10b도는 이 제2버스(B-BUS:6)의 동작을 나타내는 타이밍차트이다.

제10b도에 있어서, T1~T8…은 클럭 CLK의 상승 시간에서 시간의 흐름을 나타낸다. H1, H2는 제2버스(B-BUS:6)상의 상위 어드레스, 하위 어드레스이고 DD1~DD4는 제2버스(B-BUS:6)상의 각각 구별되는 데이타이다.

B-BUS(6)의 타이밍차트를 도시한 제10b도에서, 먼저 클럭 CL의 타이핑 T에서 칩 셀렉트 CS가 하강한다[LOW(0)]. 동시에 타이밍 T2 내지 T3 기간에서 시스템 제어 장치(1)로부터 제2버스(B-BUS:6)에 상위 어드레스 H1이 송출된다. 계속하여, 타임 T3 내지 T4 기간에서 하위 어드레스 H2가 송출된다.

다음에, 시스템 제어 장치(1)로부터 제1 VDP(41)에 대한 기입의 경우, 타이밍 T4에 계속하여 클럭 CLK의 1클럭 마다 데이타(DD1, DD2, DD3, DD4)가 시스템 제어 장치(1)로부터 제2버스(B-BUS:6)에 송출된다. 동시에 데이타 유효를 나타내는 DTEN이 하강한다[LOW(0)]. VDP(41)은 이들 H1, H2, DD1, …을 수시로 내부에 취득한다. DD1 이후에는 데이타 유효를 나타내는 DTEN이 [LOW(0)]일 동안만 기입이 가능하다.

따라서, 시스템 제어 장치(1)는 데이타의 송출이 끝나지 않은 경우, 데이타 유효를 나타내는 DTEN을 [HIGH(1)]로 하여 제1VDP(41)에 대해 기입 동작은 패스할 수 있다.

제10b도의 예에서는 타이밍 Tm에서 데이타 DD의 출력이 가능하게 되어 있으므로 시스템 제어 장치(1)는 재차 테이타 유효를 나타내는 DTEN을 [LOW(0)]로 하고, 동시에 타이핑 Tm 내지 Tm+1 기간에 데이타 DD4를 출력한다.

제10b도에서는 DD1~DD4의 개 데이타의 기입을 행하는 예로서, 타이밍Tm+1에서 칩 셀렉트 CS가 [HIGH(1)로 되어, VDP(41)로의 기입을 종료한다.

한편, 제1VDP(41)로부터 판독할 경우에는, 타이핑 T4에서 계속되는 클럭 CLK의 1클럭마다 데이타 DD1, DD2, DD3, DD4가 VDP1에서 출력된다.

이 경우, 시스템 제어 장치(1)로부터의 유효를 나타내는 DTEN은 무시되고, 연속하는 데이타 DD1, DD2, DD3, DD4가 수시로 시스템 제어 장치(1)에 취득된다.

어느 일정한 수의 데이타 판독을 종료하면, 시스템 제어 장치(1)는 칩 셀렉트 CS를 [HIGH(1)]로 하여 리드(판독) 억세스를 종료한다.

여기에서 제1버스(CPU-BUS:5)에 접속되는 RAM으로부터 판독되는 데이타를 제2버스(B-BUS:6)에 접속되는 RAM등으로 전송하는 경우를 생각할 수 있다. 이와 같은 경우, 이미 제4도의 설명과 관련하여 언급하고 있는 바와 같이, 제1버스(DPU 버스:5)에 접속되는 RAM으로서 동기식 DRAM(3)을 채용한다. 이와 같은 점이 본 발명의 제2특징이며, 동기식 DRAM(3)의 연속하여 데이타를 판독할 수 있는 특성을 살린 데이타 중계를 가능하게 한다.

제11도는 이와 같은 본 발명의 제2특성으로 이루어진 구성을 파의 제4도 및 제6도의 실시예와 마찬가지로 비디오 게임 장치를 상정하여 설명하는 개념도이다. 따라서, 앞서 설명한 제4도, 제6도에서의 것과 동일 또는 유사한 것에는 동일 참조 번호, 참조 부호를 병기하고 이하에 설명한다.

여기에서, 제11도를 제4도의 실시예 구성과 비교하면, 본 발명의 제2특징에 따른 제11도의 기본 구성은 제4도에서의 시스템 제어 장치(1), CPU(2), 동기식 DRAM(3), 제1, 제2 VDP(41, 42), 음원 처리 회로(7) 및 이들을 접속하는 제1버스(CPU-BUS:5)와 제2버스(B-BUS:6)에 의한 구성으로서 대응한다.

또한, 제11도에서의 시스템 제어 장치(1)를 구성하는 제1버스 인터페이스 회로(11), 제2버스 인터페이스 회로(12) 및 직접 메모리 억세스 회로(DAM:10)은 제6도의 제1버스 인터페이스 회로(11), 제 2버스 인터페이스 회로(12) 및 직접 메모리 억세스 회로(DMA:10)에 대응하는 것이다.

또, 제6도에서 개새한 내부 버스(13)에 접속되는 제3버스 인터페이스 회로(14)는 제11도에는 도시 되어있지 않지만, 32비트 사이즈의 내부 버스(13)에 접속되고, 또한 16비트 사이즈의 외부 버스(8)에 접속되어 있는 점에서 제2버스 인터페이스 회로(12)와 동일하게 생략되어 있다.

또한, 제6도에서 제2, 제3 버스 인터페이스 (12, 14)각각에 접속되는 제2, 제3버스(6, 8)로부터의 16비트 데이타를 제 1버스(CPU-BUS:5)로 전송하는 경우에는 제2버스 인터페이스(12)에서도 플립 플롭 FF(124, 125) 및 트라이스테이트 버퍼(126)에 의해, 또한 제3버스 인터페이스(14)에서는 플립 플롭 FF(143, 144) 및 트라이스테이트 버퍼(145)에 의해 2개의 연속하는 16비트 데이타를 32비트 데이타로 조립하여 내부 버스(13)으로 출력한다.

이 내부 버스(13)으로 출력된 32비트 데이타는 앞에서 설명한 바와 같이 DMA(10) 및 제1버스 인터페이스 회로(11)의 플립 플롭 FF(11) 및 트라이스테이트 버퍼(113)을 통하여 제1버스(CPU-BUS:5)로 전송된다.

여기에서, 동기식 DRAM(3)은 종래형 DRAM의 특성에 부가하여 신호의 입출력을 클럭에 동기하여 데이타를 연속하여 판독/기입이 가능한 특징을 갖는다. 그 특성이 하나의 예로서 제12a도, 제12b도에 도시된 바와 같이, 동기식 DRAM(3)은 종래의 DRAM 동작을 클럭에 동기하여 행하는 것이다.

제12a도는 동기식 DRAM(3)을 포함하는 일반적인 동기식 DRAM의 리드 동작을 나타내고, 제12b도는 그 라이트 동작을 나타내는 타이밍차트이다. 이 리드 동작 및 라이트 동작은 /RAS, /CAS, /WE 제어 신호에 의해 행해진다.

이러한 제어 신호로서의 입력 신호는 동기 클럭 CLK의 상승에 동기하여 취득된다. 클럭 CLK의 사이클 시간을 10ns로 하면, 클럭은 100㎑이고, 이것에 동기하여 입력 신호를 취득할 수 있다.

이와 같은 타이밍차트의 내용 자체는 본 발명과 직접적으로는 관계 없기 때문에 상세한 동작 설명은 생략하지만 제12a도, 제12b도에서 DQ는 각각 판독 데이타 및 기입 데이타이며, 연속하여 데이타가 출력 및 기입되어 있는 것을 이해할 수 있다.

이와 같이, 동기식 DRAM의 특성으로서 데이타의 출력 및 기입이 연속하여 행해진다. 본 발명에서는 제11도에서 설명한 바와 같이 RAM으로서 동기식 DRAM을 채용하여 제6도에 도시한 DMA(10)의 구성에 의해 동기식 DRAM의 특징으로 살린 테이다 중계 장치를 제공할 수 있다.

또, 상기 제2특징의 설명에서는 제1버스 상의 32비스 데이타를 16비트 데이타로 분할하여 제2버스로 송출하는 것을 설명하였지만, 본 발명은 이것에 한정주지 않고 1/n(n:양의 정수)로 분할하여 송출하도록 할 수도 있다.

다음에, 종래 장치에서 메모리로의 기입에 있어서 바이트 경계로부터 기입을 시작하여 바이트 단위로 기입하는 경우에는 억세스 회수가 많아지고, 따라서 DMA 전송속도가 늦다는 문제를 해결하는 본 발명의 제2특징에 대하여 설명한다.

이와 같은 본 발명의 특징은 상기 제3도, 제6도에 실시예에서의 시스템 제어 장치(1) 내의 DMA(10)에서 실현된다.

여기에서, 본 발명의 제3특징을 설명하기 위하여 다시 제6도의 시스템 제어 장치(1)의 구성을 참조하여 설명한다. 또, 제3인터페이스(14)는 앞에서 설명한 바와 같이 제2인터페이스와 동일하므로 이하의 설명에서 제3인터페이스(14)에 대한 언급을 생략한다.

제6도에서 제1인터페이스 회로(11)는 32비트의 신호 S1을 래치하는 제1래치 회로(플립 플롭:110)과, 3치 논리로 출력하는 트라이스테이트 버퍼(112)와, 내부 버스(13)의 32비트 신호를 래치는 제2 래치 회로(11), 3치 논리로 출력하는 트라이스테이트 버퍼(113)을 갖는다.

제2인터페이스 회로(12)는 내부 버스(13)의 32비트 S6을 래치하는 32비트의 제1래치 회로(120)와, 제1래치 회로(120)의 32비트의 병력 데이타를 16비트 1쌍의 데이타로 변환하기 위한 셀렉터(121)와, 셀렉터(121)의 16비트 데이타를 래치하는 제2래치 회로(122)와, 3치 논리로 16비트의 데이타를 제2버스(B-BUS:6)로 출력하는 트라이스테이트 버퍼(123)을 갖는다.

또한, 제2인터페이스 회로(12)는 제2버스(B-BUS;6)의 데이타를 내부버스(13)로 송출하기 위하여 1쌍의 16비트 래치 회로(124, 125)와, 양쪽 래치 회로(124, 125)의 16비트 데이타를 합하여 32비트의 데이타를 내부 버스(13)로 출력하는 트라이스테이트 버퍼(126)을 갖는다.

DMA(10)는 내부 버스(13)의 32비트 데이타를 래치하는 제1래치 회로(플립 플롭:101)와, 제 1래치 회로(101)의 하위 3바이트(24비트)데이타를 래치하는 제2래치 회로(102)의 조합 출력이 입력되어, 선택 단자 의 선택 신호 S5에 따라서 그출력을 선택하여 출력하는 셀렉터(102)와, 셀렉터(102)의 출력을 내부 BUS(13)로 출력하는 트라이스테이트 버퍼(104)를 갖는다.

셀렉터(103)는 4입력 1출력의 셀렉터이다. 즉, 셀렉터(103)의 제1입력 단자0에 제1래치 회로(101)의 제4바이트 출력 라인(B1~B4)이 접속되어 있다. 셀렉터(103)의 제 입력 단잔(1)에 제 1래치 회로(101)의 상위 3바이트의 출력 라인(B1~B3)와 제2래치 회로(102)의 하위 1바이트 출력 라인(B7)이 접속되어 있다.

셀렉터(103)의 제3입력 단자2에 제1래치 회로(120)의 상위 2바이트의 출력 라인(B1~B2)와 제 2래치 회로(101)의 하위 2바이트의 출력 라인(B6~B7)이 접속되어 있다. 셀렉터(103)의 제4입력 단자 3에 제1래치 회로(101)의 상위 1바이트의 출력 라인(B1)과 제2 래치 회로(102)의 하위 3바이트의 출력 라인(B5~B7)이 접속되어 있다.

따라서, 제1입력 단자 0은 바이트 시프트하지 않은 4바이트의 데이다가 입력된다. 제2입력 단자 1은 1 바이트 시프트된 4바이트의 데이타가 입력된다. 제3입력 단자 2는 2바이트 시프트된 4바이트의 데이타가 입력된다. 제4입력 단자 3는 3바이트 시프트된다. 4바이트의 데이타가 입력된다.

이에 따라, 선택 신호 5에 의해 제1입력 단자0이 선택되면 후술하는 제13도, 제14도에 도시하는 롱 워드 경게(제3a도, 제3b도 참조)로부터의 전송이 행해진다. 또, 선택 신호 S5에 의해 제2입력 단자 1이 선택되면 후술하는 제15도, 제16도에 도시한 1바이트 시프트된 바이트 경계로의 전송이 행해진다. 또한, 선택 신호 S5에 의해 제3입력 단자 2가 선택되면, 후술하는 제17도, 제18도에 도시한 2바이트 시프트 된 바이트 경계로의 전송이 행해진다.

또한, 선택 신호 S5에 의해 제4입력 단자 3이 선택되면, 후술하는 제19도, 제20도에 도시한 3바이트 시프트된 바이트 경계로의 전송이 행해진다.

다음에, 본 발명의 제3특징에 따른 DMA 전송의 동작에 대하여 제13도~제22도에 의해 설명된다.

먼저, 제13도에 도시한 바와 같이, 제1버스(CPU-BUS :5)상의 RAM[3 : 제4도에서의 SDRAM(3)에 상당]의 어드레스(0000h~0007h)상의 8바이트 32비트의 데이타 「A B C D E F G H」를 시스템 제어 장치(1)을 통하여 제2버스(B-BUS :6)상의 RAM[420 :제2도에서의 VDP(42)에 접속되는 VRAM(420)에 상당]의 대응하는 어드레스(0000h~0007h)에 전송하는 롱 워드 경계의 전송에 대하여 설명한다.

제14도에 도시한 바와 같이, 제1버스(CPUS-BUS :5) 상에는 2클럭 마다 4바이트의 데이타 S1이 출력되도록 컨트롤된다. 이 데이타 S1은 시각 t1의 타이밍에서 내부 버스(13)로 출력된다(신호 S2). 그리고, 내부 버스(14)의 4바이트의 병렬 데이타 S2는 시각 t2의 타이밍에서 DMA(10)의 제1래치 회로(101)에에 래치된다(신호 S3).

제1래치 회로(101)의 출력 S3은 시각 t4타이밍에서 제2래치 회로(102)에 래치된다(신호 S4). 여기에서 롱 워드 경계로부터의 전송을 위하여 셀렉터(103)의 신호 S5는 제1입력 단자 0을 나타내고 있다.

따라서, 제1래치 회로(101)의 4바이트 데이타「A B C D」가 셀렉터(103)에 의해 선택되어 데이타 S로서 출력된다. 제2인터페이스 회로(12)에서는 시각 t3의 타이밍에서 이 데이타 S6는 래치 회로(120)에 취득된다.

그리고, 제2버스(B-BUS:6)가 16비트이기 때문에, 신호 S8로 도시한 바와 같이 셀렉터(121) 및 래치 회로(122)에 의해 32비트의 데이타가 16비트씩 직렬 데이타로 변환된다. 이 데이타는 트라이 스테이트 버퍼(123)을 통하여 제2버스(B-BUS:6)으로 출력된다.

이와 같이 하여, 제14도에 도시한 롱 워드 경계로부터 시작되는 복수 바이트 단위의 기입이 행해진다.

다음에, 제13도와 마찬가지로 제15도에 도시한 바와 같이, 제1버스(CPU-BUS :5) 상의 RAM(3)의 데이타(어드레스 : 0000h~0007h)를 제2버스(B-BUS:6)상의 RAM(420)(어드레스 :0000h~0008h)로 전송하는 경우, 즉 이예에서는 1바이트 시프트된 바이트 경계로부터 개시하는 DMA 전송에 대하여 설명한다.

제16도에 도시한 바와 같이, 제1버스(CPU-BUS:5)상에서는 2클럭마다 4바이트의 데이타 S1이 출력된다. 이 데이타 S1은 시각 t1의 타이밍에서 내부 버스(13)로 출력된다(신호 S2). 그리고, 내부 버스(13)의 4바이트의 병렬 데이타 S는 시각 t2의 타이밍에서 DMA(10)의 제1래치 회로(101)에 래치된다(신호 S3).

제1래치 회로(101)의 출력 S3의 하위 3바이트의 데이타는 시각 t4의 타이밍에서 제2래치 회로(102)에 래치된다(신호 S4). 여기에서, 1바이트 시프트된 바이트 경계로부터의 전송을 위하여 셀렉터(103)의 선택 신호 S는 제2입력 단자1을 나타내고 있다.

따라서, 제1래치 회로(101)의 상위 3바이트의 데이타 「A B C」(라인 B1~B3)와 제2래치 회로(102)의 하위 1바이트(라인 B7데이타가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 이 데이타는 「x A B C」이다. 여기에서, 「x」는 데이타 부정(不定)을 의미한다.

제2인터페이스 회로(12)에서는 시가 t3 타이밍에서 이 데이타 「x A B C」가 래치 회로(101)에 취득된다. 그리고, 제2버스(B-BUS:6)이 16비트이므로 신호 S8로 도시한 바와 같이, 셀렉터(102) 및 래치 회로(122)에 의해 32비트의 데이타가 16비트씩 직렬 데이타로 변환된다. 이 데이타는 트라이 스테이트 버퍼(123)을 통하여 제2버스(B-BUS:6)로 출력된다.

동시에 , 시각 t4의 타이밍에서 내무 BUS(13)의 4바이트의 병렬 데이타 S2(여기에서는 데이타 「E F G H」)는 DMA(10)의 제1래치 회로(101에 래치된다 (신호 S3).

따라서, 제1래치 회로(101)의 사위 3바이트 데이타 「E F G」(라인 B1~B3)와 제2래치 회로(102)의 하위 1바이트(라인 B7)데이타 「D」가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 따라서, 이 데이타는 「D E F G」이다.

이와 같이 하여, 제15도에 도시한 1바이트 시프트된 바이트 경계로부터 시작하는 복수 바이트 단위의 기입이 행해진다.

다음에, 제17도에 도시한 바와 같이, 제1버스(CPU-BUS:5)상의 RAM(3)의 데이타(0000h~0007h)를 제2버스(B-BUS:6)상의 RAM(420)(0002h ~ 0009h)로 전송하는 2바이트 시프트된 바이트 경계로부터 시작하는 DMA 전송에 대하여 설명한다.

제18도에 도시한 바와 같이, 제1버스(CPU-BUS:5)상에는 2클럭마다 4바이트의 데이타 S1이 출력된다. 이 데이타 S1은 시각 t1의 타이밍에서 내부 버스(13)로 출력된다(신호 S2). 그리고, 내부 버스(13)의 4바이트의 병렬 데이타 S2는 시각 t2의 타이밍에서 DMA(10)의 제1래치 회로(101)에 래치된다(신호 S3).

제1래치 회로(101)의 출력 S3의 하위 3바이트의 데이타는 시각 t4 타이밍에서 제2래치 회로(121)에 래치된다(신호 S4). 여기에서, 2바이트 시프트된 바이트 경계로부터의 전송을 위하여 셀렉터(103)의 선택 신호 S5는 제3입력 단자2를 지시하고 있다.

따라서, 제1래치 회로(101)의 상위 2바이트 데이타 「A B」(라인 B1~B2)와 제2래치 회로(102)의 하위 2바이트(라인 B6~B7)의 데이타가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 이 데이타는 「x x A B」이다. 여기에서, 「x」는 상기 예와 마찬가지로 데이타 부정을 가리킨다.

제2인터페이스 회로(12)에서는 시각 t3 타이밍에서 이 데이타는 래치 회로(120)에 취득된다. 그리고, 제2버스(B-BUS:6)이 16비트이므로 신호 S8로 도시한 바와 같이, 셀렉터(121) 및 래치 회로(122)에 의해 32비트 데이타가 16비트씩 직렬 데이타로 변환된다. 이 데이타는 또한 트라이 스테이지 버퍼(123)을 통하여 제1버스(B-BUS:6)으로 출력된다.

동시에, 시각 t4의 타이밍에서 내부 버스(13)의 4바이트의 병렬 데이타 S2(여기에서는 데이타 「E F G H」)는 DMA(10)의 제1래치 회로(102)에 래치된다(신호 S3).

따라서, 제1래치 회로(101)의 상위 2바이트 데이타 「E F」(라인 B1~B2)와 제2래치 회로(102)의 하위 2바이트(라인 B6, B7)의 데이타 「C D」가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 이 데이타는 「C D E F」이다.

이와 같이 하여, 제17도에 도시한 2바이트 시프트된 바이트 경계로부터 시작되는 복수 바이트 단위의 기입이 행해진다.

다음에, 제10도에 도시한 바와 같이, 제1버스(CPU-BUS:5)상의 RAM(3)의 데이타 (0000h~0007h)를 B-버스(6) 상의 RAM(420(0003h~000Ah)으로 전송하는 3바이트 시프트된 바이트 경계로부터 시작하는 DMA 전송에 대하여 설명한다.

제20도에 도시한 바와 같이, 제1버스(CPU-BUS:5)상에는2클럭마다 4바이트의 데이타 S1이 출력된다. 이 데이타 S1은 시각 t1의 타이밍에서 내부 버스(14)로 출력된다(신호 S2). 그리고, 내부 버스(13)의 4바이트의 병렬 데이타 S2는 시각 t2의 타이밍에서 DMA(10)의 제1래치 회로(101)에 래치된다(신호 S3).

제1 래치 회로(101)의 출력 S3의 하위 3바이트 데이타는 시각 t4의 타이밍에서 제2래치 회로(102)에 래치된다(신호 S4). 여기에서 3바이트 시프트된 바이트 경계로부터의 전송을 위하여 셀렉터(103)의 선택 신호 S5는 제4입력 단자(3)을 지시하고 있다.

따라서, 제1래치 회로(101)의 상위 1 바이트 데이타 「A」(라인 B1)과 제1래치 회로(102)의 하위 3바이트(라인 B5~B7)의 데이타가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 이 데이타는 「x x x A」이다. 여기에서는 「x」 는 데이타 부정을 가리킨다.

제2인터페이스 회로(12)에서는 시각 t3타이밍에서 이 데이타는 래치 회로(120)에 취득된다. 그리고, 제2버스(B-BUS:6)이 16비트이기 때문에, 신호 S8에 도시한 바와 같이 셀렉터(121) 및 래치 회로(122)에 의해 32비트의 데이타가 16비트씩 직렬 데이타로 변환된다. 이 데이타는 트라이스테이트 버퍼(123)을 통하여 제2버스(B-BUS:6)로 출력된다.

동시에, 시각 t4타이밍에서 내부 버스(13)의 4바이트의 병렬 데이타 S2(여기에서는 데이타 「E F G H」는 DMA(10)의 제1래치 회로(101)에 래치된다(신호 S3).

따라서, 제1래치 회로(101)의 상위 1바이트 데이타 「E」(라인 B1)과 제2래치 회로(121)의 하위 3바이트(라인 B5~B7)데이타 「B C D」가 셀렉터(103)에 의해 선택되어 데이타 S6로서 출력된다. 이 데이타는 「B C D E」이다.

이와 같이 하여, 제19도에 도시한 3바이트 시프트된 바이트 경계로부터 시작되는 복수 바이트 단위의 기입이 행해진다.

제21도는 제1버스(CPU-BUS:5)상의 RAM93)의 데이타(0002h~0009h)를 제2버스(B-BUS:6)상의 RAM(420)(0003h~000Ah)으로 전송하는 1바이트 시프트된 바이트 경계로부터 시작되는 DMA 전송의 설명도이다 .이 동작은 제2도에 도시한 바와 같이, 기본적으로, 제16도에서 도시한 예와 동일하다. 이와 같이, RAM(1)즉, SDRAM(3)의 데이타가 롱 워드 경계로부터 시프트되어 있어도, 마찬가지로 롱 워드 경계로부터 시프트된 바이트 경계 위치에 복수 바이트 단위로 전송할 수 있다.

여기에서, 상기 RAM(2)는 제2도에 있어서 VRAM(420)에 상당하고, 비트맵 메모리이며, 1픽셀을 1바이트로 표현한다. 이와 같은 경우에, 임의로 바이트 경계로부터 기입을 시작하는 것은 예를 들면, 동 화상을 순차 시프트하여 표시하는 등에 유용하다. 그리고, 본 발명의 경우에는 16픽셀분의 데이타 중계를 많아야 5회의 억세스로 실현할 수 있다. 종래의 바이트 단위의 전송에는 16회의 억세스를 필요로 한다. 따라서, 전홍 회수는 약 1/3이하로 된다. 이 때문에 동 화상 표시를 위한 전송을 고속으로 할 수 있다.

또, 상기 제3특징의 발명의 실시에에 대해서는 다음과 같은 변형이 가능하다.

① 롱 워드의 단위 바이트 수 n을 「4」로 하였지만, 다른 수라도 된다.

② 제2메모리를 비트맵 메모리로 설명하였지만, 다른 용도의 메모리에도 적용할 수 있다. 또, 제2메모리를 비트폭으로 설명하였지만, 32비트 폭이라도 좋다.

③ B-버스를 16비트로 설명하였지만, 32비트라도 좋다.

[산업상의 이용 가능성]

이상 실시예에 따라 설명하였지만 본 바렴에 의해 복수의 데이타 송수신 회로 장치 간에 동시에 데이타 전송을 가능하게 하는 데이타 중계 장치가 실현된다.

또한, 복수의 데이타 송수신 회로 장치 각각이 받아들이는 버스 사이즈가 상이한 경우라도 데이타 송수신 회로 장치마다 CPU 버스와 인터페이스 회로를 설치할 필요가 없는 데이타 중계 장치가 실현된다.

또한, 본 발명에 의해 특히, 고속 CPU를 이용하는 것을 가능하게 하여, 본체장치에 착탈 가능한 외부 기억 장치로부터의 판독 데이타를 버스를 통하여상기 고속 CPU로 전송하게 하는 데이타 중계 장치를 이용하는 비디오게임 장치가 제공가능하다.

또한, 연속하여 데이타를 판독할 수 있는 동시기 DRAM 의 특성을 살린 데이타 전송을 가능하게 한다. 또한, 본 발명에 의해 비트맵 메모리에 바이트 경계로부터 기입을 시작하는 경우라도 억세스 회수를 저감시킬 수 있는 DMA 를 사용하는 데이타 중계 장치가 실현된다.

또한, 바이트 경계로부터 기입이 시작될 때의 전송 시간을 단축할 수 있는 DMA를 사용하는 데이타 중계 장치를 실현할 수 있다.

또, 상기 각 실시예로서 본 발명을 비디오 게임 장치의 구성에서 적용하는 경우에 디하여 설명하였지만, 본 발명은 이 같은 장치 적용되는 경우에 한정되지 않는다. 본 발명의 사상과 공통에 의한 균등물은 본 발명 보호 범위 있다.

Claims

복수개의 데이다 송수신 회로 장치에 대응하는 외부 버스를 통하여 접속되어, 각 데이타 송수신 회로 장치 상호 간에 데이타의 중계를 행하는 데이타 중계 장치에 있어서, 상기 대응하는 외부 버스 각각이 접속되는 복수개의 버스 인터페이스 회로, 내부 버스, 및 상기 내부 버스에 의해 상기 복수개의 버스 인터페이스 회로에 작용적으로 접속되어 버스 인터페이스 회로간의 데이타 전송을 행하는 직접 메모리 억세스 회로(DMA)를 구비하는 것을 특징으로 하는 데이타 중계 장치.
제1항에 있어서, 상기 복수의 버스 인터페이스 회로 중 적어도 2개가 서로 버스 사이즈가 다른 외부 버스와 접속되고, 상기 내부 버스는 상기 외부 버스의 버스 사이즈 중 최대의 버스 사이즈에 대응하는 버스 사이즈를 가지며, 큰 버스 사이즈의 외부 버스와 작은 버스 사이즈의 외부 버스와의 상호 간에 데이타의 중계를 하는 경우에 중계측 외부 버스의 버스 사이즈에 맞추어 데이타를 분할 또는 결합하여 중계하는 데이타 가공 중계 수단을 더 구비하는 것을 특징으로 하는 데이타 중계 장치.
제1항 또는 제2항에 있어서, 상기 복수개의 버스 인터페이스 회로와 직접 메모리 억세스 회로(DMA)가 상기 외부 버스의 최대 버스 사이즈에 대응하는 버스 사이즈를 갖는 내부 버스로 상호 접속되어 있는 것을 특징으로 하는 데이타 중계 장치.
제2항에 있어서, 큰 버스 사이즈의 외부 버스로부터 작은 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 큰 버스 사이즈의 외부 버스 상의 데이타를 분할하고, 복수개의 타이밍 시각에 의해 작은 버스 사이즈의 외부 버스로 분할된 데이타를 순차 중계하는 것을 특징으로 하는 데이타 중계 장치.
제2항에 있어서, 작은 버스 사이즈의 외부 버스로부터 큰 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데타 기공 중계 수단은 작은 버스 사이즈의 외부 버스 상의 복수개 타이밍 시각분의 데이타를 결합하고, 큰 버스 사이즈의 외부 버스에 결합 후의 데이타를 순차 중계하는 특징으로 하는 데이타 중계 장치.
복수개의 데이타 송수신 회로 장치 대응하는 외부 버스를 통하여 접속되고, 각 데타 송수신 회로 장치 상호 간에 데이타의 중계를 행하는 데이타 중계 장치에 있어서, 상기 대응하는 외부버스 각각이 접속되는 복수개의 버스 인터페이스 회로, 및 내부 버스에 의해 상기 복수개의 버스 인터페이스 회로에 작용적으로 접속되어 인터페이스 회로간의 데이타 전송을 행하는 직접 메모리 억세스 회로(DMA)를 구비하고, 상기 복수의 버스 인터페이스 회로 중 적어도 2개가 서로 버스 사이즈가 다른 외부 버스와 접속되며, 상기 복수의 버스 인터페이스 회로 중 적어도 1개의 외부 버스를 통하여 정보 처리 장치 외부의 데이타 송수신 회로 장치가 접속되어 있고, 상기 데이타 송수신 회로 장치와 접속되는 외부 버스와 버스 사이즈는 상기 데이타 중계 장치에 접속되는 외부 버스 중 최소의 버스 사이즈이 것을 특징으로 하는 정보 처리 장치.
제1외부 버스 및 상기 제1외부 버스 사이즈의 1/n(n: 양의 정수)인 버스 사이즈를 갖는 제2외부 버스에 접속되는 데이타 중계 장치에 있어서, 상기 제1외부 버스 및 제2외부 버스 각각이 접속되는 제1, 제2버스 인터페이스 회로와, 상기 제1버스 인터페이스 회로에 송출된 상기 제1외부 버스 상의 데이타를 상기 제2버스 인터페이스 회로에 중계하는 직접 메모리 억세스 회로(DMA), 및 상기 제1, 제2버스 인터페이스 회로와 상기 직접 메모리 억세스 회로(DMA)에 접속되고, 상기 제1외부 버스와 같은 버스 사이즈를 갖는 내부 버스를 구비하고, 상기 제1버스 인터페이스 회로는 클럭에 동기하여 소정 주기로 연속하여 송출되는 상기 제1버스 상의 데이타를 상기 소정 주기의 1/n 주기의 데이타로 변환하여 상기 내부 버스로 출력하고, 상기 직접 메모리 억세스 회로(DMA)는 상기 내부 버스로 송출된 데이타를 1/n 주기분 시프트하여 상기 내부 버스로 재송출하고, 상기 제2버스 인터페이스 회로는 상기 적접 메모리 억세스 회로(DMA)로부터 상기 내부 버스로 재송출된 상기 소정 주기의 1/n 주기의 데이타를 상기 소정 주기로 취득함과 동시에, 상기 취득된 데이타를 1/n 주기의 연속하는 데이타열로 하여 상기 제2외부 버스로 송출하도록 구성된 것을 특징으로 하는 데이타 중계 장치.
제7항에 있어서, 상기 양의 정수 n을 2로 하는 것을 특징으로 하는 데이타 중계 장치.
제7항에 있어서, 상기 제1외부 버스에 입출력을 클럭에 동기하여 행하는 동기식 DRAM이 접속되고, 상기 제1버스 인터페이스 회로에 상기 동기식 DRAM 으로부터 판독된 연속하는 데이타가 입력되도록 구성된 것을 특징으로 하는 데이타 중계 장치.
제8항에 있어서, 상기 제2인터페이스 회로가 상기 제1외부 버스 상의 데이타로서, 상기 직접 메모리 억세스 회로(DMA)에 취득된 데이타를 1/2 데이타열의 상위 데이타 및 하위 데이타로 하여 상기 제2 외부 버스로 송출하도록 구성된 것을 특징으로 하는 데이타 중계 장치.
게임을 실행하는 CPU와, 스플라이트 제어용의 제1비디오 디스플레이 프로세서 및 스크롤면의 제어 및 각 표시 화면의 우선 순위를 결정하는 제2비디오 디스플레이 프로세서와, 상기 CPU 및 상기 제1, 2 비디오 디스플레이 프로세서 각각과 대응하는 외부 버스를 통하여 접속되어 시스템 제어 회로 장치를 갖고, 상기 시스템 제어 회로 장치는 상기 CPU가 접속되는 제1버스 인터페이스 회로와, 상기 제1, 제2비디오 디스플레이 프로세서와 접속되는 제2버스 인터페이스 회로와, 상기 제1버스 인터페이스 회로에 송출되는 데이타를 상기 제2버스 인터페이스 회로에 전송하는 직접 메모리 억세스 회로(DMA)를 구비하는 것을 특징으로 하는 비디오 게임 장치.
제11항에 있어서, 상기 시스템 제어 회로 장치에, 장치 본체의 외부에 있고 상기 CPU에 의해 실행되는 게임 프로그램을 저항하는 기억 장치가, 대응하는 버스를 통하여 접속되는 것을 특징으로 하는 비디오 게임 장치.
n 바이트의 복수개 바이트 단위로 데이타를 판독하고, n 바이트의 복수개 바이트 단위로 데이타를 전송하는 직접 메모리 억세스 회로에 있어서, 상기 판독된 n 바이트의 데이타를 보유하는 제1래치 회로와, 상기 제1래치 회로의 (n-1) 바이트 데이타를 보유하는 제2래치 회로와, 상기 제1래치 회로의 n 바이트 데이타와, 상기 제1래치 회로의 데이타와 상기 제2래치 회로의 데이타가 조합되고, 또한, 1바이트씩 시프트된 복수개의 n 바이트 테이타가 입력되고, 이들 n 바이트 데이타로부터 원하는 n 바이트 데이타를 선택하는 셀렉터를 갖는 것을 특징으로 하는 직접 메모리 억세스 회로.
제13항에 있어서, 상기 셀렉터에 의해 선택되는 데이타의 전송측이 비트맵 메모리인 것을 특징으로 하는 직접 메모리 억세스 회로.
제13항에 있어서, 상기 셀렉터에 의해 선택되는 데이타의 전송측이 1픽셀을 1바이트로 표현하는 메모리인 것을 특징으로 하는 직접 메모리 억세스 회로.
제3항에 있어서, 큰 버스 사이즈의 외부 버스로부터 작은 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 큰 버스 사이즈의 외부 버스 상의 데이타를 분할하고, 복수개의 타이밍 시각에 의해 작은 버스 사이즈의 외부 버스로 분할된 데이타를 순차 중계하는 것을 특징으로 하는 데이타 중계 장치.
제3항에 있어서, 작은 버스 사이즈에 외부 버스로부터 큰 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 작은 버스 사이즈의 외부 버스상의 복수개 타이밍 시각분의 데이타를 결합하고, 큰 버스 사이즈의 외부 버스에결합 후의 데이타를 순차 중계하는 것을 특징으로 하는 데이타 중계 장치.