KR960706133A - 데이타 중계 장치 및 이것을 이용한 비디오 게임 장치(data transfer device and video game apparatus using the device) - Google Patents

데이타 중계 장치 및 이것을 이용한 비디오 게임 장치(data transfer device and video game apparatus using the device)

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Abstract

복수개의 데이타 송수신 회로 사이에서 데이타 버스를 통하여 데이타의 전송중계를 행하는 데이타 중계 장치에 있어서, 메모리로부터 판독된 데이타를 연속하여 전송가능한 데이타 중계를 행한다. 또한, 복수 바이트 단위로 판독가능한 메모리의 데이타를 바이트 경계로부터 기입하기 위한 DMA를 갖는다. 이 같은 데이타 중계장치는 비디오 게임 장치에 적용하는 것이 유리하다. 데이타 중계 장치의 기본 구성으로서 복수개의 데이타 송수신 회로 장치와, 저마다 대응하는 버스를 통하여 접속되는 복수개의 버스 인터페이스 회로와, 하나의 버스 인터페이스 회로로 송출되는 데이타를 다른 버스 인터페이스 회로에 중계하는 직접 메모리 억세스 회로(DMA)를 구비한다. 또한, 상기 복수개의 버스 인터페이스 회로는 접속되는 버스의 버스 사이즈에 대응하여 데이타의 분할 및 결합을 행하여 다른 버스 인터페이스 회로로 중계하도록 구성된다.

Description

데이타 중계 장치 및 이것을 비디오 게임 장치(DATA TRANSFER DEVICE AND VIDEO GAME APPARATUS USING THE DEVICE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제2특징에 대응하는 종래예의 동작 설명도이다, 제2도는 제1도에 대응하는 동작 타이밍차트이다. 제3A도, 제3B도는 본 발명의 제3특징에 대응하는 종래예의 설명도이다.

Claims (15)

  1. 복수개의 데이타 송수신 회로 장치에 대응하는 외부 버스를 통하여 접속되고, 각 데이타 송수신 회로 장치 상호 간에 데이타의 중계를 행하는 데이타 중계 장치에 있어서, 상기 대응하는 외부 버스 각각이 접속되는 복수개의 버스 인터페이스 회로와, 각 버스 인터페이스 회로 상호 간의 데이타 중계를 행하는 직접 메모리 억세스 회로(DMA)를 구비하는 것을 특징으로 하는 데이타 중계 장치.
  2. 제1항에 있어서, 상기 복수의 버스 인터페이스 회로 중 적어도 2개가 서로 버스 사이즈가 다른 외부 버스와 접속되고, 큰 버스 사이즈의 외부 버스와 작은 버스 사이즈의 외부 버스와의 상호간에 데이타의 중계를 하는 경우에 중계측 외부 버스의 버스 사이즈에 맞추어 데이타를 분할 또는 결합하여 중계하는 데이타 가공 중계 수단을 더 구비하는 것을 특징으로 하는 데이타 중계 장치.
  3. 제1항 또는 제2항에 있어서, 상기 복수개의 버스 인터페이스 회로와 직적 메모리 억세스 회로(DMA)가 상기 외부 버스의 최대 버스 사이즈에 대응하는 버스 사이즈를 갖는 내부 버스로 상호 접속되어 있는 것을 특징으로 하는 데이타 중계 장치.
  4. 제2항 또는 제3항에 있어서, 큰 버스 사이즈의 외부 버스에서 작은 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 큰 버스 사이즈의 외부 버스 상의 데이타를 분할하고, 복수개의 타이밍 시각에 의해 작은 버스 사이즈의 외부 버스로 분할된 데이타를 순차 중계하는 것을 특징으로 하는 데이타 중계 장치.
  5. 제2항 또는 제3항에 있어서, 작은 버스 사이즈의 외부 버스에서 큰 버스 사이즈의 외부 버스로 데이타를 중계할 경우, 상기 데이타 가공 중계 수단은 작은 버스 사이즈의 외부 버스 상의 복수개의 타이밍 시각분의 데이타를 결합하고, 큰 버스 사이즈의 외부 버스에 결합후의 데이타를 순차 중계하는 것을 특징으로 하는 데이타 중계 장치.
  6. 제1항 내지 제5항의 기재된 데이타 중계 장치를 내장한 정보 처리 장치에 있어서, 상기 복수의 버스 인터페이스 회로 중 적어도 1개의 외부 버스를 통하여 정보 처리 장치 외부의 데이타 송수신 회로 장치가 접속되어 있고, 상기 데이타 송수신 회로 장치와 접속되는 외부 버스의 버스 사이즈는 상기 데이타 중계 장치에 접속되는 외부 버스 중 최소의 버스 사이즈인 것을 특징으로 하는 정보 처리 장치.
  7. 제1외부 버스 및 상기 제1외부 버스 사이즈의 1/n(n:양의 정수)인 버스 사이즈를 갖는 제2외부 버스에 접속되는 데이타 중계 장치에 있어서, 상기 제1외부 버스 및 제2외부 버스 각각이 접속되는 제1,제2버스 인터페이스 회로와, 상기 제1버스 인터페이스 회로에 송출된 상기 제1외부 버스 상의 데이타를 상기 제2버스 인터페이스 회로에 중계하는 직접 메모리 억세스 회로(DMA) 및 상기 제1,제2버스 인터페이스 회로와 상기 직접 메모리 억세스 회로(DMA)에 접속되고, 상기 제1외부 버스와 같은 버스 사이즈를 갖는 내부 버스를 구비하고, 상기 제1버스 인터페이스 회로는 클럭에 동기하여 소정 주기로 연속하여 송출되는 상기 제1버스 상의 데이타를 상기 소정 기간의 1/n주기의 데이타로 변환하여 상기 내부 버스로 출력하고, 상기 직접 메모리 억세스 회로(DMA)는 상기 내부 버스로 송출된 데이타를 1/n 주기분 시프트하여 상기 내부 버스로 재송출하고, 상기 제2버스 인터페이스 회로는 상기 직접 메모리 억세스 회로(DMA)에서 상기 내부 버스로 재송출된 상기 소정 주기의 1/n 주기의 데이타를 상기 소정 주기로 취득함과 동시에, 상기 취득된 데이타를 1/n 주기의 연속하는 데이타열로 하여 상기 제2외부 버스로 송출하도록 구성된 것을 특징으로 하는 데이타 중계 장치.
  8. 제7항에 있어서, 상기 양의 정수 n을 2로 하는 것을 특징으로 하는 데이타 중계 장치.
  9. 제7항에 있어서, 상기 제1외부 버스에 입출력을 클럭에 동기하여 행하는 동기식 DRAM이 접속되고, 상기 제1버스 인터페이스 회로에 상기 동기식DRAM으로부터 판독된 연속하는 데이타가 입력되도록 구성된 것을 특징으로 하는 데이타 중계 장치.
  10. 제8항에 있어서, 상기 제2인터페이스 회로가 상기 제1외부 버스 상의 데이타로서, 상기 직접 메모리 억세스 회로(DMA)에 취득된 데이타를 1/2 데이타열의 상위 데이타 및 하위 데이타로 하여 상기 제2외부 버스로 송출하도록 구성된 것을 특징으로 하는 데이타 중계 장치.
  11. 게임 프로그램을 실행하는 CPU와, 스플라이트 제어용의 제1비디오 디스플레이 프로세서 및 스크롤면의 제어 및 각 표시 화면의 우선 순위를 결정하는 제2비디오 디스플레이 프로세서와, 상기 CPU 및 상기 제1,제2비디오 디스플레이 프로세서 각각과, 대응하는 외부 버스를 통하여 접속되는 시스템 제어 회로 장치를 갖고, 상기 시스템 제어 회로 장치는 상기 CPU가 접속되는 제1버스 인터페이스 회로와, 상기 제1,제2비디오 디스플레이 프로세서와 접속되는 제2버스 인터페이스 회로와, 상기 제1버스 인터페이스 회로에 송출되는 데이타를 상기 제2버스 인터페이스 회로에 전송하는 직접 메모리 억세스 회로(DMA)를 구비하는 것을 특징으로 하는 비디오 게임 장치.
  12. 제11항에 있어서, 상기 시스템 제어 회로 장치에, 장치 본체의 외부에 있고 상기 CPU에 의해 실행되는 게임 프로그램을 저장하는 기억 장치가, 대응하는 버스를 통하여 접속되는 것을 특징으로 하는 비디오 게임 장치.
  13. n 바이트의 복수개 바이트 단위로 데이타를 판독하고, n 바이트의 복수개 바이트 단위로 데이타를 전송하는 직접 메모리 억세스 회로에 있어서, 상기 판독된 n바이트의 데이타를 보유하는 제1래치 회로와, 상기 제1래치 회로의 (n-1)바이트 데이타를 보유하는 제2래치 회로와, 상기 제1래치 회로의 n 바이트 데이타와, 상기 제1래치 회로의 데이타와 상기 제2래치 회로의 데이타가 조합되고, 또한 1바이트씩 시프트된 복수개의 n 바이트 데이타가 입력되고, 이들 n 바이트 데이타로부터 원하는 n 바이트 데이타를 선택하는 셀렉터를 갖는 것을 특징으로 하는 직접 메모리 엑세스 회로.
  14. 제13항에 있어서, 상기 셀렉터에 의해 선택되는 데이타의 전송측이 비트맵 메모리인 것을 특징으로 하는 직접 메로미 엑세스 회로.
  15. 제13항에 있어서, 상기 셀렉터에 의해 선택되는 데이타의 전송측이 1픽셀을 1 바이트로 표현하는 메모리인 것을 특징으로 하는 직접 메모리 엑세스 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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