JP2007524166A - 構成可能な相互接続トポロジを用いたi/o帯域幅の適応割当て - Google Patents
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Abstract
Description
Claims (62)
- 集積回路であって、
第1の接点と第2の接点とを含むインタフェースと、
前記第1の接点に結合された第1のトランシーバと、
前記第2の接点に結合された第2のトランシーバと、を備え、
前記集積回路が、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号の送信のみを行うことができ、前記第2のトランシーバは信号の受信のみを行うことができる集積回路。 - 前記集積回路に結合された制御ロジックが制御信号を発生でき、前記集積回路が、前記制御信号に応答して前記第1の動作モードで動作する、請求項1に記載の集積回路。
- 前記第1のトランシーバがある期間中に送信と受信との間で移行する回数に応答して、前記制御信号が発生される、請求項2に記載の集積回路。
- 前記制御信号が、送信コマンドの数と受信コマンドの数とに応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、初期化においてユーザ選択可能な設定に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、通常動作モード中にユーザ選択可能な設定に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、データの優先度に応答して発生される、請求項4に記載の集積回路。
- 前記制御信号が、送信データパケット数と受信データパケット数とに応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、データの優先度に応答して発生される、請求項8に記載の集積回路。
- 前記制御ロジックが他の集積回路に含まれ、前記制御ロジックが帯域幅要件に関する情報を有する、請求項2に記載の集積回路。
- 前記制御ロジックが、実行可能なインストラクションを含む、請求項2に記載の集積回路。
- 前記実行可能なインストラクションが、アプリケーションソフトウェアプログラムに含まれる、請求項11に記載の集積回路。
- 前記実行可能なインストラクションが、オペレーティングソフトウェアプログラムに含まれる、請求項11に記載の集積回路。
- 前記実行可能なインストラクションが、ファームウェアに含まれる、請求項11に記載の集積回路。
- 前記制御信号が、送信されるべく待機するデータパケット数に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、受信されるべく待機するデータパケット数に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、送信されるべくデータパケットが待機する平均時間に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、前記集積回路の電力消費に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、前記集積回路の温度に応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が、第1の期間中に獲得された第1の統計値と、第2の期間中に獲得された第2の統計値とに応答して発生される、請求項2に記載の集積回路。
- 前記集積回路が第1の帯域幅リクエストを発生でき、他の集積回路が第2の帯域幅リクエストを発生でき、前記制御信号が、前記第1の帯域幅リクエストと前記第2の帯域幅リクエストとに応答して発生される、請求項2に記載の集積回路。
- 前記集積回路が、前記集積回路の温度を表す第1の温度信号を発生でき、他の集積回路が、他の集積回路の温度を表す第2の温度信号を発生でき、前記制御信号が、前記第1の温度信号と前記第2の温度信号とに応答して発生される、請求項2に記載の集積回路。
- 前記制御信号が周期的に発生される、請求項2に記載の集積回路。
- 前記制御ロジックが、オーバライド信号に応答して制御信号を発生する、請求項2に記載の集積回路。
- 前記制御ロジックが、閾値に応答して制御信号を発生する、請求項2に記載の集積回路。
- 前記閾値が最小帯域幅である、請求項25に記載の集積回路。
- 前記閾値が最高温度値である、請求項25に記載の集積回路。
- 前記閾値が最大電力消費値である、請求項25に記載の集積回路。
- 前記閾値が、前記第1のトランシーバがある期間中に送信と受信との間で移行する回数である、請求項25に記載の集積回路。
- 前記閾値が最小の待ち時間値である、請求項25に記載の集積回路。
- 前記集積回路が第3のモードで動作可能であり、
前記第3の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号の送信又は受信に関しディスエーブルにされる、請求項2に記載の集積回路。 - 前記第3の動作モードが位相較正モードである、請求項31に記載の集積回路。
- 前記第3の動作モードがインピーダンス較正モードである、請求項31に記載の集積回路。
- 前記第2のトランシーバが、電力制約に応答してディスエーブルにされる、請求項31に記載の集積回路。
- 前記第2のトランシーバが、ハードウェア装置の故障に応答してディスエーブルにされる、請求項31に記載の集積回路。
- 前記第2のトランシーバが、信号故障に応答してディスエーブルにされる、請求項31に記載の集積回路。
- 前記集積回路が第3のモードで動作可能であり、
前記第3の動作モード中に、前記第1のトランシーバは信号の送信のみを行うことができ、前記第2のトランシーバはディスエーブルにされる、
請求項2に記載の集積回路。 - 前記集積回路が、第3のモードで動作可能であり、
前記第3の動作モード中に、前記第1のトランシーバは信号の受信のみを行うことができ、前記第2のトランシーバはディスエーブルにされる、
請求項2に記載の集積回路。 - 前記第3の動作モードが位相較正モードである、請求項38に記載の集積回路。
- 前記第3の動作モードがインピーダンス較正モードである、請求項38に記載の集積回路。
- 前記制御信号が、アドレス/データストローブ、書込みイネーブル信号、チップ選択信号、データバリッド信号、又はデータレディ信号からなる群から選択される、請求項2に記載の集積回路。
- 前記第1のトランシーバ及び前記第2のトランシーバが、入力マルチプレックスデシリアライザ回路及び出力マルチプレックスシリアライザ回路に結合される、請求項2に記載の集積回路。
- 回路であって、
第1の組の接点と第2の組の接点とを含む複数の接点を有するインタフェースと、
前記第1の組の接点が送信し、前記第2の組の接点が受信するように構成できる前記インタフェースに結合された制御ロジックと、
を含む回路。 - 前記複数の接点が第3の組の接点を含み、前記制御ロジックが、送受信するように前記第3の組の接点を構成できる、請求項43に記載の回路。
- 前記複数の接点が第3の組の接点を含み、前記制御ロジックが、ディスエーブルにされるように前記第3の組の接点を構成できる、請求項43に記載の回路。
- 回路であって、
第1の組の接点と、第2の組の接点と、第3の組の接点と、第4の組の接点とを含む複数の接点を有するインタフェースと、
前記第1の組の接点が送信し、前記第2の組の接点が受信し、前記第3の組の接点が送受信し、前記第4の組の接点がディスエーブルにされるように構成できる前記インタフェースに結合された制御ロジックと、
を含む回路。 - メモリシステムであって、
制御信号に応答して、複数の接点を一方向接点と双方向接点とに、適応して又はユーザ規定により分割されることができる入力/出力コネクタインタフェースと、
前記入力/出力コネクタインタフェースに結合された制御信号を出力できる制御ロジックと、
を備えるメモリシステム。 - 前記一方向接点が、第1の信号を受信するのみのための第1の接点と、第2の信号を送信するのみのための第2の接点とを含む、請求項47に記載のメモリシステム。
- 前記複数の接点が、前記制御信号に応答してディスエーブルにされるメンテナンス接点を含む、請求項47に記載のメモリシステム。
- 装置であって、
第1の集積回路であって、
第1のトランシーバに結合された第1の接点と、
第2のトランシーバに結合された第2の接点と、を含み、
前記第1の集積回路が、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号を送信でき、前記第2のトランシーバは信号を受信できる、第1の集積回路と、
前記第1の集積回路に結合された第2の集積回路であって、
第1のトランシーバに結合された第1の接点と、
第2のトランシーバに結合された第2の接点と、を含み、
前記第2の集積回路が、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号を受信でき、前記第2のトランシーバは信号を送信できる、第2の集積回路と、
を備える装置。 - 第1のトランシーバに結合された第1の接点と、
第2のトランシーバに結合された第2の接点と、を含む、
前記第1の集積回路と前記第2の集積回路とに結合された第3の集積回路であって、
前記第3の集積回路が、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号を受信でき、前記第2のトランシーバは信号を送信できる、第3の集積回路、
をさらに備える、請求項50に記載の装置。 - 前記装置が汎用コンピュータである、請求項50に記載の装置。
- 前記装置がコプロセッサである、請求項50に記載の装置。
- 前記装置がビデオゲームコンソールである、請求項50に記載の装置。
- 前記装置がコンピュータグラフィックスカードである、請求項50に記載の装置。
- 前記装置がプリンタである、請求項50に記載の装置。
- 装置であって、
マスタデバイスであって、
第1の接点と第2の接点とを含むコネクタインタフェースと、
前記第1の接点に結合された第1のトランシーバと、
前記第2の接点に結合された第2のトランシーバと、を含み、
前記マスタデバイスが、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号の送信のみを行うことができ、前記第2のトランシーバは信号の受信のみを行うことができる、マスタデバイスと、
前記マスタデバイスに結合されたメモリであって、
第1の接点と第2の接点とを含むコネクタインタフェースと、
前記第1の接点に結合された第1のトランシーバと、
前記第2の接点に結合された第2のトランシーバと、を含み、
前記メモリが、第1のモード及び第2のモードで動作可能であり、
前記第1の動作モード中に、前記第1のトランシーバは信号を送受信でき、前記第2のトランシーバは信号を送受信でき、
前記第2の動作モード中に、前記第1のトランシーバは信号の受信のみを行うことができ、前記第2のトランシーバは信号の送信のみを行うことができる、メモリと、
を備える装置。 - 前記マスタデバイスがメモリコントローラである、請求項57に記載の装置。
- 前記マスタデバイスがプロセッサである、請求項57に記載の装置。
- 前記メモリが集積回路メモリデバイスである、請求項57に記載の装置。
- 前記メモリが、複数の集積回路メモリデバイスを含むメモリモジュールである、請求項57に記載の装置。
- 前記マスタデバイス及びメモリが、メモリコマンドに応答して第1の動作モードで動作する、請求項57に記載の装置。
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