CN109344105B

CN109344105B - 总线接口系统

Info

Publication number: CN109344105B
Application number: CN201811240180.5A
Authority: CN
Inventors: 贾复山; 姜瑞; 张继存
Original assignee: Centec Networks Suzhou Co Ltd
Current assignee: Suzhou Centec Communications Co Ltd
Priority date: 2018-10-24
Filing date: 2018-10-24
Publication date: 2021-07-09
Anticipated expiration: 2038-10-24
Also published as: CN109344105A

Abstract

本发明提供了一种总线接口系统，该总线接口系统是基于现有的AXI总线接口系统，在该总线接口系统中，设置有用于缓存Valid信号和/数据、Ready信号的AXI传输通道。在实际中，当AXI总线走线过长或负载过大时，会使得Valid信号、数据和Ready信号的传输延迟过大，进而会导致AXI总线的时序不收敛；在本发明中，当AXI总线的信号延迟过大时，会使用AXI传输通道来缓存Valid信号、数据和Ready信号，从而能够分割时序紧张的路径，优化AXI总线时序，能够得到一个功能正确且时序收敛的接口系统。

Description

总线接口系统

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种AXI总线接口系统。

背景技术

AXI(Advanced eXtensible Interface，先进可扩展接口)总线广泛应用于SOC(System On a Chip，系统集成在一个芯片)芯片，AXI总线包含有5个传输通道，分别为：读地址通道、写地址通道、读数据通道、写数据通道和写响应通道。通常，在AXI总线上会挂接若干接口，该若干接口可以分为：主接口(Master接口)和从接口(Slave接口)，主接口和从接口之间的每个传输通道都使用握手机制；在使用时可以将设备挂接到相应的接口上。

在实际的芯片设计中，AXI总线通常在多个设备之间的间隙中走线，并且设备通常处于不同的位置，导致AXI总线需要在多个设备中“穿梭”并挂接设备，可以理解的是，这会导致AXI总线变长，进而导致AXI总线的传输延迟变大；其次，在AXI总线上多挂在一个设备时，就相当于在AXI总线上增加了一个容性负载，这会进一步增加传输延迟。可以理解的是，随着传输延迟的增加，可能会出现时序不收敛的问题。

因此，如何设计一种时序收敛的AXI总线接口系统，就成为一个亟待解决的问题。

发明内容

本发明的目的在于提供一种总线接口系统。

为了实现上述发明目的之一，本发明一实施方式提供了一种总线接口系统，包括：Valid信号接口和Ready信号接口，以及用于连接Valid信号接口和Ready信号接口的AXI传输通道；所述AXI传输通道含有级数为M的第一移位寄存器模块和级数为N的第二移位寄存器模块；在每个时钟周期内，AXI传输通道从第一移位寄存器模块的第M级寄存器中读取出Valid信号和/或数据并发送到Ready信号接口，并将第M-1至1级寄存器中的Valid信号和/或数据依次拷贝到下一级寄存器，并将从Valid信号接口接收到的Valid信号和/或数据写进第一级寄存器中，在初始状态中，M个寄存器中所存储的Valid信号都为低电平；在每个时钟周期内，AXI传输通道从第二移位寄存器模块的第N级寄存器中读取出Reday信号并发送到Valid信号接口，并将第N-1至1级寄存器中的Ready信号依次拷贝到下一级寄存器，并将从Ready信号接口接收到的Ready信号写进第一级寄存器中，在初始状态时，N个寄存器中存储的Ready信号都为高电平；在所述Ready信号接口中包含级数为M+N的第三移位寄存器模块和长度为L的存储模块，在初始状态时，M+N个寄存器中存储的布尔值都为真；在每个时钟周期内，所述Ready信号接口从第三移位寄存器模块的第M+N级寄存器中读取出第一布尔值，并将第M+N-1至1级寄存器中的布尔值依次拷贝到下一级寄存器；在每个时钟周期中，所述Ready信号接口在确定所接收到的Valid信号为高电平且第一布尔值为真时，将所接收到的数据存入到所述存储模块；在确定所述存储模块的剩余空间长度大于等于预设阀值时，所述Ready信号接口发出的Ready信号为高电平、且第二布尔值为真；否则，Ready信号接口发出的Ready信号为低电平、且第二布尔值为假；将第二布尔值写进第三移位寄存器模块中的第一级寄存器，其中，预设阀值为小于所述存储模块的长度L、且大于等于M+N的整数。

作为本发明一实施方式的进一步改进，M＝N。

作为本发明一实施方式的进一步改进，预设阀值＝M+N。

作为本发明一实施方式的进一步改进，所述Ready信号接口还包括：与运算模块；所述“在确定所接收到的Valid信号为高电平且第一布尔值为真”，包括：将所接收到的Valid信号和第一布尔值都输入所述与运算模块进行与运算，获取运算结果。

作为本发明一实施方式的进一步改进，所述存储模块为长度为L的FIFO模块；所述“将所接收到的数据存入到所述存储模块”，包括：将所接收到的数据PUSH进FIFO模块。

相对于现有技术，本发明的技术效果在于：本发明实施例提供了一种总线接口系统，该总线接口系统是基于现有的AXI总线接口系统，在该总线接口系统中，设置有用于缓存Valid信号和/数据、Ready信号的AXI传输通道。在实际中，当AXI总线走线过长或负载过大时，会使得Valid信号、数据和Ready信号的传输延迟过大，进而会导致AXI总线的时序不收敛；在本发明中，当AXI总线的信号延迟过大时，会使用AXI传输通道来缓存Valid信号、数据和Ready信号，从而能够分割时序紧张的路径，优化AXI总线时序，能够得到一个功能正确且时序收敛的接口系统。

附图说明

图1、图2是本发明实施例中AXI总线的结构图；

图3是本发明实施例中的总线接口系统的结构图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

应当理解的是尽管术语第一、第二等在本文中可以被用于描述各种元件或结构，但是这些被描述对象不应受到这些术语的限制。这些术语仅用于将这些描述对象彼此区分开。例如，第一移位寄存器模块可以被称为第二移位寄存器模块，并且类似地第二移位寄存器模块也可以被称为第一移位寄存器模块，这并不背离本申请的保护范围。

在AXI总线协议中，如图1和图2所示，传输通道可以分为五个：读地址通道、读数据通道、写地址通道、写数据通道和写响应通道；在传输数据(如图1和图2所示，在写地址通道中，主接口向从接口发送地址和控制数据；在写数据通道中，主接口向从接口发送欲写入的数据；在写响应通道中，从接口向主接口发送写响应数据；在读地址通道中，主接口向从接口发送地址和控制数据；在读数据通道中，从接口向主接口发送欲读入的数据)时，需要使用Valid信号和Ready信号在该传输通道上完成一次握手，并且，在写响应通道和读数据通道中，从接口发送Valid信号，主接口发送Ready信号；而在读地址通道、写地址通道和写数据通道中，主接口发送Valid信号，从接口发送Ready信号。在本发明中，将发送Ready信号的接口称为Ready信号接口，将发送Valid信号的接口称Valid信号接口，可以理解的是，在写响应通道和读数据通道中，从接口为Valid信号接口，主接口为Ready信号接口；而在读地址通道、写地址通道和写数据通道中，主接口为Valid信号接口，从接口为Ready信号接口。

在AXI协议中，当Valid信号接口欲向Ready信号接口发送数据时，Valid信号接口会拉起Valid信号(即将Valid信号设为高电平)，并把预传输的数据放到总线中的数据传输通道，等待Ready信号接口接收；在Ready信号接口接收数据以前，Valid信号接口必须要保持住数据传输通道上的数据不变。Ready信号接口只有在可以接收数据时，才会拉起Ready信号(即将Ready信号设为高电平)，否则只能拉低Ready信号(即将Ready信号设为低电平)，只有当Valid信号和Ready信号同时为高电平时，一次数据传输才算完成。这就是AXI协议采取的保障数据正确传输的握手协议，所有的传输通道都采用同样的握手协议。

本发明实施例提供了一种总线接口系统，如图3所示，Valid信号接口1和Ready信号接口2，以及用于连接Valid信号接口1和Ready信号接口2的AXI传输通道3；这里，AXI传输通道3能够接收到Valid信号接口1所发送的Valid信号和/或数据，并经过缓存之后，将Valid信号和/或数据发送到Ready信号接口2；AXI传输通道3能够接收到Ready信号接口2所发送的Ready信号，并经过缓存之后，将Ready信号发送到Valid信号接口1。

所述AXI传输通道3含有级数为M的第一移位寄存器模块31和级数为N的第二移位寄存器模块32；这里，第一移位寄存器31可以为M个依次排列的寄存器，如图3所示，可以给这M个寄存器依次起一个编号，即排在第一个的寄存器为第一级寄存器，排在第二个的寄存器为第二级寄存器，…，排在第M个的寄存器为第M级寄存器。与此类似，第二移位寄存器32可以为N个依次排列的寄存器，如图3所示，可以给这N个寄存器依次起一个编号，即排在第一个的寄存器为第一级寄存器，排在第二个的寄存器为第二级寄存器，…，排在第N个的寄存器为第N级寄存器。可以理解的是，M，N均为大于等于1的整数。

在每个时钟周期内，AXI传输通道3从第一移位寄存器模块31的第M级寄存器中读取出Valid信号和/或数据并发送到Ready信号接口2，并将第M-1至1级寄存器中的Valid信号和/或数据依次拷贝到下一级寄存器，并将从Valid信号接口1接收到的Valid信号和/或数据写进第一级寄存器中，在初始状态中，M个寄存器中所存储的Valid信号都为低电平；这里，在每个时钟周期内，首先，从第M级寄存器中读取出Valid信号和/或数据，然后对M-1至1级寄存器执行移位操作，即将第M-1级寄存器中的Valid信号和/或数据写入第M级寄存器，将第M-2级寄存器中的Valid信号和/或数据写入第M-1级寄存器，…，将第2级寄存器中的Valid信号和/或数据写入第3级寄存器，将第1级寄存器中的Valid信号和/或数据写入第2级寄存器中，然后将从Valid信号接口1接收到的Valid信号和/或数据写进第1级寄存器中。可以理解的是，当Valid信号和/或数据写入第一移位寄存器模块31之后，在经过M个周期，AXI传输通道3就能够从第一移位寄存器模块31中读取出该Valid信号和/或数据。

这里，在一个时钟周期内，Valid信号接口1可能发送数据，也有可能不发送数据，因此，Valid信号可以为高电平或低电平，但AXI传输通道3总能够接收到Valid信号，但是却不一定能够接收到数据。即在一个时钟周期内，AXI传输通道3向第一移位寄存器模块31中写入Valid信号，或者写入Valid信号和数据。

在每个时钟周期内，AXI传输通道3从第二移位寄存器模块32的第N级寄存器中读取出Reday信号并发送到Valid信号接口1，并将第N-1至1级寄存器中的Ready信号依次拷贝到下一级寄存器，并将从Ready信号接口2接收到的Ready信号写进第一级寄存器中，在初始状态时，N个寄存器中存储的Ready信号都为高电平；这里，在每个时钟周期中，首先，从第N级寄存器中读取出Ready信号，然后对N-1至1级寄存器执行移位操作，即将第N-1级寄存器中的Ready信号写入第N级寄存器，将第N-2级寄存器中的Ready信号写入第N-1级寄存器，…，将第2级寄存器中的Ready信号写入第3级寄存器，将第1级寄存器中的Ready信号写入第2级寄存器中，然后将从Ready信号接口2接收到的Ready信号写进第1级寄存器中。可以理解的是，当Ready信号写入第二移位寄存器模块32之后，在经过N个周期，AXI传输通道3就能够从第二移位寄存器模块32中读取出Ready信号。

在所述Ready信号接口2中包含级数为M+N的第三移位寄存器模块22和长度为L的存储模块21，在初始状态时，M+N个寄存器中存储的布尔值都为真；这里，第三移位寄存器22可以为M+N个依次排列的寄存器，如图3所示，可以给这M+N个寄存器依次起一个编号，即排在第一个的寄存器为第一级寄存器，排在第二个的寄存器为第二级寄存器，…，排在第M+N个的寄存器为第M+N级寄存器；

在每个时钟周期内，所述Ready信号接口2从第三移位寄存器模块22的第M+N级寄存器中读取出第一布尔值，并将第M+N-1至1级寄存器中的布尔值依次拷贝到下一级寄存器；

在每个时钟周期中，所述Ready信号接口2在确定所接收到的Valid信号为高电平且第一布尔值为真时，将所接收到的数据存入到所述存储模块21；在确定所述存储模块21的剩余空间长度大于等于预设阀值时，所述Ready信号接口2发出的Ready信号为高电平、且第二布尔值为真；否则，Ready信号接口2发出的Ready信号为低电平、且第二布尔值为假；将第二布尔值写进第三移位寄存器模块22中的第一级寄存器，其中，预设阀值为小于所述存储模块的长度L、且大于等于M+N的整数。

这里，在每个时钟周期中，首先，从第M+N级寄存器中读取出第一布尔值，然后对M+N-1至1级寄存器执行移位操作，即将第M+N-1级寄存器中的布尔值写入第M+N级寄存器，将第M+N-2级寄存器中的布尔值写入第M+N-1级寄存器，…，将第2级寄存器中的布尔值写入第3级寄存器，将第1级寄存器中的布尔值写入第2级寄存器中，然后将第二布尔值写进第1级寄存器中。可以理解的是，当布尔值写入第三移位寄存器模块22之后，在经过M+N个周期，Ready信号接口2就能够从第三移位寄存器模块22中读取出布尔值。可以理解的是，L>M+N。

这里，该总线接口系统在工作时，可以包含以下步骤：

步骤1：在第一时钟周期内，AXI传输通道3向Valid信号接口1发送高电平的Ready信号；

步骤2：在第一时钟周期内，如果Valid信号接口1有数据要发送，会发出高电平的Valid信号，同时把数据放到对应的传输通道上，可以理解的是，此时AXI传输通道3会在第一移位寄存器模块31中缓存该高电平的Valid信号和数据；

步骤3：在第一时钟周期内，AXI传输通道3会向Ready信号接口2发送低电平的Valid信号，由于存储模块21为空，因此，该存储模块21的剩余空间长度大于等于预设阀值，向第三移位寄存器模块22写进一个真值，并且向AXI传输通道3发送高电平的Ready信号，此时AXI传输通道3接收到该Ready信号，并进行缓存；

步骤4：在第1～M个时钟周期中，有L1个时钟周期中，Valid信号接口1是发送数据的，而其余L2个时钟周期中，Valid信号接口1是不发送数据的，L1+L2＝M；

步骤5：假设在第M+I个周期中，AXI传输通道3存储一个已经缓存了M个周期的高电平的Valid信号，此时，对第一移位寄存器模块31进行读操作时，会从第一移位寄存器模块31读出该高电平的Valid信号；AXI传输通道3会将该Valid信号和数据发送到Ready信号接口2中，在Ready信号接口2中，如果从第三移位寄存器模块22中读出的值为真，则将该数据存储到存储模块21中。之后再依据该存储模块21中的剩余空间的大小来决定Ready信号接口2所发出的Ready信号的电位和写进第三移位寄存器模块22中的值(真或否)。

综上所述，在本发明实施例的总线接口系统中，在Ready信号接口2中设置有长度大于M+N的存储模块21，只有在该存储模块21的剩余空间长度≥预设阀值≥M+N时，该Ready信号接口2才会发出高电平的Ready信号，否则发出低电平的Ready信号，可以理解的是，此时，在AXI传输通道3中，至多存储M个高电平的Valid信号和/或数据，以及至多个N个高电平的Ready信号，这N个高电平的Ready信号至多使得Valid信号接口发送N个高电平的Valid信号和/或数据，即存储模块21具有足够空间来存储数据，不会出现Ready信号接口2接收到数据，却无法存储的问题。此外，挂接到Ready信号接口2中的设备会逐渐取走存储模块21中的数据，因此，存储模块21中存储数据的数量会一直处于变动的状态中。

这里，在本发明实施例的系统中，存在以下可能：(1)该存储模块21的剩余空间长度≥预设阀值≥M+N时，Ready信号接口2发出高电平的Ready信号，向第三移位寄存器模块22写进一个“真”值，可以理解的是，在N个时钟周期之后，该Ready信号到达Valid信号接口1中，该Valid信号接口1可以发送也可以不发送数据，并发送相应的Valid信号，再经过M个周期，该Valid信号达到Ready信号接口2，由于每个时钟周期中，Ready信号接口2都会对该第三移位寄存器模块22执行读操作，则此时，Ready信号接口2会从第三移位寄存器模块22读出该“真”值；(2)该存储模块21的剩余空间长度＜预设阀值时，Ready信号接口2发出低电平的Ready信号，已经向第三移位寄存器模块22写进一个“否”值，可以理解的是，在N个时钟周期之后，该Ready信号到达Valid信号接口1中，该Valid信号接口1不可以发送数据，并发送Valid信号(该Valid信号可以为高电平或低电平)，再经过M个周期，该Valid信号达到Ready信号接口2，由于每个时钟周期中，Ready信号接口2都会对该第三移位寄存器模块22执行读操作，则，此时，Ready信号接口2会从第三移位寄存器模块22读出该“假”值。即在Ready信号接口2中，不会出现接收到高电平的Valid信号和数据时，却无法存储到存储模块21中的情形发生。

优选的，M＝N。

优选的，预设阀值＝M+N。

优选的，所述Ready信号接口2还包括：与运算模块；所述“在确定所接收到的Valid信号为高电平且第一布尔值为真”，包括：将所接收到的Valid信号和第一布尔值都输入所述与运算模块进行与运算，获取运算结果。

优选的，所述存储模块为长度为L的FIFO模块；所述“将所接收到的数据存入到所述存储模块21”，包括：将所接收到的数据PUSH进FIFO模块。这里，可以理解的是，当挂接到Ready信号接口2中设备需要读取数据时，Ready信号接口2会从FIFO模块中POP出数据，然后发送给该设备，从而保证该设备所读取到的数据的顺序与Ready信号接口2接收到的数据的顺序相同。

可选的，所述Ready信号接口2还包括：取反运算模块24，在确定所述存储模块21的剩余空间长度大于等于预设阀值时，存储模块21向取反运算模块24输出否值，否则输出真值；取反运算模块经过取反运算之后，然后取反结构输入第三移位寄存器模块22和决定所输出的Ready信号的定位(高电位或低电位)。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims

1.一种总线接口系统，其特征在于，包括：

Valid信号接口和Ready信号接口，以及用于连接Valid信号接口和Ready信号接口的AXI传输通道；

所述AXI传输通道含有级数为M的第一移位寄存器模块和级数为N的第二移位寄存器模块；

在每个时钟周期内，AXI传输通道从第一移位寄存器模块的第M级寄存器中读取出Valid信号和/或数据并发送到Ready信号接口，并将第M-1至1级寄存器中的Valid信号和/或数据依次拷贝到下一级寄存器，并将从Valid信号接口接收到的Valid信号和/或数据写进第一级寄存器中，在初始状态中，M个寄存器中所存储的Valid信号都为低电平；

在每个时钟周期内，AXI传输通道从第二移位寄存器模块的第N级寄存器中读取出Reday信号并发送到Valid信号接口，并将第N-1至1级寄存器中的Ready信号依次拷贝到下一级寄存器，并将从Ready信号接口接收到的Ready信号写进第一级寄存器中，在初始状态时，N个寄存器中存储的Ready信号都为高电平；

在所述Ready信号接口中包含级数为M+N的第三移位寄存器模块和长度为L的存储模块，在初始状态时，M+N个寄存器中存储的布尔值都为真；

在每个时钟周期内，所述Ready信号接口从第三移位寄存器模块的第M+N级寄存器中读取出第一布尔值，并将第M+N-1至1级寄存器中的布尔值依次拷贝到下一级寄存器；

在每个时钟周期中，所述Ready信号接口在确定所接收到的Valid信号为高电平且第一布尔值为真时，将所接收到的数据存入到所述存储模块；在确定所述存储模块的剩余空间长度大于等于预设阀值时，所述Ready信号接口发出的Ready信号为高电平、且第二布尔值为真；否则，Ready信号接口发出的Ready信号为低电平、且第二布尔值为假；将第二布尔值写进第三移位寄存器模块中的第一级寄存器，其中，预设阀值为小于所述存储模块的长度L、且大于等于M+N的整数。

2.根据权利要求1所述的总线接口系统，其特征在于：M＝N。

3.根据权利要求1所述的总线接口系统，其特征在于：预设阀值＝M+N。

4.根据权利要求1所述的总线接口系统，其特征在于，

所述Ready信号接口还包括：与运算模块；

所述“在确定所接收到的Valid信号为高电平且第一布尔值为真”，包括：将所接收到的Valid信号和第一布尔值都输入所述与运算模块进行与运算，获取运算结果。

5.根据权利要求1所述的总线接口系统，其特征在于，

所述存储模块为长度为L的FIFO模块；

所述“将所接收到的数据存入到所述存储模块”，包括：将所接收到的数据PUSH进FIFO模块。