CN101902379A - 高级可扩展接口总线系统及其访问控制方法 - Google Patents
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Abstract
本发明公开了一种AXI总线系统及其访问控制方法，该总线系统包括发送方和接收方，还包括：缓冲模块，其连接至AXI，用于对发送方和接收方之间在AXI总线上的传送信息进行缓冲。本发明实现了提高AXI总线的传输效率的技术效果。
Description
技术领域
本发明涉及通信领域，尤其涉及一种AXI(Advanced ExtendibleInterface，高级可扩展接口)总线系统及AXI总线的访问控制方法。
背景技术
AXI总线是一种地址和信息总线分开，读和写分开的一种总线，其分成五个通道：写地址控制通道、写信息通道、写反馈通道、读地址控制通道、以及读信息通道。
图1是现有的AXI总线上的AXI主模块和AXI从模块之间的连接图。从图1中可以看出AXI的连接分成两个方向：从主模块传往从模块，或从从模块传给主模块。在简单的总线架构中，总线就是一个简单的连接，然而在现有的复杂SoC中，总线矩阵结构通常具有几十个主模块接口和从模块接口，这些接口越多，则总线部分的路径就越长。而总线的冗长，将会导致总线连接的时序路径变长，从而导致整个系统的访问效率下降。
在实现本发明的过程中，发明人发现，相关技术中采用的AXI总线系统是发送方在接收到接收方发来的确认接收到信息的确认信号后，才开始发送下一信息，当接收方和发送方之间的总线较长时，发送方发送信息的时间间隔较长，导致传输效率低。
发明内容
本明的目的在于提供一种AXI总线系统及AXI总线的访问控制方法，能够解决相关技术中在接收方和发送方之间的总线较长时出现的传输时间间隔较长导致的传输效率低的技术问题。
根据本发明的一个方面，提供了一种AXI总线系统，包括发送方和接收方，还包括：缓冲模块，其连接至AXI，用于对发送方和接收方之间在AXI总线上的传送信息进行缓冲。
根据本发明的另一个方面，还提供了一种高级可扩展接口的总线访问控制方法，包括：在AXI总线上连接缓冲模块；缓冲模块对发送方和接收方之间在AXI总线上的传送信息进行缓冲。
借助于本发明的上述至少一个技术方案，通过缓冲模块来对发送方和接收方在AXI总线上传送的信息进行缓冲，使得发送方在缓冲模块接收到该信息后即可以再次发送下一信息到总线上，从而实现提高传输效率的技术效果。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是现有的AXI总线上的AXI主模块和AXI从模块之间的连接示意图；
图2是根据本发明第一实施例的AXI总线系统的示意图；
图3是根据本发明第二实施例的AXI总线访问控制方法的流程图；
图4是根据本发明第二实施例的AXI总线访问控制方法的另一流程图；
图5是根据本发明第二实施例的AXI总线访问控制方法的信息传输示意图；
图6是根据本发明第三实施例的AXI总线访问控制方法的流程图。
具体实施方式
功能概述
在本发明中，定义以下几个信号：Valid信号是发送方指示发送信息是有效信息的信号；Ready信号是接收方指示可以接收信息的指示。当发送方发送信息时，将Valid信号设置为高电平，指示发送信息是有效信息，当接收方接收到信息后，将Ready信号设置为高电平，指示发送方可以发送下一信息。Valid信号在Ready信号跳变为高电平后，继续保持一个时钟周期的高电平后，跳变为低电平；Ready信号在Valid信号跳变为高电平后，继续保持一个时钟周期的高电平后，也跳变为低电平。
另外，由于AXI总线系统中主模块和从模块作为发送方和接收方的角色可以互换，所以当本发明中所称的发送方是主模块时，则接收方为从模块，当从模块作为发送方时，则主模块作为接收方。
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
在以下的描述中，为了解释的目的，描述了多个特定的细节，以提供对本发明的透彻理解。然而，很显然，在没有这些特定细节的情况下，也可以实现本发明，此外，在不冲突的情况下，即在不背离所附权利要求阐明的精神和范围的情况下，下述实施例以及实施例中得各个细节可以进行各种组合。
第一实施例
图2是根据本发明第一实施例的AXI总线系统的示意图。如图2所示，根据本发明第一实施例的AXI总线系统，包括发送方206和接收方208，还包括：缓冲模块202，其连接至AXI总线204，用于对发送方206和接收方208之间在AXI总线上的传送信息进行缓冲。
根据本发明第一实施例的AXI总线系统通过缓冲模块来对发送方和接收方在AXI总线上传送的信息进行缓冲，使得发送方在缓冲模块发送该信息后即可以再次发送下一信息到总线上，而不需要等待接收方接收到信息才发送下一信息，从而缩短了发送方发送信息的时间间隔，实现了提高传输效率的技术效果。
例如，假设从发送方到达接收方需要的时钟周期为6个时钟周期，利用相关技术中使用的AXI总线系统，则发送方每6个时钟周期发送一次信息，而利用根据本发明第一实施例的AXI总线系统，由于缓冲模块位于发送方和接收方之间，所以缓冲模块接收到信息的时间小于6个时钟周期，所以发送方发送信息的时间间隔小于6个时钟周期，从而达到提高传输效率的目的。
优选地，缓冲模块与AXI总线的连接点距离发送方与AXI总线的连接点和缓冲模块与AXI总线的连接点距离接收方与AXI总线的连接点之间的距离相等。
缓冲模块可以插入到一个主模块和一个从模块之间的任意地方，可以在总线译码逻辑之后，也可以在分发逻辑之后，还可以在总线仲裁逻辑之后。但当缓冲模块与AXI总线的连接点距离发送方与AXI总线的连接点和缓冲模块与AXI总线的连接点距离接收方与AXI总线的连接点之间的距离相等时，AXI总线的时序逻辑将达到最优。例如，仍然假设从发送方到达接收方需要的时钟周期为6个时钟周期，当缓冲模块与AXI总线的连接点距离发送方与AXI总线的连接点和缓冲模块与AXI总线的连接点距离接收方与AXI总线的连接点之间的距离相等时，假设发送方在D0时刻将信息发送给缓冲模块，缓冲模块经3个时钟周期后，在D3时刻接收到该信息，并将该信息发送互接收方，接收方在D6时刻接收到信息，同时，在D3时刻，发送方将发送下一信息给缓冲模块，缓冲模块将在D6时刻接收到该信息，并且此时接收模块正好接收到上一信息，并通知缓冲模块可以再次发送信息，如此循环。可以看出，在理想情况下，发送方发送信息的频率可以提高到两倍，在实际情况下，也可以提高到接近两倍。
优选地，缓冲模块为寄存器。对于传输数据量小的通道，可以使用寄存器作为缓冲模块。
优选地，缓冲模块为FIFO。对于传输数据量大的通道，可以采用FIFO作为缓冲模块。
优选地，缓冲模块还用于在接收到来自发送方的信息时，将接收有效信号设置为高电平以向发送方确认接收到信息。以通知发送方可以发送下一信息。
根据本发明第一实施例的AXI总线系统通过缓冲模块来对发送方和接收方在AXI总线上传送的信息进行缓冲，使得发送方在缓冲模块发送该信息后即可以再次发送下一信息到总线上，而不需要等待接收方接收到信息才发送下一信息，从而缩短了发送方发送信息的时间间隔，实现了提高传输效率的技术效果。
第二实施例
图3是根据本发明第二实施例的AXI总线访问控制方法的流程图。如图3所示，根据本发明第二实施例的AXI总线访问控制方法，包括：
步骤S302，在AXI总线上连接缓冲模块；
步骤S304，缓冲模块对发送方和接收方之间在AXI总线上的传送信息进行缓冲。
根据本发明第二实施例的AXI总线访问控制方法通过缓冲模块来对发送方和接收方在AXI总线上传送的信息进行缓冲，使得发送方在缓冲模块发送该信息后即可以再次发送下一信息到总线上，而不需要等待接收方接收到信息才发送下一信息，从而缩短了发送方发送信息的时间间隔，实现了提高传输效率的技术效果。
优选地，如图4所示，步骤S304具体包括：
步骤S3042，缓冲模块接收并缓存来自发送方的信息；
步骤S3044，缓冲模块向发送方确认接收到信息；
步骤S3046，缓冲模块将信息发送给接收方；
步骤S3048，发送方接收到确认后，向缓冲模块发送下一信息。
如此不断循环，如图5所示，发送方以流水形式向接收方发送信息。
优选地，缓冲模块接收并缓存来自发送方的信息具体包括：当受发送方控制的发送有效信号为高电平时，缓冲模块接收并以寄存器方式缓存来自发送方的信息。对于传输数据量小的通道，可以以寄存器方式来缓存信息。
优选地，缓冲模块接收并缓存来自发送方的信息具体包括：当受发送方控制的发送有效信号为高电平时，缓冲模块接收并以FIFO方式缓存来自发送方的信息。对于传输数据量大的通道，可以以FIFO方式来缓存信息。
优选地，缓冲模块向发送方确认接收到信息具体包括：缓冲模块将接收有效信号设置为高电平以向发送方确认接收到信息。以通知发送方可以发送下一信息。
根据本发明第二实施例的AXI总线访问控制方法通过缓冲模块来对发送方和接收方在AXI总线上传送的信息进行缓冲，使得发送方在缓冲模块发送该信息后即可以再次发送下一信息到总线上，而不需要等待接收方接收到信息才发送下一信息，从而缩短了发送方发送信息的时间间隔，实现了提高传输效率的技术效果。
第三实施例
图6是根据本发明第三实施例的AXI总线访问控制方法的流程图。如图6所示，根据本发明第三实施例的AXI总线访问控制方法包括：
步骤S602，发送方发送信息发送到AXI总线上，同时将S_Valid信号设置为高电平，表示发送信息有效；
步骤S604，缓冲模块接收并缓存该信息，同时将S_Ready信号设置为高电平，以向发送方确认接收到信息；缓冲模块缓存信息的方式有两种，一种是寄存器缓存，另一种是FIFO缓存，对于传输量大的通道，例如写通道和读通道，可以采用FIFO缓存，其它通道采用寄存器缓存就能够达到目的；
步骤S606，缓冲模块将缓存的信息发送给接收方，此时，缓冲模块作为新的发送方，同时，缓冲模块将R_Valid设置为高电平，指示发送信息有效；
步骤S608，接收方接收到信息，同时将S_Ready设置为高电平，并对接收到的信息进行处理。此时，完成整个通道的信息传输。
由于AXI总线的每个通道的信息传输均为单向传输，因此可以无阻碍地实现流水式传输，并达到提高传输效率的目的。
对于AXI总线的五个通道，每个通道都可以插入不同机制的缓冲模块来优化通道时序。具体来说，有三种缓冲机制可做选择：(1)寄存器缓冲，这种缓冲方式，每次只能缓冲一个有效信息，适合同步传输模式下信息量少的AXI传输通道，例如写地址通道、读地址通道和写反馈通道三个通道；(2)同步FIFO缓冲，这种缓冲方式，根据FIFO深度的不同，可以缓冲多个信息，适合同步模式下的W，R两个AXI传输通道，在这种缓冲方式下，发送方发送速度比接收方接受速度快的时候，发送方可以在将信息都发送到缓冲模块的FIFO之后，处理其它信息，而不需要等待接受端的反馈；(3)异步FIFO缓冲，使用异步情况下的信息缓冲，对所有异步情况下的五个AXI通道都适用。
这里提出五个通道的缓冲机制，在实际同步系统中，可以只对部分时序较差的通道采用缓冲机制，从而减少电路消耗的同时提高系统的访问效率。
如上所述，借助于本发明的技术方案，能够借助于缓冲模块，缩短总线逻辑的时序路径，缩短发送方的发送信息的时间间隔，从而达到提高AXI总线的传输效率的技术效果。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高级可扩展接口总线系统，包括发送方和接收方，其特征在于，还包括：
缓冲模块，其连接至所述高级可扩展接口总线，用于对所述发送方和所述接收方之间在所述高级可扩展接口总线上的传送信息进行缓冲。
2.根据权利要求1所述的总线系统，其特征在于，所述缓冲模块与所述高级可扩展接口总线的连接点距离所述发送方与所述高级可扩展接口总线的连接点和所述缓冲模块与所述高级可扩展接口总线的连接点距离所述接收方与所述高级可扩展接口总线的连接点之间的距离相等。
3.根据权利要求1所述的总线系统，其特征在于，所述缓冲模块为寄存器。
4.根据权利要求1所述的总线系统，其特征在于，所述缓冲模块为先入先出存储器。
5.根据权利要求1所述的总线系统，其特征在于，所述缓冲模块还用于在接收到来自所述发送方的信息时，将接收有效信号设置为高电平以向所述发送方确认接收到信号。
6.一种高级可扩展接口的总线访问控制方法，其特征在于，包括：
在所述高级可扩展接口总线上连接缓冲模块；
所述缓冲模块对发送方和接收方之间在所述高级可扩展接口总线上的传送信息进行缓冲。
7.根据权利要求6所述的总线访问控制方法，其特征在于，所述缓冲模块对发送方和接收方之间在所述高级可扩展接口总线上的传送信息进行缓冲包括：
所述缓冲模块接收并缓存来自所述发送方的信息；
所述缓冲模块向所述发送方确认接收到信息；
所述缓冲模块将所述信息发送给所述接收方；
所述发送方接收到所述确认后，向所述缓冲模块发送下一信息。
8.根据权利要求7所述的访问控制方法，其特征在于，所述缓冲模块接收并缓存来自所述发送方的信息具体包括：
当受所述发送方控制的发送有效信号为高电平时，所述缓冲模块接收并以寄存器方式缓存来自所述发送方的信息。
9.根据权利要求7所述的访问控制方法，其特征在于，所述缓冲模块接收并缓存来自所述发送方的信息具体包括：
当受所述发送方控制的发送有效信号为高电平时，所述缓冲模块接收并以FIFO方式缓存来自所述发送方的信息。
10.根据权利要求7所述的访问控制方法，其特征在于，所述缓冲模块向所述发送方确认接收到信息具体包括：
所述缓冲模块将接收有效信号设置为高电平以向所述发送方确认接收到信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101430985A Pending CN101902379A (zh) | 2009-06-01 | 2009-06-01 | 高级可扩展接口总线系统及其访问控制方法 |
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