CN201118605Y - 无损伤异步数据准同步传输装置 - Google Patents

Abstract

本实用新型公开了一种无损伤异步数据准同步传输装置。它涉及通信领域中异步数据的准同步传输、异步数据准同步传输的中继及相互转发的处理装置。它由异步接收器、发送缓存器、同步发送器、同步复接器、同步分接器、写控制逻辑模块、去滑码缓存器、读控制逻辑模块、同步接收器、接收缓存器、异步发送器组成。它发端实现串行异步数据到同步数据的转换，以及复接功能；收端实现异步数据的准同步接收和同步数据到串行异步数据的转换，实现了串行异步数据在准同步链路中传输的功能。本实用新型采用大规模可编程数字逻辑器件实现，具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。特别适用于作串行异步数据信息在准同步信道中传输的通信装置。

Description

无损伤异步数据准同步传输装置

技术领域

本实用新型涉及通信领域中的一种无损伤异步数据准同步传输装置。特别适用于异步串行数据转换成同步数据，然后在准同步信道中传输，准同步信道数据无损伤接收，最后将同步数据还原成异步串行数据。也适用异步串行数据在准同步信道中的中继或在多个准同步信道中的相互转发。

背景技术

异步串行数据在信道中传输，一般对信道要求很苛刻，即信道收发两端时钟必须严格同步，若时钟不同步，随时间的累积信道上将产生滑动，遭成异步串行数据传输滑码。目前采用的方法一种是在接收端加锁相环路，使接收端时钟与发端同步，另外一种方法是在接收端加缓存器，接收到的数据先用接收时钟写入缓存器，再用本地时钟读出数据，然后进行处理。前者有一定的局限性，仅适用点对点通信，对于点对多点或多跳中继通信将无能为力。后者通过加大缓存器可以加长两次滑码之间的时间间隔，但随时间的积累，由于收发时钟不同步，最终缓存器将会读空或溢出，从而导致数据丢失，所以仍不能完全消除滑码。

发明内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种异步串行数据在准同步信道中的传输、中继、多个准同步信道中相互转发的无损伤异步数据准同步传输装置装置。并且本实用新型还具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。使用本实用新型可以有效的提高数据传输效率，消除异步数据准同步传输中存在的滑码问题。

本实用新型的目是这样实现的：本实用新型发端由异步接收器2、缓存器3、同步发送器4、同步复接器5组成，收端由读控制逻辑模块6、缓存器7、写控制逻辑模块8、同步分接器9、异步发送器10、缓存器11、同步接收器12组成，还包括电源13，其中发端异步接收器2的输入端口1连接外部的异步数据发送装置，异步接收器2的输出端口2依次串接缓存器3、同步发送器4、同步复接器5后与输出端口A连接；同步复接器5的输出端口3分别与同步发送器4输入端口3、缓存器3的输入端口4并接，同步复接器5的输出端口4分别与缓存器3的输入端口3、异步接收器2的输入端口3并接；收端输入端口B与同步分接器9的输入端口2连接，同步分接器9的输出端口1依次串接写控制逻辑模块8、缓存器7、读控制逻辑模块6、同步接收器12、缓存器11、异步发送器10后与外部的异步数据接收装置连接；同步分接器9的时钟输出端口3分别与写控制逻辑模块8的时钟输入端口3、缓存器7的时钟输入端口4并接，同步分接器9的时钟输出端口4分别与读控制逻辑模块6的时钟输入端口3和缓存器7的时钟输入端口3并接，同步分接器9的时钟输出端口5分别与同步接收器12的时钟输入端口3和缓存器11的时钟输入端口4并接，同步分接器9的时钟输出端口6分别与异步发送器10的时钟输入端口3和缓存器口11的时钟输入端3并接；电源13的+V电源端分别与各模块电源端口连接。

本实用新型收端读控制逻辑模块6由读地址生成器32、分频器33、空块产生器35、移位寄存器36、本地时钟源37组成，缓存器7由RAM缓存器31和缓存状态识别器34组成，写控制逻辑模块8由移位寄存器27、分频器28、空块识别器29、写地址生成器30组成；其中，同步分接器9的出端1、3脚分别与移位寄存器27的入端1、2脚连接、出端3脚还与分频器28的入端1并接、出端5脚分别与分频器28的入端3脚、写地址生成器30的入端1脚并接；移位寄存器27的出端3脚分别与空块识别器29的入端2脚、缓存器31的入端7脚并接；空块识别器29的出端1脚与写地址生成器30的入端6脚连接；写地址生成器30的出端2、3、4脚分别与缓存器31的入端1、2、3脚连接、出端4脚与缓存状态识别器34的入端1脚并接、入端5脚与分频器28的出端2脚连接、入端7脚与缓存状态识别器34的出端2脚连接；缓存器31的出端4、5、6脚分别与读地址生成器32的入端2、3、4脚连接、入端6脚与缓存状态识别器34的入端1脚并接、出端8脚与移位寄存器36的入端3脚连接；本地时钟源37的出端1脚与分频器33的入端1脚连接；分频器33的出端2脚分别与读地址生成器32的入端1脚、空块产生器35的入端3脚、移位寄存器36的入端4脚并接；缓存状态识别器34的出端4脚分别与读地址生成器32入端5脚、空块产生器35的入端2脚、移位寄存器36的入端2脚并接；空块产生器35的出端1脚与移位寄存器36的入端5脚连接；移位寄存器36的出端1脚与12的入端1脚连接；移位寄存器27、分频器28、空块识别器29、写地址生成器30、RAM缓存器31、读地址生成器32、分频器33、缓存状态识别器34、空块产生器35、移位寄存器36、本地时钟源37各入端20脚与电源13的出端+V电压端并接、各入端21脚与地端并接。

本实用新型相比背景技术有如下优点：

1.本实用新型由于在收端采用读控制逻辑模块6、缓存器7、写控制逻辑模块8，实现异步数据的准同步接收，不产生滑码，并且有效提高传输效率。对通信收发两端时钟不要求严格同步，对多点通信，异步数据可以在多条准同步链路上相互转发。

2.本实用新型各部件采用大规模可编程集成电路制作，可灵活使用于异步数据在准同步传输、中继、多个准同步信道中相互转发，同时还具有线路简单、体积小、成本低廉、性能稳定可靠等优点，在工程中实用性强。

附图说明

图1是本实用新型实现的原理框图。

图2是接收端读控制逻辑模块6、缓存器7、写控制逻辑模块8的原理图。

具体实施方式

参照图1、图2，本实用新型发端由异步接收器2、缓冲器3、同步发送器4、同步复接器5组成，收端由同步分接器9、写控制逻辑模块8、去滑码缓存7、读控制逻辑模块6、同步接收器7、缓冲器8、异步发送器9及电源10组成，实施例按图1连接线路。发端异步接收器2作用是接收异步串行数据。缓冲器3作用是缓存接收的异步数据信息。同步发送器4作用是读出缓存的异步数据信息，同步发送至同步复接器5。同步复接器5作用是产生异步接收器2、缓冲器3、同步发送器4所需各时钟，并复接数据信息，其出端与外接信道机复分接器的端口A连接，实现异步数据到同步数据的转换。实施例发端异接器2，缓冲器3、同步发送器4、同步复接器5所有部件采用一块现场可编程门阵列(FPGA)集成电路制作。

本实用新型收端读控制逻辑模块6作用是产生读缓存器7所需的地址、时钟、使能信号，并将读出的数据并串转换，发送至同步接收器12。缓存器7是作用存储分接的数据信息，并判断当前缓存器7的状态。写控制逻辑模块8作用是产生写缓存器7所需的地址、时钟、使能信号，并将分接的数据串并转换。读控制逻辑6由读地址生成器32、分频器33、空块产生器35、移位寄存器36、本地时钟源37组成。缓存器7由RAM缓存器31和缓存状态识别器34组成。写控制逻辑8由移位寄存器27、分频器28、空块识别器29、写地址生成器30组成。图2是本实用新型收端读控制逻辑6、缓存器7、写控制逻辑8的实施例电原理图，并按其连接线路。同步分接器9出端1脚输出数据信号输入移位寄存器27入端1脚，出端2脚输出接收时钟信号分别输入移位寄存器27入端2脚、分频器28入端1脚，出端5脚输出使能信号分别输入分频器28入端3脚、写地址生成器30入端1脚。移位寄存器27作用是锁存输入的接收信号，并进行串并转换，通过出端3脚分别输入空块识别器29入端2脚和RAM缓存器31入端7脚。空块识别器29作用是检测当前收到数据是否是空块，通过出端3脚输入写地址生成器30入端6脚。分频器28作用是产生字节时钟，通过出端2脚输入写地址生成器30入端5脚。写地址生成器30作用是产生写RAM缓存器31的地址、使能和时钟信号，分别通过出端2、3、4脚输入RAM缓存器31入端1、2、3脚。本地时钟源37作用是产生本地时钟，通过出端1脚输入分频器33入端1脚。分频器33作用是分频产生其它模块所需位时钟，通过出端2脚分别输入读地址生成器32出端1脚、空块产生器35出端3脚、移位寄存器36出端4脚。读地址生成器32作用是产生读RAM缓存器31的地址、使能和时钟信号，分别通过出端2、3、4脚输入RAM缓存器31入端4、5、6脚。缓存状态识别器34作用是识别RAM缓存器31当前状态，产生快溢出指示信号通过出端2脚输入写地址生成器30入端7脚；产生快读空指示信号通过出端4脚分别输入读地址生成器32入端5脚、空块产生器35入端2脚。空块产生器35作用是当RAM缓存器31快被读空时，停读RAM缓存器31，产生空块，通过出端1脚输入移位寄存器36入端5脚。移位寄存器36作用是锁存从RAM缓存器31读出的数据信号或空块产生器35产生的空块信号，并进行并串转换，串行数据信号通过出端1脚输入同步接收器12入端1脚。实现了收端准同步数据的无滑码接收。实施例读控制逻辑6、缓存器7、写控制逻辑8所有部件采用一块现场可编程门阵列(FPGA)集成电路制作。

本实用新型同步分接器9作用是产生其它模块所需时钟，分接接收到的数据。异步发送器10作用是产生读缓冲器11所需的时钟、使能、地址信号以及发送串行异步数据信息的位时钟信号，发送串行异步数据信息。缓冲器11作用是缓存从信道分接的数据信息。同步接收器12作用是产生写缓冲器11所需的时钟、使能、地址信号，将接收的数据信息串并变换。同步分接器9与外接接收端口B连接。实施例同步分接器9、异步发送器10、读缓冲器11、同步接收器12所有部件采用一块现场可编程门阵列(FPGA)集成电路制作。

本实用新型电源13提供各级部件工作电压，实施例采用通用的集成稳压电源制作，输出+V电压为+5V电压。

本实用新型简要工作原理如下：发送端实现了异步串行数据到同步数据的转换，并且复接发送。接收端首先分接，然后准同步接收，最后将接收到的同步数据转换成异步串行数据。发送端异步串行数据到同步数据的转换，首先从外接的异步数据发送装置输出的异步数据在异步接收器2中接收并锁存，等全部数据接收完成，并验证格式正确无误后，存储到缓冲器3中。同步发送器4根据外接与同步复接器5送来的状态信号决定是否发送数据。当需要发送数据时，首先检查缓冲器3中是否有数据，有数据则置好标志位并把数据发送去。若缓冲器3没有数据，则标志位清除，并将发送的数据置空，实现异步串行数据到同步数据的转换。接收端，准同步接收根据同步分接器9输入的数据、时钟和使能信号，将接收到的信息写入缓存器7中，然后用本地时钟读出数据，当缓存器7快溢出时，判断分接器9送入的数据是否是空块，若是空块则抛弃该空块，不进行写RAM操作，重复该操作直至缓存器7处于过渡状态为止；当缓存器7快被读空时，停止从缓存器7中读数据，插入空块发送，重复该操作直至缓存器7处于过渡状态为止。接收端同步数据到异步串行数据的转换，首先同步接收器7接收并锁存从缓存器7读出的数据，等数据接收完成后存储到缓冲器11中。异步发送器10随时监视缓冲器11的状态，当缓冲器11中有数据时，立即将数据读出，并按照异步数据的帧格式组合成一个数据包，然后按异步数据的时钟将数据包逐比特发送到外接的异步数据接收装置，实现同步数据到异步串行数据的转换。

本实用新型安装结构如下：把本实用新型图1、图2中所有电路部件安装在一块长×宽为100×100毫米的印刷板上，然后把印刷板安装在一个长×宽×高为150×120×1.6毫米的插件盒内，插件盒前面板上安装与异步数据发送、接收装置连接的电缆插座、同步复分接器5、9与外接信道机连接的端口A、B的电缆插座，插件盒及异步数据发送、接收装置安装在信道机架上，组装成本实用新型。

Claims (2)

1.一种无损伤异步数据准同步传输装置，发端由异步接收器(2)、缓存器(3)、同步发送器(4)、同步复接器(5)组成，收端由同步分接器(9)、异步发送器(10)、缓存器(11)、同步接收器(12)组成，还包括电源(13)，其特征在于：收端还包括读控制逻辑模块(6)、缓存器(7)、写控制逻辑模块(8)，其中发端异步接收器(2)的输入端口1连接外部的异步数据发送装置，异步接收器(2)的输出端口2依次串接缓存器(3)、同步发送器(4)、同步复接器(5)后与输出端口A连接；同步复接器(5)的输出端口3分别与同步发送器(4)输入端口3、缓存器(3)的输入端口4并接，同步复接器(5)的输出端口4分别与缓存器(3)的输入端口3、异步接收器(2)的输入端口3并接；收端输入端口B与同步分接器(9)的输入端口2连接，同步分接器(9)的输出端口1依次串接写控制逻辑模块(8)、缓存器(7)、读控制逻辑模块(6)、同步接收器(12)、缓存器(11)、异步发送器(10)后与外部的异步数据接收装置连接；同步分接器(9)的时钟输出端口3分别与写控制逻辑模块(8)的时钟输入端口3、缓存器(7)的时钟输入端口4并接，同步分接器(9)的时钟输出端口4分别与读控制逻辑模块(6)的时钟输入端口3和缓存器(7)的时钟输入端口3并接，同步分接器(9)的时钟输出端口5分别与同步接收器(12)的时钟输入端口3和缓存器(11)的时钟输入端口4并接，同步分接器(9)的时钟输出端口6分别与异步发送器(10)的时钟输入端口3和缓存器口(11)的时钟输入端3并接；电源(13)的+V电源端分别与各模块电源端口连接。

2.根据权利要求1所述的无损伤异步数据准同步传输装置，其特征在于：收端读控制逻辑模块(6)由读地址生成器(32)、分频器(33)、空块产生器(35)、移位寄存器(36)、本地时钟源(37)组成，缓存器(7)由RAM缓存器(31)和缓存状态识别器(34)组成，写控制逻辑模块(8)由移位寄存器(27)、分频器(28)、空块识别器(29)、写地址生成器(30)组成；其中，同步分接器(9)的出端1、3脚分别与移位寄存器(27)的入端1、2脚连接、出端3脚还与分频器(28)的入端1并接、出端5脚分别与分频器(28)的入端3脚、写地址生成器(30)的入端1脚并接；移位寄存器(27)的出端3脚分别与空块识别器(29)的入端2脚、缓存器(31)的入端7脚并接；空块识别器(29)的出端1脚与写地址生成器(30)的入端6脚连接；写地址生成器(30)的出端2、3、4脚分别与缓存器(31)的入端1、2、3脚连接、出端4脚与缓存状态识别器34的入端1脚并接、入端5脚与分频器28的出端2脚连接、入端7脚与缓存状态识别器34的出端2脚连接；缓存器(31)的出端4、5、6脚分别与读地址生成器(32)的入端2、3、4脚连接、入端6脚与缓存状态识别器34的入端1脚并接、出端8脚与移位寄存器(36)的入端3脚连接；本地时钟源(37)的出端1脚与分频器(33)的入端1脚连接；分频器(33)的出端2脚分别与读地址生成器(32)的入端1脚、空块产生器(35)的入端3脚、移位寄存器(36)的入端4脚并接；缓存状态识别器(34)的出端4脚分别与读地址生成器(32)入端5脚、空块产生器(35)的入端2脚、移位寄存器(36)的入端2脚并接；空块产生器(35)的出端1脚与移位寄存器(36)的入端5脚连接；移位寄存器(36)的出端1脚与(12)的入端1脚连接；移位寄存器(27)、分频器(28)、空块识别器(29)、写地址生成器(30)、RAM缓存器(31)、读地址生成器(32)、分频器(33)、缓存状态识别器(34)、空块产生器(35)、移位寄存器(36)、本地时钟源(37)各入端20脚与电源(13)的出端+V电压端并接、各入端21脚与地端并接。

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