CN109815178B - 总线转换中的数据缓存机制的设置方法及总线转换系统 - Google Patents

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Abstract

本发明公开了一种总线转换中的数据缓存机制的设置方法、用于总线转换的数据缓存系统及总线转换系统。本发明的设置方法包括以下步骤计算高速总线和低速总线的速度之比；确定乒乓操作的输入数，并确定多级双口RAM的配置级数和各级的配置数量；配置每一级的双口RAM采用环形机制，并设置每一级的双口RAM的头指针和尾指针；设置第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。本发明能够确保即使发生总线故障导致的数据突发现象数据也能得到完整的接收，同时可以保证数据实时传输并且不会发生数据乱序的问题，而无需增加额外的控制机制或控制模块。

Description

总线转换中的数据缓存机制的设置方法及总线转换系统
技术领域
本发明涉及总线转换中的数据传输及缓存，尤其涉及总线转换中的数据缓存机制的设置方法、用于总线转换的数据缓存系统及总线转换系统。
背景技术
总线转换技术应用范围广泛，例如，对于航空领域而言，常用总线包括ARINC429、ARINC825(CAN总线)、ARINC664等；对于通用测试领域而言，常用总线包括VXI、VME、USB、RS232、RS485、以太网等。总线转换技术通常用于两个系统的通信，比如航空设备与地面测试设备的通信，航空设备和地面测试设备使用的测试总线通常差别很大，因此需要总线转换装置进行数据格式的转换。
在不少总线中，对于数据突发的拥塞控制，当数据突发传输时，拥塞控制需采用硬件控制实现。比如，在发生突发数据传输时，采用FIFO或双口RAM作为数据缓冲。
一般大量数据的传输需要采用DMA将大量数据直接存储至外存储器，但是由于数据突发具有随机性，一般是作为故障出现，因此无法直接使用DMA。
FIFO的控制方法简单，数据按照先进先出进行管理，但是存储容量十分有限，由于没有寻址机制，大量FIFO的控制需要另外增加复杂的控制机制，增加大量的硬件开销。
双口RAM容量比FIFO大，而且具有寻址功能，在一些方面要优于FIFO。
现有技术中，为了在总线转换中对数据进行缓存，只在端口处采用乒乓操作的方法，其中乒乓操作将一个数据列分成两个或多个数据列，但由于乒乓操作容易弄乱数据的顺序，因此需要特殊机制控制，以保证数据读出时，顺序依然按照原先的排列。
发明内容
本发明要解决的技术问题是为了克服现有技术中总线转换中的数据缓存容易弄乱数据顺序，因而需要额外的控制机制或控制器的缺陷，提出一种总线转换中的数据缓存机制的设置方法、用于总线转换的数据缓存系统及总线转换系统。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供了一种总线转换中的数据缓存机制的设置方法，其特点在于，其包括以下步骤：
步骤一、计算高速总线和低速总线的速度之比，速度之比的计算公式为N＝ceiling(Vg/Vd)，其中N为速度之比，ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度；
步骤二、确定乒乓操作的输入数，根据确定的所述输入数计算得到双口RAM的配置级数以及每一级包含的双口RAM的个数，所述配置级数为
Figure BDA0001475798770000021
其中k为所述输入数、N为速度之比，第一级的双口RAM的个数为
Figure BDA0001475798770000022
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k，其中各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置；
步骤三、配置每一级的双口RAM采用环形机制，并设置每一级的双口RAM的头指针和尾指针；
步骤四、设置第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
较佳地，乒乓操作的输入数设置为2。
较佳地，所有双口RAM的存储容量相同。
本发明还提供了一种用于总线转换的数据缓存系统，所述数据缓存系统处于高速总线和低速总线之间，其特点在于，所述数据缓存系统包括多个双口RAM，所述双口RAM采用如上所述的设置方法设置。
本发明还提供了一种总线转换系统，其包括高速总线和低速总线，其特点在于，所述总线转换系统还包括多级双口RAM，双口RAM的级数为
Figure BDA0001475798770000031
其中k为多级双口RAM的乒乓操作的输入数、N为速度之比且N＝ceiling(Vg/Vd)，其中ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度，第一级的双口RAM的个数为
Figure BDA0001475798770000032
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k；
各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置，每一级的双口RAM均采用环形机制，第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
较佳地，乒乓操作的输入数设置为2。
较佳地，所有双口RAM的存储容量相同。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
本发明的总线转换中的数据缓存机制的设置方法、用于总线转换的数据缓存系统及总线转换系统，能够确保即使发生总线故障导致的数据突发现象数据也能得到完整的接收，同时可以保证数据实时传输并且不会发生数据乱序的问题，而无需增加额外的控制机制或控制模块。
附图说明
图1为本发明一较佳实施例的总线转换中的数据缓存机制的设置方法的流程图。
图2为本发明一较佳实施例的数据缓存机制的设置方法中的时钟配置方式的示意图。
图3为根据本发明配置的数据缓存机制的一应用实例中的乒乓操作的示意图。
图4为根据本发明配置的数据缓存机制的一应用实例中的电路时序示意图。
具体实施方式
下面结合说明书附图，进一步对本发明的优选实施例进行详细描述，以下的描述为示例性的，并非对本发明的限制，任何的其他类似情形也都落入本发明的保护范围之中。
在以下的具体描述中，方向性的术语，例如“左”、“右”、“上”、“下”、“前”、“后”、等，参考附图中描述的方向使用。本发明的实施例的部件可被置于多种不同的方向，方向性的术语是用于示例的目的而非限制性的。
参考图1所示，根据本发明一较佳实施例的总线转换中的数据缓存机制的设置方法，其包括以下步骤：
步骤一、计算高速总线和低速总线的速度之比，速度之比的计算公式为N＝ceiling(Vg/Vd)，其中N为速度之比，ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度；
步骤二、确定乒乓操作的输入数，根据确定的所述输入数计算得到双口RAM的配置级数以及每一级包含的双口RAM的个数，所述配置级数为
Figure BDA0001475798770000041
其中k为所述输入数、N为速度之比，第一级的双口RAM的个数为
Figure BDA0001475798770000042
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k，其中各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置；
步骤三、配置每一级的双口RAM采用环形机制，并设置每一级的双口RAM的头指针和尾指针；
步骤四、设置第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
其中，环形双口RAM的机制能够最大限度地使用存储资源。而由于所有的双口RAM都采用乒乓机制，所以数据排队长度均等，因此，所有的双口RAM可选为具有相同的存储容量。
采用上述方法可以配置得到如下数据缓存机制或系统，其包括多级双口RAM，双口RAM的级数为
Figure BDA0001475798770000051
其中k为多级双口RAM的乒乓操作的输入数、N为速度之比且N＝ceiling(Vg/Vd)，其中ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度，第一级的双口RAM的个数为
Figure BDA0001475798770000052
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k；
各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置，每一级的双口RAM均采用环形机制。参照图2所示，第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
以下，参考图3-4所示描述根据本发明配置的数据缓存机制的一应用实例。
参考图3所示，在该应用实例中，在高速总线和低速总线的速度之比N＝8，乒乓操作的输入数k为2，配置的RAM级数为4。
在该应用实例中，假设高速总线一侧的输入数据为1,2,3,…,8。参考图4所示的四级RAM的电路时序图，传入第一级时的数据为L11为1，L12为2，依次类推，L18为8。接着传入第二级的数据为L21为1、5，L22为2、6，L23为3、7，L24为4、8。传入第三级的数据为L31为1、3、5、7，L32为2、4、6、8。传入第四级的RAM的数据为1,2,3,…,8。最终，到达低速总线一侧的数据顺序没有发生变化。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (7)

1.一种总线转换中的数据缓存机制的设置方法，其特征在于，其包括以下步骤：
步骤一、计算高速总线和低速总线的速度之比，速度之比的计算公式为N＝ceiling(Vg/Vd)，其中N为速度之比，ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度；
步骤二、确定乒乓操作的输入数，根据确定的所述输入数计算得到双口RAM的配置级数以及每一级包含的双口RAM的个数，所述配置级数为
Figure FDA0001475798760000011
其中k为所述输入数、N为速度之比，第一级的双口RAM的个数为
Figure FDA0001475798760000012
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k，其中各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置；
步骤三、配置每一级的双口RAM采用环形机制，并设置每一级的双口RAM的头指针和尾指针；
步骤四、设置第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
2.如权利要求1所述的设置方法，其特征在于，乒乓操作的输入数设置为2。
3.如权利要求1所述的设置方法，其特征在于，所有双口RAM的存储容量相同。
4.一种用于总线转换的数据缓存系统，所述数据缓存系统处于高速总线和低速总线之间，其特征在于，所述数据缓存系统包括多个双口RAM，所述双口RAM采用如权利要求1-3中任意一项所述的设置方法设置。
5.一种总线转换系统，其包括高速总线和低速总线，其特征在于，所述总线转换系统还包括多级双口RAM，双口RAM的级数为
Figure FDA0001475798760000013
其中k为多级双口RAM的乒乓操作的输入数、N为速度之比且N＝ceiling(Vg/Vd)，其中ceiling表示向上取整，Vg为高速总线的速度，Vd为低速总线的速度，第一级的双口RAM的个数为
Figure FDA0001475798760000021
其余各级包含的双口RAM的个数在第一级的双口RAM的个数的基础上依次除以k；
各级双口RAM自第一级起逐级依次自高速总线侧向低速总线侧配置，每一级的双口RAM均采用环形机制，第一级的双口RAM的时钟与高速总线的时钟一致，其余各级的双口RAM的时钟与低速总线的时钟一致。
6.如权利要求5所述的总线转换系统，其特征在于，乒乓操作的输入数设置为2。
7.如权利要求5所述的总线转换系统，其特征在于，所有双口RAM的存储容量相同。
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