JP2000147069A - 半導体集積回路及びその試験方法 - Google Patents
半導体集積回路及びその試験方法Info
- Publication number
- JP2000147069A JP2000147069A JP10338439A JP33843998A JP2000147069A JP 2000147069 A JP2000147069 A JP 2000147069A JP 10338439 A JP10338439 A JP 10338439A JP 33843998 A JP33843998 A JP 33843998A JP 2000147069 A JP2000147069 A JP 2000147069A
- Authority
- JP
- Japan
- Prior art keywords
- pin
- output
- input
- test
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路の入出力部のテストに、テスト
パターンの作成が容易で、少ないゲート数の単純な回路
でよく、精度の高いテストを可能とすること。 【解決手段】 通常動作で入力ピン、出力ピン動作で使
用する一般信号ピンに対し全て、双方向ピンの機能を与
える。そのために双方向ピンＩＯの入出力切替え制御の
ための制御ゲートＴＧを設け双方向ピンの入出力属性を
制御する。双方向ピンの入力側にフリップフロップＦＦ
を接続し、前記フリップフロップの出力は近傍の双方向
ピンの出力側に接続する。上記構成をとることにより、
通常動作で入力ピンＩＮ、出力ピンＯＵＴの動作を行う
ピンのグループ毎に、２ピンずつペアを組ませ、互いに
他方がフリップフロップでラッチした値を出力する。こ
の入力と出力から入出力部の故障やその個所を検出す
る。又、市販のテスタ機能によりピン毎に接続されてい
るフリップフロップのセットアップ値、ホールド値を得
て、実動作クロックの校正をして機能試験を行う。
パターンの作成が容易で、少ないゲート数の単純な回路
でよく、精度の高いテストを可能とすること。 【解決手段】 通常動作で入力ピン、出力ピン動作で使
用する一般信号ピンに対し全て、双方向ピンの機能を与
える。そのために双方向ピンＩＯの入出力切替え制御の
ための制御ゲートＴＧを設け双方向ピンの入出力属性を
制御する。双方向ピンの入力側にフリップフロップＦＦ
を接続し、前記フリップフロップの出力は近傍の双方向
ピンの出力側に接続する。上記構成をとることにより、
通常動作で入力ピンＩＮ、出力ピンＯＵＴの動作を行う
ピンのグループ毎に、２ピンずつペアを組ませ、互いに
他方がフリップフロップでラッチした値を出力する。こ
の入力と出力から入出力部の故障やその個所を検出す
る。又、市販のテスタ機能によりピン毎に接続されてい
るフリップフロップのセットアップ値、ホールド値を得
て、実動作クロックの校正をして機能試験を行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は試験用の入出力回路
を設けた半導体集積回路及びその半導体集積回路を市販
のＬＳＩテスタ（ボードテスタ）を用いて試験する方法
に関する。
を設けた半導体集積回路及びその半導体集積回路を市販
のＬＳＩテスタ（ボードテスタ）を用いて試験する方法
に関する。
【０００２】
【従来の技術】半導体集積回路の入出力部検査方法とし
て、バウンダリスキャン技術（ＩＥＥＥ１１４９．１）
がある。このバウンダリスキャン技術は、入出力ピンと
直接接続されるバウンダリスキャンセルを各ピンに設
け、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）と呼
ばれる制御回路でテスト動作をコントロールし、入出力
部検査、及び被試験物が基板のときは導体配線パターン
の検査を行う。しかし、この技術は、ＴＡＰとバウンダ
リスキャンセル追加によるゲート数増大を招く。更にテ
ストデータステップ数もピン数に比例し増大する。
て、バウンダリスキャン技術（ＩＥＥＥ１１４９．１）
がある。このバウンダリスキャン技術は、入出力ピンと
直接接続されるバウンダリスキャンセルを各ピンに設
け、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）と呼
ばれる制御回路でテスト動作をコントロールし、入出力
部検査、及び被試験物が基板のときは導体配線パターン
の検査を行う。しかし、この技術は、ＴＡＰとバウンダ
リスキャンセル追加によるゲート数増大を招く。更にテ
ストデータステップ数もピン数に比例し増大する。
【０００３】また、入力ピン検査方法として、ＮＡＮＤ
ツリー技術がある。このＮＡＮＤツリー技術は、入力セ
ルとセットになっているＮＡＮＤゲート（入力セルから
の信号が直接２入力ＮＡＮＤゲートの入力になってい
る）をシリアルに接続し、スタック故障を検出するもの
である。本技術は、ゲート数の増大は発生しないが、回
路内部のフリップフロップに書き込んだ値を読み出して
検査する方式ではないためクロックに対するデータのセ
ットアップ時間、ホールド時間が測定できない。又多重
故障時の故障箇所検出アルゴリズムが複雑になる。
ツリー技術がある。このＮＡＮＤツリー技術は、入力セ
ルとセットになっているＮＡＮＤゲート（入力セルから
の信号が直接２入力ＮＡＮＤゲートの入力になってい
る）をシリアルに接続し、スタック故障を検出するもの
である。本技術は、ゲート数の増大は発生しないが、回
路内部のフリップフロップに書き込んだ値を読み出して
検査する方式ではないためクロックに対するデータのセ
ットアップ時間、ホールド時間が測定できない。又多重
故障時の故障箇所検出アルゴリズムが複雑になる。
【０００４】また、入出力部検査方法として、スルーモ
ードと呼ばれる方法がある。このスルーモードは既存の
入力ピンからの信号を直接出力ピンに出力し、故障を検
出するものである。しかし、本方法も上記ＮＡＮＤツリ
ー技術と同様に、組み合わせ回路だけの構成のため、ク
ロックに対するデータのセットアップ時間、ホールド時
間が測定できない。そのため、市販テスタでファンクシ
ョンテストを行う時のタイミング設定は、テスタ性能に
合わせたタイミング設定を行う必要があるため、被試験
物の論理設計スペックにマージンを持たせた入力タイミ
ングを設定するあるいは、シュムデータを収集し、合否
が不安定な結果にならないテスタへの設定タイミングを
決定しなければらない。
ードと呼ばれる方法がある。このスルーモードは既存の
入力ピンからの信号を直接出力ピンに出力し、故障を検
出するものである。しかし、本方法も上記ＮＡＮＤツリ
ー技術と同様に、組み合わせ回路だけの構成のため、ク
ロックに対するデータのセットアップ時間、ホールド時
間が測定できない。そのため、市販テスタでファンクシ
ョンテストを行う時のタイミング設定は、テスタ性能に
合わせたタイミング設定を行う必要があるため、被試験
物の論理設計スペックにマージンを持たせた入力タイミ
ングを設定するあるいは、シュムデータを収集し、合否
が不安定な結果にならないテスタへの設定タイミングを
決定しなければらない。
【０００５】
【発明が解決しようとする課題】半導体集積回路の入出
力部を検査し、故障箇所を特定する入出力部検査におい
ては、（１）テスト用回路のゲート数が増大しないこ
と、（２）テストパターン作成が容易であり、テストパ
ターンが複雑にならないこと、（３）クロックに対する
入力データのセットアップ時間、ホールド時間測定が容
易にできること、等が要請される。しかしながら、前記
従来の技術では、これらの要請をすべて満たすことがで
きるものはなかった。
力部を検査し、故障箇所を特定する入出力部検査におい
ては、（１）テスト用回路のゲート数が増大しないこ
と、（２）テストパターン作成が容易であり、テストパ
ターンが複雑にならないこと、（３）クロックに対する
入力データのセットアップ時間、ホールド時間測定が容
易にできること、等が要請される。しかしながら、前記
従来の技術では、これらの要請をすべて満たすことがで
きるものはなかった。
【０００６】テストの精度向上に必要な実動作タイミン
グでのテストを実現するためには、市販テスタの性能の
向上に加え、テストボードの信号伝達配線の配線長を均
一にし、基本測定器で各ピンの遅延時間を測定したのち
タイミングの合わせ込みなど、測定系で発生するスキュ
ーを設計スペック内に収めなければならない。従って、
テストプログラムの完成までに、膨大なコストと時間を
要している。又測定環境の変化（特に温度、湿度）によ
りタイミングの微調整が時間の経過と共に必要になるた
め前述した作業を繰り返し実施しなければならない。
グでのテストを実現するためには、市販テスタの性能の
向上に加え、テストボードの信号伝達配線の配線長を均
一にし、基本測定器で各ピンの遅延時間を測定したのち
タイミングの合わせ込みなど、測定系で発生するスキュ
ーを設計スペック内に収めなければならない。従って、
テストプログラムの完成までに、膨大なコストと時間を
要している。又測定環境の変化（特に温度、湿度）によ
りタイミングの微調整が時間の経過と共に必要になるた
め前述した作業を繰り返し実施しなければならない。
【０００７】本発明は、上記問題点を解消するためにな
されたものである。すなわち、本発明は、半導体集積回
路の入出力部の故障の検出や故障個所の特定を簡単な回
路構成のテスト用回路と単純なテスト用データにより容
易におこなうことができるようにすることを課題とす
る。又、本発明は、故障を検出した場合に、故障個所の
特定をより精密に行うことができると共に多重故障にも
対応できるようにすることを課題とする。さらに、本発
明は、データセットアップ時間、ホールド時間などの測
定系のスキューを容易かつ正確に測定し、その結果によ
り、実動作タイミングテストのための入力タイミング設
定を行うことができるようにすることを課題とする。
されたものである。すなわち、本発明は、半導体集積回
路の入出力部の故障の検出や故障個所の特定を簡単な回
路構成のテスト用回路と単純なテスト用データにより容
易におこなうことができるようにすることを課題とす
る。又、本発明は、故障を検出した場合に、故障個所の
特定をより精密に行うことができると共に多重故障にも
対応できるようにすることを課題とする。さらに、本発
明は、データセットアップ時間、ホールド時間などの測
定系のスキューを容易かつ正確に測定し、その結果によ
り、実動作タイミングテストのための入力タイミング設
定を行うことができるようにすることを課題とする。
【０００８】
【課題を解決するための手段】本発明（請求項１）は、
内部回路と、その内部回路に対して信号の入力又は出力
を行う複数のピン（ＩＮ１〜ＩＮ４，ＯＵＴ１〜ＯＵＴ
２）と、前記ピン周りの障害のテストを行うためのテス
ト用回路を備えた半導体集積回路であって、そのテスト
用回路は、前記各ピン毎に、入力されたテスト用信号を
ラッチする記憶手段（ＦＦ１１〜ＦＦ１４，ＦＦ２１〜
ＦＦ２２）と、そのピンをテスト用信号の入力ピンとし
て用いるか出力ピンとして用いるかを制御する制御ゲー
ト手段（ＴＧ１１〜ＴＧ１４，ＴＧ２１〜ＴＧ２２）と
を備え、入力ピンとして用いられる第１のピンに対応す
る記憶手段の出力を、出力ピンとして用いられる第２の
ピンに対応する制御ゲート手段に接続する半導体集積回
路である。
内部回路と、その内部回路に対して信号の入力又は出力
を行う複数のピン（ＩＮ１〜ＩＮ４，ＯＵＴ１〜ＯＵＴ
２）と、前記ピン周りの障害のテストを行うためのテス
ト用回路を備えた半導体集積回路であって、そのテスト
用回路は、前記各ピン毎に、入力されたテスト用信号を
ラッチする記憶手段（ＦＦ１１〜ＦＦ１４，ＦＦ２１〜
ＦＦ２２）と、そのピンをテスト用信号の入力ピンとし
て用いるか出力ピンとして用いるかを制御する制御ゲー
ト手段（ＴＧ１１〜ＴＧ１４，ＴＧ２１〜ＴＧ２２）と
を備え、入力ピンとして用いられる第１のピンに対応す
る記憶手段の出力を、出力ピンとして用いられる第２の
ピンに対応する制御ゲート手段に接続する半導体集積回
路である。
【０００９】本発明（請求項２）は、内部回路と、その
内部回路に対して信号の入力又は出力を行う複数のピン
（ＩＮ１〜ＩＮ４，ＯＵＴ１〜ＯＵＴ２）と、前記ピン
周りの障害のテストを行うためのテスト用回路を備えた
半導体集積回路であって、そのテスト用回路は、前記各
ピン毎に、入力されたテスト用信号をラッチする記憶手
段と、そのピンをテスト用信号の入力ピンとして用いる
か出力ピンとして用いるかを制御する制御ゲート手段
（ＴＧ１１〜ＴＧ１４，ＴＧ２１〜ＴＧ２２）とを備
え、入力ピンとして用いられるあるピンに対応する前記
記憶手段の出力を、出力ピンとして用いられる複数のピ
ンのいずれか１つのピンに対応する制御ゲート手段に接
続する選択手段（ＭＵＸ３〜ＭＵＸ６）を備えた半導体
集積回路である。
内部回路に対して信号の入力又は出力を行う複数のピン
（ＩＮ１〜ＩＮ４，ＯＵＴ１〜ＯＵＴ２）と、前記ピン
周りの障害のテストを行うためのテスト用回路を備えた
半導体集積回路であって、そのテスト用回路は、前記各
ピン毎に、入力されたテスト用信号をラッチする記憶手
段と、そのピンをテスト用信号の入力ピンとして用いる
か出力ピンとして用いるかを制御する制御ゲート手段
（ＴＧ１１〜ＴＧ１４，ＴＧ２１〜ＴＧ２２）とを備
え、入力ピンとして用いられるあるピンに対応する前記
記憶手段の出力を、出力ピンとして用いられる複数のピ
ンのいずれか１つのピンに対応する制御ゲート手段に接
続する選択手段（ＭＵＸ３〜ＭＵＸ６）を備えた半導体
集積回路である。
【００１０】本発明（請求項３）は、上記構成におい
て、前記あるピン（例えば図９のＩＯ１，ＩＯ５、図１
０全体）に対応する前記記憶手段（図９のＦＦ１１，Ｆ
Ｆ１３、図１０のＦＦ１）の出力を、その同じピンの制
御ゲート手段（図９のＴＧ１１，ＴＧ１３、図１０のＴ
Ｇ１）に接続し、入力ピンとして動作する期間に前記記
憶手段によりラッチしたテスト用信号を出力ピンとして
動作する期間に、その同じピンから出力する構成を含む
ことを特徴とするものである。
て、前記あるピン（例えば図９のＩＯ１，ＩＯ５、図１
０全体）に対応する前記記憶手段（図９のＦＦ１１，Ｆ
Ｆ１３、図１０のＦＦ１）の出力を、その同じピンの制
御ゲート手段（図９のＴＧ１１，ＴＧ１３、図１０のＴ
Ｇ１）に接続し、入力ピンとして動作する期間に前記記
憶手段によりラッチしたテスト用信号を出力ピンとして
動作する期間に、その同じピンから出力する構成を含む
ことを特徴とするものである。
【００１１】又、本発明（請求項４）は、上記半導体集
積回路を試験する試験方法において、前記各ピン毎に、
テスト用信号の入力の変化点から前記記憶手段にラッチ
可能なクロックの立ち上がり時点までの最小の時間であ
るセットアップ時間と、前記セットアップ後のラッチ可
能な時間であるホールド時間とを求め、これらのセット
アップ時間及びホールド時間に基づいて、テスト用信号
のタイミングの校正を行うことを特徴とする半導体集積
回路の試験方法である。
積回路を試験する試験方法において、前記各ピン毎に、
テスト用信号の入力の変化点から前記記憶手段にラッチ
可能なクロックの立ち上がり時点までの最小の時間であ
るセットアップ時間と、前記セットアップ後のラッチ可
能な時間であるホールド時間とを求め、これらのセット
アップ時間及びホールド時間に基づいて、テスト用信号
のタイミングの校正を行うことを特徴とする半導体集積
回路の試験方法である。
【００１２】
【作用】本発明（請求項１〜請求項３）は、通常動作で
は入力ピン又は出力ピン動作のみを行うピンをテスト用
信号に対しては入力ピンにも出力ピンにもなるように、
各ピン毎に、入力されたテスト用信号をラッチする記憶
手段と、そのピンをテスト用信号の入力ピンとして用い
るか出力ピンとして用いるかという入出力属性を制御す
る制御ゲート手段とを設けると共に、入力ピンとしての
属性に制御されたピンから入力されたテスト用データを
記憶手段でラッチし、このラッチされたデータを出力ピ
ンとしての属性に制御されたピンに出力するようにした
ことにより、入出力部スタック故障、ワイヤーボンデイ
ングのオープンやショートの検出などの半導体集積回路
の入出力部検査が可能となり、しかも故障箇所特定も容
易になる。さらに、このような構成は、単純な回路とテ
ストデータで実現でき、ＤＦＴ設計、テストプログラム
作成、テスト作業等の各々の時間削減になる。
は入力ピン又は出力ピン動作のみを行うピンをテスト用
信号に対しては入力ピンにも出力ピンにもなるように、
各ピン毎に、入力されたテスト用信号をラッチする記憶
手段と、そのピンをテスト用信号の入力ピンとして用い
るか出力ピンとして用いるかという入出力属性を制御す
る制御ゲート手段とを設けると共に、入力ピンとしての
属性に制御されたピンから入力されたテスト用データを
記憶手段でラッチし、このラッチされたデータを出力ピ
ンとしての属性に制御されたピンに出力するようにした
ことにより、入出力部スタック故障、ワイヤーボンデイ
ングのオープンやショートの検出などの半導体集積回路
の入出力部検査が可能となり、しかも故障箇所特定も容
易になる。さらに、このような構成は、単純な回路とテ
ストデータで実現でき、ＤＦＴ設計、テストプログラム
作成、テスト作業等の各々の時間削減になる。
【００１３】又、本発明（請求項２、請求項３）は、複
数の出力パスを切り換えてテストすることができるの
で、故障が生じた場合に故障ピンの特定をより精密に行
うことができる。また多重故障にも対応可能となる。
数の出力パスを切り換えてテストすることができるの
で、故障が生じた場合に故障ピンの特定をより精密に行
うことができる。また多重故障にも対応可能となる。
【００１４】テストの精度向上のためには、実動作タイ
ミングでテストを実施する必要があるが、本発明（請求
項４）は、被試験物の入出力部周辺のみでテスト用デー
タの入出力を行うため、セットアップ時間、ホールド時
間等の測定系のスキューを正確に測定することができ、
この測定を基に補正して実動作タイミングでのテストを
可能にする。またスキューが簡単にしかも短時間で得ら
れるため、適時に、スキューを得るようにすることによ
り温度、湿度、劣化などの環境変化による測定系のスキ
ュー変化にも短時間で対応することができる。
ミングでテストを実施する必要があるが、本発明（請求
項４）は、被試験物の入出力部周辺のみでテスト用デー
タの入出力を行うため、セットアップ時間、ホールド時
間等の測定系のスキューを正確に測定することができ、
この測定を基に補正して実動作タイミングでのテストを
可能にする。またスキューが簡単にしかも短時間で得ら
れるため、適時に、スキューを得るようにすることによ
り温度、湿度、劣化などの環境変化による測定系のスキ
ュー変化にも短時間で対応することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面、タイミングチャートを参照して説明する。
て、図面、タイミングチャートを参照して説明する。
【００１６】本発明における半導体集積回路の設計及び
製造からその半導体集積回路（被試験物）に関するテス
ト終了までの作業全体の流れの概略を表す図面を図１及
び図２に示す。作業Ｓ１においては、論理設計者が本発
明によるテスト用の回路部を含む半導体集積回路の全体
の設計を行い、半導体メーカがその設計に従って製造す
る。なお、本発明の半導体集積回路の例については後で
構成例により詳述する。作業Ｓ２では、論理設計者が、
作業Ｓ１で製造した半導体集積回路のテスト用の回路部
に適応したテストデータを生成する。作業Ｓ３において
は、市販テスタと標準サンプル品と作業Ｓ２で生成した
テストデータを用い、ピン毎のセットアップ値（時
間）、ホールド値（時間）を対象ピン全ピンにおいて得
る。作業Ｓ４は作業Ｓ３で得られたセットアップ値、ホ
ールド値からピン毎の測定系スキューを得て、実動作タ
イミングの合わせ込みを行い、そのデータはファイル化
しておく。
製造からその半導体集積回路（被試験物）に関するテス
ト終了までの作業全体の流れの概略を表す図面を図１及
び図２に示す。作業Ｓ１においては、論理設計者が本発
明によるテスト用の回路部を含む半導体集積回路の全体
の設計を行い、半導体メーカがその設計に従って製造す
る。なお、本発明の半導体集積回路の例については後で
構成例により詳述する。作業Ｓ２では、論理設計者が、
作業Ｓ１で製造した半導体集積回路のテスト用の回路部
に適応したテストデータを生成する。作業Ｓ３において
は、市販テスタと標準サンプル品と作業Ｓ２で生成した
テストデータを用い、ピン毎のセットアップ値（時
間）、ホールド値（時間）を対象ピン全ピンにおいて得
る。作業Ｓ４は作業Ｓ３で得られたセットアップ値、ホ
ールド値からピン毎の測定系スキューを得て、実動作タ
イミングの合わせ込みを行い、そのデータはファイル化
しておく。
【００１７】図２の作業Ｓ５から実際のテストを実施す
る。本発明による作業Ｓ１で設計した回路部と作業Ｓ２
で生成したテストデータを用い半導体集積回路の入出力
部のテストすなわちピンチェック作業を行う。作業Ｓ６
においては、作業Ｓ５でのテストが合格していれば作業
Ｓ４で得た実動作タイミング値をテスタのパターンジェ
ネレータへ設定する。作業Ｓ７においては、通常のＤＣ
テスト／ファンクションテストと合わせ実動作パターン
でのテストを行う。作業Ｓ８においては、作業Ｓ５での
テストが不合格であったとき、故障パスの特定を行う。
作業Ｓ９では、故障パス上の故障箇所特定後に、故障モ
ードを特定する一般作業（破壊、非破壊検査）を行う。
以上で被試験物のテスト及び不良解析は終了する。
る。本発明による作業Ｓ１で設計した回路部と作業Ｓ２
で生成したテストデータを用い半導体集積回路の入出力
部のテストすなわちピンチェック作業を行う。作業Ｓ６
においては、作業Ｓ５でのテストが合格していれば作業
Ｓ４で得た実動作タイミング値をテスタのパターンジェ
ネレータへ設定する。作業Ｓ７においては、通常のＤＣ
テスト／ファンクションテストと合わせ実動作パターン
でのテストを行う。作業Ｓ８においては、作業Ｓ５での
テストが不合格であったとき、故障パスの特定を行う。
作業Ｓ９では、故障パス上の故障箇所特定後に、故障モ
ードを特定する一般作業（破壊、非破壊検査）を行う。
以上で被試験物のテスト及び不良解析は終了する。
【００１８】図３は、測定システムの構成を具体的に示
したものである。このシステムは、測定対象の回路Ｃ７
を装着するテストボードＣ６と、テストを行うテスタＣ
３と、テスタＣ３の制御を行うコントローラＣ９とから
なっている。テスタＣ３内には、テストのための信号供
給源としてパターンジェネレータＣ１があり、信号計測
部としてコンパレータＣ２がある。信号パスとしてはパ
ターンジェネレータＣ１→ケーブルＣ４→テストボード
Ｃ６→ソケットＣ７→被試験物測定対象ピンＩＮ５→回
路Ｃ８内Ｆ／Ｆの入力端子までが測定対象パスとなる。
以下確認パスとしては、ＩＮ５からの入力を受けるＦ／
Ｆの出力と接続されているピンＩＮ６からコンパレータ
Ｃ２まで信号を伝播し、セットアップ時間と、ホールド
時間を測定する。その測定結果は記憶部Ｍ２に保持す
る。
したものである。このシステムは、測定対象の回路Ｃ７
を装着するテストボードＣ６と、テストを行うテスタＣ
３と、テスタＣ３の制御を行うコントローラＣ９とから
なっている。テスタＣ３内には、テストのための信号供
給源としてパターンジェネレータＣ１があり、信号計測
部としてコンパレータＣ２がある。信号パスとしてはパ
ターンジェネレータＣ１→ケーブルＣ４→テストボード
Ｃ６→ソケットＣ７→被試験物測定対象ピンＩＮ５→回
路Ｃ８内Ｆ／Ｆの入力端子までが測定対象パスとなる。
以下確認パスとしては、ＩＮ５からの入力を受けるＦ／
Ｆの出力と接続されているピンＩＮ６からコンパレータ
Ｃ２まで信号を伝播し、セットアップ時間と、ホールド
時間を測定する。その測定結果は記憶部Ｍ２に保持す
る。
【００１９】測定対象ピン全ピンのセットアップ時間、
ホールド時間を測定した後、その測定した値を用いてコ
ントローラＣ９内のタイミング補正値生成手段Ｃ１０に
より実動作タイミングの補正を行い、測定系に適合した
実動作タイミングを生成する。その生成されたタイミン
グデータを実動作テストに利用するためケーブルＣ１１
によりテスタＣ３へ供給する。
ホールド時間を測定した後、その測定した値を用いてコ
ントローラＣ９内のタイミング補正値生成手段Ｃ１０に
より実動作タイミングの補正を行い、測定系に適合した
実動作タイミングを生成する。その生成されたタイミン
グデータを実動作テストに利用するためケーブルＣ１１
によりテスタＣ３へ供給する。
【００２０】図４は図３における半導体集積回路Ｃ８に
対応するもので、双方向ピンに付随しているフリップフ
ロップの最適配置位置とテストクロックの最適配線の例
を示している。フリップフロップＦ１〜Ｆ１６は回路内
遅延を極力０に近づけるため、対応する双方向ピンＩＮ
１〜ＩＮ８，ＯＵＴ１〜ＯＵＴ８になるべく近く配置す
る。テストクロック配線は、クロックスキュウを抑える
ため被試験物の中央に配置されたドライバＤＲからクロ
ック幹線ＣＢを配線し、フリップフロップのクロック端
子に接続する。
対応するもので、双方向ピンに付随しているフリップフ
ロップの最適配置位置とテストクロックの最適配線の例
を示している。フリップフロップＦ１〜Ｆ１６は回路内
遅延を極力０に近づけるため、対応する双方向ピンＩＮ
１〜ＩＮ８，ＯＵＴ１〜ＯＵＴ８になるべく近く配置す
る。テストクロック配線は、クロックスキュウを抑える
ため被試験物の中央に配置されたドライバＤＲからクロ
ック幹線ＣＢを配線し、フリップフロップのクロック端
子に接続する。
【００２１】（半導体集積回路の構成例１）本発明の基
本となる半導体集積回路の入出力部の構成例を図５に示
す。図５は図４に示す半導体集積回路Ｃ８の入出力部Ｉ
ＯＡＲＥＡと内部回路Ｌｏｇｉｃｇａｔｅ ａｒｅａの
周辺部の回路構成に相当する。この半導体集積回路は、
通常動作時の入力端子ＩＮ１，ＩＮ２，…、通常動作時
の出力端子ＯＵＴ１，ＯＵＴ２，…を有し、それぞれの
端子をトライステートゲートＴＧ１１，ＴＧ１２，ＴＧ
１３，ＴＧ１４，…とバッファＢ１１，Ｂ１２，Ｂ２
１，Ｂ２２，…とに図のように接続して、双方向ピンＩ
Ｏ１１，ＩＯ１２，ＩＯ２１，ＩＯ２２，…が形成され
ている。双方向ピンＩＯ１１，ＩＯ１２，…ＩＯ２１，
ＩＯ２２，…は、トライステートゲートＴＧ１１，ＴＧ
１２，ＴＧ２１，ＴＧ２２，…を入出力属性の制御ピン
ＨＺＩＮ１，ＨＺＩＮ２，…、の制御信号によりオン、
オフ制御することにより、その入出力属性が制御され
る。各双方向ピンは２個ずつを組にして、各組（ペア）
の２個の双方向ピンはそれぞれのバッファ出力がフリッ
プフロップを介して他のトライステートゲートに互いに
接続されている。
本となる半導体集積回路の入出力部の構成例を図５に示
す。図５は図４に示す半導体集積回路Ｃ８の入出力部Ｉ
ＯＡＲＥＡと内部回路Ｌｏｇｉｃｇａｔｅ ａｒｅａの
周辺部の回路構成に相当する。この半導体集積回路は、
通常動作時の入力端子ＩＮ１，ＩＮ２，…、通常動作時
の出力端子ＯＵＴ１，ＯＵＴ２，…を有し、それぞれの
端子をトライステートゲートＴＧ１１，ＴＧ１２，ＴＧ
１３，ＴＧ１４，…とバッファＢ１１，Ｂ１２，Ｂ２
１，Ｂ２２，…とに図のように接続して、双方向ピンＩ
Ｏ１１，ＩＯ１２，ＩＯ２１，ＩＯ２２，…が形成され
ている。双方向ピンＩＯ１１，ＩＯ１２，…ＩＯ２１，
ＩＯ２２，…は、トライステートゲートＴＧ１１，ＴＧ
１２，ＴＧ２１，ＴＧ２２，…を入出力属性の制御ピン
ＨＺＩＮ１，ＨＺＩＮ２，…、の制御信号によりオン、
オフ制御することにより、その入出力属性が制御され
る。各双方向ピンは２個ずつを組にして、各組（ペア）
の２個の双方向ピンはそれぞれのバッファ出力がフリッ
プフロップを介して他のトライステートゲートに互いに
接続されている。
【００２２】すなわち、通常作動時に入力ピンとなる双
方向ピンＩＯ１１とＩＯ１２のペア間の接続は、双方向
ピンＩＯ１１のバッファＢ１１の出力がフリップフロッ
プＦＦ１１の入力Ｄに接続され、双方向ピンＩＯ２のバ
ッファＢ２の出力がフリップフロップＦＦ１２のＤ入力
に接続されている。又、フリップフロップＦＦ１１のＱ
出力は、双方向ピンＩＯ１２のトライステートゲートＴ
Ｇ１２の入力に接続され、フリップフロップＦＦ１２の
Ｑ出力は、双方向ピンＩＯ１１のトライステートゲート
ＴＧ１１の入力に接続されている。通常動作での内部回
路への入力信号Ｎ１１，Ｎ１２はバッファＢ１１，Ｂ１
２の出力から取られている。
方向ピンＩＯ１１とＩＯ１２のペア間の接続は、双方向
ピンＩＯ１１のバッファＢ１１の出力がフリップフロッ
プＦＦ１１の入力Ｄに接続され、双方向ピンＩＯ２のバ
ッファＢ２の出力がフリップフロップＦＦ１２のＤ入力
に接続されている。又、フリップフロップＦＦ１１のＱ
出力は、双方向ピンＩＯ１２のトライステートゲートＴ
Ｇ１２の入力に接続され、フリップフロップＦＦ１２の
Ｑ出力は、双方向ピンＩＯ１１のトライステートゲート
ＴＧ１１の入力に接続されている。通常動作での内部回
路への入力信号Ｎ１１，Ｎ１２はバッファＢ１１，Ｂ１
２の出力から取られている。
【００２３】通常作動時に出力ピンとなる双方向ピンＩ
Ｏ２１とＩＯ２２のペア間の接続は、双方向ピンＩＯ２
１のバッファＢ２１の出力がフリップフロップＦＦ２１
のＤ入力に接続され、双方向ピンＩＯ２２のバッファＢ
２２の出力がフリップフロップＦＦ２２のＤ入力に接続
されている。又、フリップフロップＦＦ２１のＱ出力Ｏ
ＵＴ１Ｑは、セレクタＭＵＸ２の一方の入力に接続さ
れ、そのセレクタＭＵＸ２の出力は、双方向ピンＩＯ２
２のトライステートゲートＴＧ２２の入力に接続されて
いる。フリップフロップＦＦ２２のＱ出力ＯＵＴ２Ｑ
は、セレクタＭＵＸ１の一方の入力に接続され、そのセ
レクタＭＵＸ１の出力は、双方向ピンＩＯ２１のトライ
ステートゲートＴＧ２１の入力に接続されている。セレ
クタＭＵＸ１，ＭＵＸ２は、制御信号ＨＺＯＵＴ１，Ｈ
ＺＯＵＴ２の制御の基に、通常動作時には内部回路（図
示せず）から出力される出力信号Ｎ２１，Ｎ２２を選択
し、入出力部のテスト時にはフリップフロップＦＦ２
１，ＦＦ２２のＱ出力ＯＵＴ１Ｑ，ＯＵＴ２Ｑを選択す
る出力選択回路である。フリップフロップＦＦ１１，Ｆ
Ｆ１２，ＦＦ２１，ＦＦ２２はクロックピンＣＬＯＣＫ
からのクロック信号により、Ｄ入力をラッチする。
Ｏ２１とＩＯ２２のペア間の接続は、双方向ピンＩＯ２
１のバッファＢ２１の出力がフリップフロップＦＦ２１
のＤ入力に接続され、双方向ピンＩＯ２２のバッファＢ
２２の出力がフリップフロップＦＦ２２のＤ入力に接続
されている。又、フリップフロップＦＦ２１のＱ出力Ｏ
ＵＴ１Ｑは、セレクタＭＵＸ２の一方の入力に接続さ
れ、そのセレクタＭＵＸ２の出力は、双方向ピンＩＯ２
２のトライステートゲートＴＧ２２の入力に接続されて
いる。フリップフロップＦＦ２２のＱ出力ＯＵＴ２Ｑ
は、セレクタＭＵＸ１の一方の入力に接続され、そのセ
レクタＭＵＸ１の出力は、双方向ピンＩＯ２１のトライ
ステートゲートＴＧ２１の入力に接続されている。セレ
クタＭＵＸ１，ＭＵＸ２は、制御信号ＨＺＯＵＴ１，Ｈ
ＺＯＵＴ２の制御の基に、通常動作時には内部回路（図
示せず）から出力される出力信号Ｎ２１，Ｎ２２を選択
し、入出力部のテスト時にはフリップフロップＦＦ２
１，ＦＦ２２のＱ出力ＯＵＴ１Ｑ，ＯＵＴ２Ｑを選択す
る出力選択回路である。フリップフロップＦＦ１１，Ｆ
Ｆ１２，ＦＦ２１，ＦＦ２２はクロックピンＣＬＯＣＫ
からのクロック信号により、Ｄ入力をラッチする。
【００２４】双方向ピンのペアの組み方は、通常動作で
入力動作である双方向ピン同士（例えば、ＩＯ１１とＩ
Ｏ１２）、又は通常時出力動作を行う双方向ピン同士
（例えば、ＩＯ２１とＩＯ２２）をペアにする。通常動
作時に入力動作である双方向ピン（例えば、ＩＯ１１）
と通常動作時に出力動作を行う双方向ピン（例えば、Ｉ
Ｏ２１）をペアにしてはならない。通常動作で出力動作
のピンの場合は、全試験対象ピンが奇数の場合は、ダミ
ーの双方向ピンを追加し、偶数にする。
入力動作である双方向ピン同士（例えば、ＩＯ１１とＩ
Ｏ１２）、又は通常時出力動作を行う双方向ピン同士
（例えば、ＩＯ２１とＩＯ２２）をペアにする。通常動
作時に入力動作である双方向ピン（例えば、ＩＯ１１）
と通常動作時に出力動作を行う双方向ピン（例えば、Ｉ
Ｏ２１）をペアにしてはならない。通常動作で出力動作
のピンの場合は、全試験対象ピンが奇数の場合は、ダミ
ーの双方向ピンを追加し、偶数にする。
【００２５】図６は、双方向ピンＩＯ１１，ＩＯ１２の
テストモード時のタイミングチャートを示す。テスト用
制御ピンＨＺＩＮ１がＬｏｗ，テスト用制御ピンＨＺＩ
Ｎ２がＨｉｇｈの場合、図６のタイミングチャート内の
“入力モードピン（ＩＮ２）”とは、パターンジェネレ
ータＣ１からの信号を受け取る側のピン群すなわち被測
定ピン側のことである。“出力モードピン（ＩＮ１）”
とは、ペアとなっている“入力モードピン（ＩＮ２）”
のフリップフロップから出力された信号をテスタに送出
する側のピン群である。
テストモード時のタイミングチャートを示す。テスト用
制御ピンＨＺＩＮ１がＬｏｗ，テスト用制御ピンＨＺＩ
Ｎ２がＨｉｇｈの場合、図６のタイミングチャート内の
“入力モードピン（ＩＮ２）”とは、パターンジェネレ
ータＣ１からの信号を受け取る側のピン群すなわち被測
定ピン側のことである。“出力モードピン（ＩＮ１）”
とは、ペアとなっている“入力モードピン（ＩＮ２）”
のフリップフロップから出力された信号をテスタに送出
する側のピン群である。
【００２６】各ピンのセットアップ時間、ホールド時間
を測定する動作を図６により説明する。テスト用制御ピ
ンＨＺＩＮ１をＬｏｗにすることによりトライステート
ゲートＴＧ１１がオンとなり、双方向ピンＩＯ１１が出
力ピンとして動作する。テスト用制御ピンＨＺＩＮ２を
ＨｉｇｈにすることによりトライステートゲートＴＧ１
２がオフとなり、双方向ピンＩＯ１２が入力ピンとして
動作する。この状態で、入力モードピンＩＮ２から信号
Ｄ１を入力し、テスト用クロックＣＬＯＫの立ち上がり
で信号Ｄ１をフリップフロップＦＦ１２にラッチする。
一定の遅延後、双方向ピンＩＯ１２とペアになっている
双方向ピンＩＯ１１の出力モードピンＩＮ１から信号Ｄ
１がテスタＣ３に対し送出される。
を測定する動作を図６により説明する。テスト用制御ピ
ンＨＺＩＮ１をＬｏｗにすることによりトライステート
ゲートＴＧ１１がオンとなり、双方向ピンＩＯ１１が出
力ピンとして動作する。テスト用制御ピンＨＺＩＮ２を
ＨｉｇｈにすることによりトライステートゲートＴＧ１
２がオフとなり、双方向ピンＩＯ１２が入力ピンとして
動作する。この状態で、入力モードピンＩＮ２から信号
Ｄ１を入力し、テスト用クロックＣＬＯＫの立ち上がり
で信号Ｄ１をフリップフロップＦＦ１２にラッチする。
一定の遅延後、双方向ピンＩＯ１２とペアになっている
双方向ピンＩＯ１１の出力モードピンＩＮ１から信号Ｄ
１がテスタＣ３に対し送出される。
【００２７】入力モードピンＩＮ２への入力信号を与え
てからクロックの立ち上がりがきても、直ちにフリップ
フロップＦＦ１２が反応しラッチをすることができるわ
けではなく、ある時間経過の後に反応できるようにな
る。このフリップフロップＦＦ１２がクロックにより入
力信号をラッチ可能になるまでの時間をセットアップ時
間という。このセットアップ時間は、フリップフロップ
の特性、クロックの供給線や信号ケーブル長さや状態の
違いにより異なるので、すべての双方向ピンについて測
定し、記憶部Ｍ２に保持する。そして、記憶部Ｍ１に保
持している実動作タイミングデータによるタイミングを
補正するために用いる。
てからクロックの立ち上がりがきても、直ちにフリップ
フロップＦＦ１２が反応しラッチをすることができるわ
けではなく、ある時間経過の後に反応できるようにな
る。このフリップフロップＦＦ１２がクロックにより入
力信号をラッチ可能になるまでの時間をセットアップ時
間という。このセットアップ時間は、フリップフロップ
の特性、クロックの供給線や信号ケーブル長さや状態の
違いにより異なるので、すべての双方向ピンについて測
定し、記憶部Ｍ２に保持する。そして、記憶部Ｍ１に保
持している実動作タイミングデータによるタイミングを
補正するために用いる。
【００２８】セットアップ時間を測定するためには、立
ち上がりの時点を順次時間軸上でずらしたテスト用クロ
ック信号を順次に供給して、出力モードピンからの出力
信号を観測し、出力信号がラッチされたことにより出力
信号が得られるか否かの境界点を検出することによりセ
ットアップ時間を計測することができる。図６におい
て、入力モードピンＩＮ２への入力信号Ｄ１の開始時点
からクロックＣＬＯＣＫの立ち上がり点間の時間Ｔｓが
セットアップ時間である。したがって、入力信号Ｄ１が
入力されていてもセットアップ時間Ｔｓ内にクロックの
立ち上がりが生じたときには、入力信号Ｄ１をラッチす
ることはできない。一方、図６のセットアップ経過後か
ら入力信号Ｄ１の終了点の間の時間Ｔｈ中は、クロック
の立ち上がりにより入力信号をラッチすることができ
る。この時間Ｔｈがホールド時間である。このような動
作を各ペアに対しセットアップ時間、ホールド時間が得
られるまで繰り返す。これは市販のテスタに付属の機能
を使用すれば可能の場合もある。次に、テスト用制御ピ
ンＨＺＩＮ１をＨｉｇｈ、テスト用制御ピンＨＺＩＮ２
をＬｏｗにすることにより、ペアの入出力属性を切替え
ると共に同様の動作を行いセットアップ、ホールド時間
を全検査対象ピン毎に得ることができる。このようにし
て被試験物である半導体集積回路の入出力部周辺のみで
テスト用データの入出力を行うため、セットアップ時
間、ホールド時間等の測定系のスキューを正確に測定す
ることができる。
ち上がりの時点を順次時間軸上でずらしたテスト用クロ
ック信号を順次に供給して、出力モードピンからの出力
信号を観測し、出力信号がラッチされたことにより出力
信号が得られるか否かの境界点を検出することによりセ
ットアップ時間を計測することができる。図６におい
て、入力モードピンＩＮ２への入力信号Ｄ１の開始時点
からクロックＣＬＯＣＫの立ち上がり点間の時間Ｔｓが
セットアップ時間である。したがって、入力信号Ｄ１が
入力されていてもセットアップ時間Ｔｓ内にクロックの
立ち上がりが生じたときには、入力信号Ｄ１をラッチす
ることはできない。一方、図６のセットアップ経過後か
ら入力信号Ｄ１の終了点の間の時間Ｔｈ中は、クロック
の立ち上がりにより入力信号をラッチすることができ
る。この時間Ｔｈがホールド時間である。このような動
作を各ペアに対しセットアップ時間、ホールド時間が得
られるまで繰り返す。これは市販のテスタに付属の機能
を使用すれば可能の場合もある。次に、テスト用制御ピ
ンＨＺＩＮ１をＨｉｇｈ、テスト用制御ピンＨＺＩＮ２
をＬｏｗにすることにより、ペアの入出力属性を切替え
ると共に同様の動作を行いセットアップ、ホールド時間
を全検査対象ピン毎に得ることができる。このようにし
て被試験物である半導体集積回路の入出力部周辺のみで
テスト用データの入出力を行うため、セットアップ時
間、ホールド時間等の測定系のスキューを正確に測定す
ることができる。
【００２９】次に、得られた各ピン毎のセットアップ時
間、ホールド時間により、実動作タイミングを測定系に
対応するように補正をかけ実動作テスト時に補正した実
動作タイミングをテスタに設定する。その後、この実動
作タイミングにより通常のＤＣテストや、入力ピンから
テストパターンデータを入力し、出力ピンから出力され
るデータをあらかじめ準備した期待値データと比較して
良否の判定をする通常のファンクションテストを行う。
間、ホールド時間により、実動作タイミングを測定系に
対応するように補正をかけ実動作テスト時に補正した実
動作タイミングをテスタに設定する。その後、この実動
作タイミングにより通常のＤＣテストや、入力ピンから
テストパターンデータを入力し、出力ピンから出力され
るデータをあらかじめ準備した期待値データと比較して
良否の判定をする通常のファンクションテストを行う。
【００３０】本例では、このセットアップ時間とホール
ド時間の測定を基に実動作タイミングをスキューを除去
すべく補正し、その補正された実動作タイミングでのフ
ァンクションテストが可能となるので、正確なテストが
できる。又、スキューが簡単にしかも短時間で得られる
ため、適時に、スキューを得るようにすることにより温
度、湿度、劣化などの環境変化による測定系のスキュー
変化にも短時間で対応することができる。
ド時間の測定を基に実動作タイミングをスキューを除去
すべく補正し、その補正された実動作タイミングでのフ
ァンクションテストが可能となるので、正確なテストが
できる。又、スキューが簡単にしかも短時間で得られる
ため、適時に、スキューを得るようにすることにより温
度、湿度、劣化などの環境変化による測定系のスキュー
変化にも短時間で対応することができる。
【００３０】（半導体集積回路の構成例２）図７は、通
常動作で入力動作を行う双方向ピンの２ピンでペアにす
る上記構成例１に加え、ひとつの入力から２通りの出力
パスを設け、その出力パスの内の１つを排他的に選択す
るための構成を設けた例を示すものである。なお、図７
の回路において、図５の回路の要素と同一の機能を有す
る要素には同一の符号を付している。各双方向ピンＩＯ
１１，ＩＯ１２，ＩＯ１３，ＩＯ１４に対応して、出力
パスを選択するためのセレクタＭＵＸ３〜ＭＵＸ６を追
加し、２つのフリップフロップからの信号ＩＮ１Ｑ〜Ｉ
Ｎ４Ｑをセレクタの入力端子に接続する。更に前記追加
したセレクタ制御のためにテスト制御ピンＨＺＩＮ１，
ＨＺＩＮ２からの制御信号のほかにどの出力パスを選択
するかという出力属性を制御するＨＺＯＵＴ１，ＨＺＯ
ＵＴ２の制御信号を入力する組み合わせ回路Ｓ１，Ｓ２
を設け、その出力をセレクタＭＵＸ３〜ＭＵＸ６の制御
端子に加える構成とする。
常動作で入力動作を行う双方向ピンの２ピンでペアにす
る上記構成例１に加え、ひとつの入力から２通りの出力
パスを設け、その出力パスの内の１つを排他的に選択す
るための構成を設けた例を示すものである。なお、図７
の回路において、図５の回路の要素と同一の機能を有す
る要素には同一の符号を付している。各双方向ピンＩＯ
１１，ＩＯ１２，ＩＯ１３，ＩＯ１４に対応して、出力
パスを選択するためのセレクタＭＵＸ３〜ＭＵＸ６を追
加し、２つのフリップフロップからの信号ＩＮ１Ｑ〜Ｉ
Ｎ４Ｑをセレクタの入力端子に接続する。更に前記追加
したセレクタ制御のためにテスト制御ピンＨＺＩＮ１，
ＨＺＩＮ２からの制御信号のほかにどの出力パスを選択
するかという出力属性を制御するＨＺＯＵＴ１，ＨＺＯ
ＵＴ２の制御信号を入力する組み合わせ回路Ｓ１，Ｓ２
を設け、その出力をセレクタＭＵＸ３〜ＭＵＸ６の制御
端子に加える構成とする。
【００３３】図８は、図７で示した回路の通常動作で入
力動作である双方向ピンＩＯ１１，ＩＯ１２，Ｉ１３，
ＩＯ１４の試験を行うテストモード時におけるタイミン
グチャートの例を示す。この例では、テスト用制御ピン
ＨＺＩＮ１の信号がＬｏｗ、テスト用制御ピンＨＺＩＮ
２の信号がＨｉｇｈ、テスト用制御ピンＨＺＯＵＴ１が
Ｌｏｗの場合、双方向ピンＩＯ１２のＩＮ２が入力モー
ドピンとなり、双方向ピンＩО１１のＩＮ１が出力モー
ドピンとなる。入力モードピンＩＮ２から入力されたテ
スト用のデータＤ１〜Ｄ４は、クロックによりフリップ
フロップＦＦ１２へラッチされ、ラッチ出力は組み合わ
せ回路Ｓ１の出力で制御されるセレクタＭＵＸ３により
選択されて、制御ピンＨＺＩＮ１のＬｏｗ信号により開
かれた制御ゲートＴＧ１１を通過して、出力モードピン
ＩＮ１からテスタＣ３へ戻される。組み合わせ回路Ｓ２
の禁止入力端子にはテスト用制御ピンＨＺＩＮ２のＨｉ
ｇｈ信号が加えられていることにより、テスト用制御ピ
ンＨＺＯＵＴ２からの入力は回路に影響を与えない。同
様の動作により、入力モードピンＩＮ４から入力された
テスト用信号は出力モードピンでＩＮ３から出力され
る。
力動作である双方向ピンＩＯ１１，ＩＯ１２，Ｉ１３，
ＩＯ１４の試験を行うテストモード時におけるタイミン
グチャートの例を示す。この例では、テスト用制御ピン
ＨＺＩＮ１の信号がＬｏｗ、テスト用制御ピンＨＺＩＮ
２の信号がＨｉｇｈ、テスト用制御ピンＨＺＯＵＴ１が
Ｌｏｗの場合、双方向ピンＩＯ１２のＩＮ２が入力モー
ドピンとなり、双方向ピンＩО１１のＩＮ１が出力モー
ドピンとなる。入力モードピンＩＮ２から入力されたテ
スト用のデータＤ１〜Ｄ４は、クロックによりフリップ
フロップＦＦ１２へラッチされ、ラッチ出力は組み合わ
せ回路Ｓ１の出力で制御されるセレクタＭＵＸ３により
選択されて、制御ピンＨＺＩＮ１のＬｏｗ信号により開
かれた制御ゲートＴＧ１１を通過して、出力モードピン
ＩＮ１からテスタＣ３へ戻される。組み合わせ回路Ｓ２
の禁止入力端子にはテスト用制御ピンＨＺＩＮ２のＨｉ
ｇｈ信号が加えられていることにより、テスト用制御ピ
ンＨＺＯＵＴ２からの入力は回路に影響を与えない。同
様の動作により、入力モードピンＩＮ４から入力された
テスト用信号は出力モードピンでＩＮ３から出力され
る。
【００３４】テスト用制御ピンＨＺＯＵＴ１がＬｏｗか
らＨｉｇｈになってからは、セレクタＭＵＸ３〜ＭＵＸ
６の選択状態が変わり、セレクタＭＵＸ３がＩО１４に
対応するフリップフロップＦＦ１４の出力ＩＮ４Ｑを選
択し、セレクタＭＵＸ５がＩО１２に対応するフリップ
フロップＦＦ１２の出力ＩＮ４Ｑを選択することによ
り、入力モードピンＩＮ２４からのテスト用のデータＤ
１〜Ｄ４は出力モードピンＩＮ１へ出力される。入力モ
ードピンＩＮ２から入力されたテスト用のデータＤ１〜
Ｄ４は、クロックによりフリップフロップＦＦ１２へラ
ッチされ、ラッチ出力ＩＮ２Ｑは組み合わせ回路Ｓ１の
出力で制御されるセレクタＭＵＸ５により選択されて、
出力モードピンＩＮ３からテスタＣ３へ出力される。こ
のように複数の出力パスを切り換えてテストすることが
できるので、故障がある場合に故障ピンの特定をより精
密に行うことができる。また多重故障にも対応可能とな
る。
らＨｉｇｈになってからは、セレクタＭＵＸ３〜ＭＵＸ
６の選択状態が変わり、セレクタＭＵＸ３がＩО１４に
対応するフリップフロップＦＦ１４の出力ＩＮ４Ｑを選
択し、セレクタＭＵＸ５がＩО１２に対応するフリップ
フロップＦＦ１２の出力ＩＮ４Ｑを選択することによ
り、入力モードピンＩＮ２４からのテスト用のデータＤ
１〜Ｄ４は出力モードピンＩＮ１へ出力される。入力モ
ードピンＩＮ２から入力されたテスト用のデータＤ１〜
Ｄ４は、クロックによりフリップフロップＦＦ１２へラ
ッチされ、ラッチ出力ＩＮ２Ｑは組み合わせ回路Ｓ１の
出力で制御されるセレクタＭＵＸ５により選択されて、
出力モードピンＩＮ３からテスタＣ３へ出力される。こ
のように複数の出力パスを切り換えてテストすることが
できるので、故障がある場合に故障ピンの特定をより精
密に行うことができる。また多重故障にも対応可能とな
る。
【００３５】（半導体集積回路の構成例３）図９に示す
実施例は、ひとつの入力から２通りの出力パスを設けた
構成の内、ひとつの出力をその入力ピンである双方向に
付随するセレクタに接続する構成を持つ。すなわち入力
した値を、その属性を入力から出力へ切替えて同一の双
方向ピンから出力しようとするものである。具体的に
は、例えば双方向ピンＩＯ１１では、それに対応するフ
リップフロップＦＦ１の出力は、セレクタＭＵＸ７とＭ
ＵＸ８の入力に接続されているが、セレクタＭＵＸ７の
出力は同じ双方向ピンＩＯ１１のトライステートゲート
ＴＧ１１へ接続されている。そして双方向ピンＩＯ１１
が入力動作のモードとなっているときに入力されフリッ
プフロップＦＦ１１にラッチされたテスト用データを、
出力動作のモード時にピンＩＮ１から出力する。セット
アップ時間、ホールド時間の測定は、図５の回路につい
て前に説明したのと同様の動作で行う。テストモードに
おける不良ピン特定は、入力動作モード時にテスト用デ
ータ値を入力して、フリップフロップＦＦ１１にラッチ
し、その後出力モード時に同一ピンから出力することで
可能となる。
実施例は、ひとつの入力から２通りの出力パスを設けた
構成の内、ひとつの出力をその入力ピンである双方向に
付随するセレクタに接続する構成を持つ。すなわち入力
した値を、その属性を入力から出力へ切替えて同一の双
方向ピンから出力しようとするものである。具体的に
は、例えば双方向ピンＩＯ１１では、それに対応するフ
リップフロップＦＦ１の出力は、セレクタＭＵＸ７とＭ
ＵＸ８の入力に接続されているが、セレクタＭＵＸ７の
出力は同じ双方向ピンＩＯ１１のトライステートゲート
ＴＧ１１へ接続されている。そして双方向ピンＩＯ１１
が入力動作のモードとなっているときに入力されフリッ
プフロップＦＦ１１にラッチされたテスト用データを、
出力動作のモード時にピンＩＮ１から出力する。セット
アップ時間、ホールド時間の測定は、図５の回路につい
て前に説明したのと同様の動作で行う。テストモードに
おける不良ピン特定は、入力動作モード時にテスト用デ
ータ値を入力して、フリップフロップＦＦ１１にラッチ
し、その後出力モード時に同一ピンから出力することで
可能となる。
【００３６】（半導体集積回路の構成例４）図１０の回
路は双方向ピンＩＯ１のＩＮ１から入力した値をフリッ
プフロップＦＦ１でラッチし、入力時と同一端子のＩＮ
１からラッチデータを出力し不良ピン特定を行う行うよ
うに構成した例を示すもので、図９の双方向ピンＩＯ１
１，ＩＯ１３を取り出したものに相当する。すべての双
方向ピンをこの回路だけを用いて構成することができ
る。
路は双方向ピンＩＯ１のＩＮ１から入力した値をフリッ
プフロップＦＦ１でラッチし、入力時と同一端子のＩＮ
１からラッチデータを出力し不良ピン特定を行う行うよ
うに構成した例を示すもので、図９の双方向ピンＩＯ１
１，ＩＯ１３を取り出したものに相当する。すべての双
方向ピンをこの回路だけを用いて構成することができ
る。
【００３７】
【発明の効果】本発明（請求項１〜請求項３）によれ
ば、各ピン毎に、入力されたテスト用信号をラッチする
記憶手段と、そのピンをテスト用信号の入力ピンとして
用いるか出力ピンとして用いるかを制御する制御ゲート
手段とを設けると共に、入力ピンとして用いられると
き、入力されたテスト用データを記憶手段でラッチし、
このラッチされたデータを出力ピンとして用いられるピ
ンに出力するようにしたことにより、入出力部スタック
故障、ワイヤーボンデイングのオープンやショートの検
出などの半導体集積回路の入出力部検査が、故障箇所特
定と共に行うことができる。さらに、このような構成
は、単純な回路とテストデータで実現でき、ＤＦＴ設
計、テストプログラム作成、テスト作業等の各々の時間
削減になる。
ば、各ピン毎に、入力されたテスト用信号をラッチする
記憶手段と、そのピンをテスト用信号の入力ピンとして
用いるか出力ピンとして用いるかを制御する制御ゲート
手段とを設けると共に、入力ピンとして用いられると
き、入力されたテスト用データを記憶手段でラッチし、
このラッチされたデータを出力ピンとして用いられるピ
ンに出力するようにしたことにより、入出力部スタック
故障、ワイヤーボンデイングのオープンやショートの検
出などの半導体集積回路の入出力部検査が、故障箇所特
定と共に行うことができる。さらに、このような構成
は、単純な回路とテストデータで実現でき、ＤＦＴ設
計、テストプログラム作成、テスト作業等の各々の時間
削減になる。
【００３８】又、本発明（請求項２、請求項３）によれ
ば、複数の出力パスを切り換えてテストすることができ
るので、故障が生じた場合に故障ピンの特定をより精密
に行うことができる。また多重故障にも対応可能とな
る。
ば、複数の出力パスを切り換えてテストすることができ
るので、故障が生じた場合に故障ピンの特定をより精密
に行うことができる。また多重故障にも対応可能とな
る。
【００３９】本発明（請求項４）によれば、被試験物の
入出力部周辺のみでテスト用データの入出力を行うた
め、セットアップ時間、ホールド時間等の測定系のスキ
ューを正確に測定することができ、この測定を基に補正
して実動作タイミングでのテストを可能にする。またス
キューが簡単にしかも短時間で得られるため、適時に、
スキューを得るようにすることにより温度、湿度、劣化
などの環境変化による測定系のスキュー変化にも短時間
で対応することができる。
入出力部周辺のみでテスト用データの入出力を行うた
め、セットアップ時間、ホールド時間等の測定系のスキ
ューを正確に測定することができ、この測定を基に補正
して実動作タイミングでのテストを可能にする。またス
キューが簡単にしかも短時間で得られるため、適時に、
スキューを得るようにすることにより温度、湿度、劣化
などの環境変化による測定系のスキュー変化にも短時間
で対応することができる。
【図１】 本発明によるテスト手順の一例の前半を示す
フロー図、
フロー図、
【図２】 本発明によるテスト手順の一例の後半を示す
フロー図、
フロー図、
【図３】 測定系の信号経路を示す図、
【図４】 図３における半導体集積回路Ｃ８の構成例を
示す図、
示す図、
【図５】 第１の実施形態による半導体集積回路の入出
力部の構成例を示す図、
力部の構成例を示す図、
【図６】 図５の回路の動作を示すタイムチャート図、
【図７】 第２の実施形態に関わる半導体集積回路の入
出力部の構成例示す図、
出力部の構成例示す図、
【図８】 図７の回路の動作を示すタイムチャート図、
【図９】 第３の半導体集積回路の入出力部の構成例示
す図、
す図、
【図１０】 第４の半導体集積回路の入出力部の構成例
示す図。
示す図。
Ｓ１〜Ｓ９…処理手順、Ｃ１…パターンジェネレータ、
Ｃ２…比較器、Ｃ３…市販のテスタ、Ｃ４…ドライブ信
号経路（ケーブル）、Ｃ５…レシーブ信号経路（ケーブ
ル）、Ｃ６…テストボード、Ｃ７…ソケット、Ｃ８…被
試験物（半導体集積回路）、Ｃ９…コントローラ、Ｃ１
０…タイミング補正値生成手段、Ｃ１１…実動作タイミ
ング設定経路、ＩＯ１１〜ＩＯ１４，ＩＯ２１〜ＩＯ２
２…双方向ピン、ＩＮ１〜ＩＮ４…通常動作時入力ピ
ン、ＯＵＴ１１〜ＯＵＴ１２…通常動作時出力ピン、Ｈ
ＺＩＮ１〜ＨＺＩＮ２…通常動作時入力動作する双方向
ピン属性制御ピン、ＨＺＯＵＴ１〜ＨＺＯＵＴ２…通常
動作時出力動作する双方向ピン属性制御ピン、Ｎ１１〜
Ｎ１２…通常動作時回路内部への入力信号、Ｎ２１〜Ｎ
２２…通常動作時回路外部への出力信号、ＩＮ１Ｑ〜Ｉ
Ｎ２Ｑ…テスト用双方向ピン接続信号。（１）
Ｃ２…比較器、Ｃ３…市販のテスタ、Ｃ４…ドライブ信
号経路（ケーブル）、Ｃ５…レシーブ信号経路（ケーブ
ル）、Ｃ６…テストボード、Ｃ７…ソケット、Ｃ８…被
試験物（半導体集積回路）、Ｃ９…コントローラ、Ｃ１
０…タイミング補正値生成手段、Ｃ１１…実動作タイミ
ング設定経路、ＩＯ１１〜ＩＯ１４，ＩＯ２１〜ＩＯ２
２…双方向ピン、ＩＮ１〜ＩＮ４…通常動作時入力ピ
ン、ＯＵＴ１１〜ＯＵＴ１２…通常動作時出力ピン、Ｈ
ＺＩＮ１〜ＨＺＩＮ２…通常動作時入力動作する双方向
ピン属性制御ピン、ＨＺＯＵＴ１〜ＨＺＯＵＴ２…通常
動作時出力動作する双方向ピン属性制御ピン、Ｎ１１〜
Ｎ１２…通常動作時回路内部への入力信号、Ｎ２１〜Ｎ
２２…通常動作時回路外部への出力信号、ＩＮ１Ｑ〜Ｉ
Ｎ２Ｑ…テスト用双方向ピン接続信号。（１）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB01 AB13 AB14 AB20 AC10 AD06 AD08 AE07 AE10 AE12 AF02 AG02 AG07 AG10 AH04 AK04 AK11 AK16 AL00 5F038 BE05 BE07 CA05 CA10 CD06 CD08 CD09 DF16 DF17 DT02 DT04 DT05 DT07 DT16 EZ20 9A001 BB05 LL05
Claims (4)
- 【請求項１】 内部回路と、その内部回路に対して信号
の入力又は出力を行う複数のピンと、前記ピン周りの障
害のテストを行うためのテスト用回路を備えた半導体集
積回路であって、そのテスト用回路は、 前記各ピン毎に、入力されたテスト用信号をラッチする
記憶手段と、そのピンをテスト用信号の入力ピンとして
用いるか出力ピンとして用いるかを制御する制御ゲート
手段とを備え、 入力ピンとして用いられる第１のピンに対応する記憶手
段の出力を、出力ピンとして用いられる第２のピンに対
応する制御ゲート手段に接続することを特徴とする半導
体集積回路。 - 【請求項２】 内部回路と、その内部回路に対して信号
の入力又は出力を行う複数のピンと、前記ピン周りの障
害のテストを行うためのテスト用回路を備えた半導体集
積回路であって、そのテスト用回路は、 前記各ピン毎に、入力されたテスト用信号をラッチする
記憶手段と、そのピンをテスト用信号の入力ピンとして
用いるか出力ピンとして用いるかを制御する制御ゲート
手段とを備え、 入力ピンとして用いられるあるピンに対応する前記記憶
手段の出力を、出力ピンとして用いられる複数のピンの
いずれか１つのピンに対応する制御ゲート手段に接続す
る選択手段を備えたことを特徴とする半導体集積回路。 - 【請求項３】 前記あるピンに対応する前記記憶手段の
出力を、その同じピンの制御ゲート手段に接続し、入力
ピンとして動作する期間に前記記憶手段によりラッチし
たテスト用信号を出力ピンとして動作する期間に、その
同じピンから出力する構成を含むことを特徴とする請求
項１又は請求項２記載の半導体集積回路。 - 【請求項４】 内部回路と、その内部回路に対して信号
の入力又は出力を行う複数のピンと、前記ピン周りの障
害のテストを行うためのテスト用回路を備えた半導体集
積回路であって、そのテスト用回路が、前記各ピン毎
に、入力されたテスト用信号をクロックによりラッチす
る記憶手段と、そのピンをテスト用信号の入力ピンとし
て用いるか出力ピンとして用いるかを制御する制御ゲー
ト手段とを備え、入力ピンとして用いられる第１のピン
に対応する記憶手段の出力を、出力ピンとして用いられ
る第２のピンに対応する制御ゲート手段に接続した半導
体集積回路の試験方法において、前記各ピン毎に、テス
ト用信号の入力の立ち上がり時点から前記記憶手段にラ
ッチ可能なクロックの立ち上がり時点までの最小の時間
であるセットアップ時間と、前記セットアップ後のラッ
チ可能な時間であるホールド時間とを求め、これらのセ
ットアップ時間及びホールド時間に基づいて、テスト用
信号のタイミングの校正を行うことを特徴とする半導体
集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338439A JP2000147069A (ja) | 1998-11-13 | 1998-11-13 | 半導体集積回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10338439A JP2000147069A (ja) | 1998-11-13 | 1998-11-13 | 半導体集積回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000147069A true JP2000147069A (ja) | 2000-05-26 |
Family
ID=18318176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10338439A Pending JP2000147069A (ja) | 1998-11-13 | 1998-11-13 | 半導体集積回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000147069A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| KR100510502B1 (ko) * | 2002-12-06 | 2005-08-26 | 삼성전자주식회사 | 반도체 장치 및 상기 반도체 장치를 테스트하는 방법 |
| JP2006300894A (ja) * | 2005-04-25 | 2006-11-02 | Advantest Corp | 試験装置、及びプログラム |
| JP2007524166A (ja) * | 2004-01-28 | 2007-08-23 | ラムバス・インコーポレーテッド | 構成可能な相互接続トポロジを用いたｉ／ｏ帯域幅の適応割当て |
| KR100825791B1 (ko) | 2006-11-08 | 2008-04-29 | 삼성전자주식회사 | 저속 ａｔｅ 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법 |
| EP3893009A1 (en) * | 2020-04-07 | 2021-10-13 | Commsolid GmbH | Apparatus for detecting invalid configurations in bi-directional multiplexing circuits |
-
1998
- 1998-11-13 JP JP10338439A patent/JP2000147069A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| KR100510502B1 (ko) * | 2002-12-06 | 2005-08-26 | 삼성전자주식회사 | 반도체 장치 및 상기 반도체 장치를 테스트하는 방법 |
| JP2011204254A (ja) * | 2004-01-28 | 2011-10-13 | Rambus Inc | 構成可能な相互接続トポロジを用いたｉ／ｏ帯域幅の適応割当て |
| JP2007524166A (ja) * | 2004-01-28 | 2007-08-23 | ラムバス・インコーポレーテッド | 構成可能な相互接続トポロジを用いたｉ／ｏ帯域幅の適応割当て |
| JP4800224B2 (ja) * | 2004-01-28 | 2011-10-26 | ラムバス・インコーポレーテッド | 構成可能な相互接続トポロジを用いたｉ／ｏ帯域幅の適応割当て |
| US8073009B2 (en) | 2004-01-28 | 2011-12-06 | Rambus Inc. | Adaptive allocation of I/O bandwidth using a configurable interconnect topology |
| US8149874B2 (en) | 2004-01-28 | 2012-04-03 | Rambus Inc. | Adaptive-allocation of I/O bandwidth using a configurable interconnect topology |
| US7343259B2 (en) | 2005-04-25 | 2008-03-11 | Advantest Corporation | Test apparatus and program therefor |
| WO2006115175A3 (ja) * | 2005-04-25 | 2008-11-06 | Advantest Corp | 試験装置、プログラム、及び記録媒体 |
| KR100961851B1 (ko) | 2005-04-25 | 2010-06-09 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험장치를 기능시키는 프로그램을 저장한 기록 매체 |
| JP4721762B2 (ja) * | 2005-04-25 | 2011-07-13 | 株式会社アドバンテスト | 試験装置 |
| JP2006300894A (ja) * | 2005-04-25 | 2006-11-02 | Advantest Corp | 試験装置、及びプログラム |
| KR100825791B1 (ko) | 2006-11-08 | 2008-04-29 | 삼성전자주식회사 | 저속 ａｔｅ 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법 |
| EP3893009A1 (en) * | 2020-04-07 | 2021-10-13 | Commsolid GmbH | Apparatus for detecting invalid configurations in bi-directional multiplexing circuits |
| WO2021204612A1 (en) * | 2020-04-07 | 2021-10-14 | Commsolid Gmbh | Apparatus for detecting invalid configurations in bi-directional multiplexing infrastructures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5515384A (en) | Method and system of fault diagnosis of application specific electronic circuits | |
| US10768230B2 (en) | Built-in device testing of integrated circuits | |
| US7761751B1 (en) | Test and diagnosis of semiconductors | |
| JPH10339767A (ja) | オン・チップ・タイミングの特性を明らかにするためのテスト・チップ回路 | |
| WO2007113940A1 (ja) | 半導体検査装置 | |
| JP2000147069A (ja) | 半導体集積回路及びその試験方法 | |
| Mittal et al. | Test chip design for optimal cell-aware diagnosability | |
| US6928629B2 (en) | System and method for parsing HDL events for observability | |
| JP2008508541A (ja) | 回路相互接続試験の構成とその手法 | |
| Ungar et al. | IEEE-1149. X standards: achievements vs. expectations | |
| JP7482617B2 (ja) | 検査装置、検査システム、及び検査方法 | |
| TWI612318B (zh) | 用以控制測試器之半導體檢驗裝置 | |
| US6870781B2 (en) | Semiconductor device verification system and method | |
| JP3868920B2 (ja) | Ｆｐｇａ搭載ボードのテスト方法とテスト装置 | |
| JP2008527322A (ja) | 回路配置並びにその検査および／または診断方法 | |
| JPH0777562A (ja) | ショート故障診断データ生成方法 | |
| Manjula et al. | Survey of Electronic hardware Testing types ATE evolution & case studies | |
| Tsai | Test coverage debugging for designs with timing exception paths | |
| JP2008026074A (ja) | Ｉｃテスト方法及びｉｃ | |
| JP2018194377A (ja) | 測定装置 | |
| JP2001147254A (ja) | 半導体集積回路のテスト装置とそのテスト方法 | |
| JPH10321800A (ja) | 集積回路 | |
| JP3104739B2 (ja) | Ｌｓｉの不良解析に用いるｌｓｉテスター | |
| JPS6111658Y2 (ja) | ||
| JP2004085333A (ja) | 半導体集積回路の故障診断プログラム |