JP7482617B2 - 検査装置、検査システム、及び検査方法 - Google Patents
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- 238000007689 inspection Methods 0.000 title claims description 65
- 238000000034 method Methods 0.000 title claims description 34
- 238000012360 testing method Methods 0.000 claims description 347
- 230000007547 defect Effects 0.000 claims description 47
- 230000006353 environmental stress Effects 0.000 claims description 46
- 230000007613 environmental effect Effects 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 230000001186 cumulative effect Effects 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 4
- 230000035882 stress Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 20
- 230000007704 transition Effects 0.000 description 20
- 230000015654 memory Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000035939 shock Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G01R31/2836—Fault-finding or characterising
- G01R31/2849—Environmental or reliability testing, e.g. burn-in or validation tests
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Description
また、本態様によれば、主制御部は、所定の条件を満たしたと判断した場合、回路基板に対するバウンダリスキャンテストの実行間隔を異ならせる。従って、不良が発生しやすい条件を満たしたと判断した場合には実行間隔を短く設定することによって、不良の発生を早期に発見することができ、一方、不良が発生しにくい条件を満たしたと判断した場合には実行間隔を長く設定することによって、テスト結果のデータ量が増大することを回避できる。
また、本態様によれば、ステップ(B)において、所定の条件を満たしたと判断した場合、回路基板に対するバウンダリスキャンテストの実行間隔を異ならせる。従って、不良が発生しやすい条件を満たしたと判断した場合には実行間隔を短く設定することによって、不良の発生を早期に発見することができ、一方、不良が発生しにくい条件を満たしたと判断した場合には実行間隔を長く設定することによって、テスト結果のデータ量が増大することを回避できる。
上記実施の形態では、図6に示したように、バウンダリスキャンテストのセット間の実行間隔は、温度ストレスが一定である温度一定期間に関しても、温度ストレスが遷移している温度遷移期間に関しても、同一の時間間隔W0に設定されたが、温度一定期間と温度遷移期間とで異なる時間間隔が設定されても良い。
上記第1の変形例では、回路基板Xに温度ストレスを印加する検査において、バウンダリスキャンテストの実行間隔として比較的長い時間間隔W1と比較的短い時間間隔W2とが設定されたが、回路基板Xに振動ストレスを印加する検査において同様の設定が行われても良い。
上記実施の形態では、図7のステップSP109で示したように、予め規定された検査終了条件(バウンダリスキャンテストの所望のセット数等)が満たされるまで検査が継続されたが、所定の条件に従って検査が強制終了されても良い。
上記第3の変形例では、バウンダリスキャンテストの不合格(NG)のテスト結果の数(累積値)がしきい値Z以上となった場合には検査が強制終了されたが、テスト結果が不合格である回路基板Xを次回以降のバウンダリスキャンテストの検査対象から除外して、検査が継続されても良い。
2 検査装置
3 環境形成装置
11 システムコントローラ
13 テストコントローラ
14 スキャナユニット
15 記憶部
Claims (7)
- 検査対象である回路基板を収容可能な環境形成装置に対して通信可能に接続される検査装置であって、
前記回路基板を対象とするバウンダリスキャンテストを制御するテスト制御部と、
主制御部と、
を備え、
前記主制御部は、
前記環境形成装置が前記回路基板に対して所定の環境ストレスを印加した状態で、前記回路基板に対する前記バウンダリスキャンテストを前記テスト制御部に所定の実行間隔で実行させることにより、前記回路基板に対して前記バウンダリスキャンテストを複数回実行し、
前記環境ストレスを印加した時間の経過とともに不良が発生しやすくなる経過時間の領域において、前記環境ストレスを印加した経過時間に応じて前記所定の実行間隔を短くする、検査装置。 - 前記環境形成装置には前記回路基板として複数の回路基板が収容され、
前記テスト制御部は、前記複数の回路基板の各々を対象として前記バウンダリスキャンテストを制御し、
前記複数の回路基板のうちの一の回路基板が前記テスト制御部に接続されるように、前記テスト制御部と前記環境形成装置に収容されている前記複数の回路基板との接続を切り替え可能な接続切替部をさらに備え、
前記主制御部は、
前記環境形成装置が前記複数の回路基板に対して前記環境ストレスを印加した状態で、
前記一の回路基板を前記テスト制御部に順に接続させる接続処理を前記接続切替部に繰り返し実行させ、
前記接続処理に連動して前記一の回路基板に対する前記バウンダリスキャンテストを前記テスト制御部に実行させることにより、前記複数の回路基板の各々に対して前記バウンダリスキャンテストを複数回実行する、請求項1に記載の検査装置。 - 前記主制御部は、前記バウンダリスキャンテストの不合格のテスト結果の累積値が所定のしきい値以上となった場合、前記環境形成装置に前記環境ストレスを印加停止又は低下させる、請求項1又は2に記載の検査装置。
- 前記主制御部は、前記複数の回路基板のうちのある回路基板に関する前記バウンダリスキャンテストのテスト結果が不合格であった場合、前記接続切替部による切替対象から当該回路基板を除外して、他の回路基板に対する前記バウンダリスキャンテストを継続する、請求項2に記載の検査装置。
- 前記回路基板に対して前記バウンダリスキャンテストが実行される毎に、前記バウンダリスキャンテストの実行時刻情報と、前記環境ストレスの印加条件と、前記バウンダリスキャンテストのテスト結果とを関連付けて記憶する記憶部をさらに備える、請求項1~4のいずれか一つに記載の検査装置。
- 検査対象である回路基板を収容可能な環境形成装置と、
前記環境形成装置に対して通信可能に接続された検査装置と、
を備え、
前記検査装置は、
前記回路基板を対象とするバウンダリスキャンテストを制御するテスト制御部と、
主制御部と、
を有し、
前記主制御部は、
前記環境形成装置が前記回路基板に対して所定の環境ストレスを印加した状態で、前記回路基板に対する前記バウンダリスキャンテストを前記テスト制御部に所定の実行間隔で実行させることにより、前記回路基板に対して前記バウンダリスキャンテストを複数回実行し、
前記環境ストレスを印加した時間の経過とともに不良が発生しやすくなる経過時間の領域において、前記環境ストレスを印加した経過時間に応じて前記所定の実行間隔を短くする、検査システム。 - (A)環境形成装置に収容された回路基板に対して、前記環境形成装置によって所定の環境ストレスを印加するステップと、
(B)前記ステップ(A)によって前記回路基板に対して前記環境ストレスが印加された状態で、前記回路基板に対してバウンダリスキャンテストを所定の実行間隔で複数回実行するステップと、
を備え、
前記ステップ(B)において、前記環境ストレスを印加した時間の経過とともに不良が発生しやすくなる経過時間の領域において、前記環境ストレスを印加した経過時間に応じて前記所定の実行間隔を短くする、検査方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019206188A JP7482617B2 (ja) | 2019-11-14 | 2019-11-14 | 検査装置、検査システム、及び検査方法 |
CN202011249768.4A CN112798924A (zh) | 2019-11-14 | 2020-11-10 | 检查装置、检查系统以及检查方法 |
TW109139305A TWI825361B (zh) | 2019-11-14 | 2020-11-11 | 檢查裝置、檢查系統以及檢查方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019206188A JP7482617B2 (ja) | 2019-11-14 | 2019-11-14 | 検査装置、検査システム、及び検査方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2021081199A JP2021081199A (ja) | 2021-05-27 |
JP2021081199A5 JP2021081199A5 (ja) | 2022-01-24 |
JP7482617B2 true JP7482617B2 (ja) | 2024-05-14 |
Family
ID=75807419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019206188A Active JP7482617B2 (ja) | 2019-11-14 | 2019-11-14 | 検査装置、検査システム、及び検査方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP7482617B2 (ja) |
CN (1) | CN112798924A (ja) |
TW (1) | TWI825361B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9371749B2 (en) | 2012-02-08 | 2016-06-21 | Dana Automotive Systems Group, Llc | Hybrid valve stem seal retainer assembly |
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JP6210738B2 (ja) | 2013-06-05 | 2017-10-11 | 独立行政法人国立高等専門学校機構 | 画像処理装置及び医用画像診断装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP7119310B2 (ja) * | 2017-08-31 | 2022-08-17 | 富士電機株式会社 | 半導体試験装置 |
-
2019
- 2019-11-14 JP JP2019206188A patent/JP7482617B2/ja active Active
-
2020
- 2020-11-10 CN CN202011249768.4A patent/CN112798924A/zh active Pending
- 2020-11-11 TW TW109139305A patent/TWI825361B/zh active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
TWI825361B (zh) | 2023-12-11 |
JP2021081199A (ja) | 2021-05-27 |
TW202142884A (zh) | 2021-11-16 |
CN112798924A (zh) | 2021-05-14 |
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Legal Events
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|
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|
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|
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