JPS626268B2 - - Google Patents
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- Publication number
- JPS626268B2 JPS626268B2 JP57027870A JP2787082A JPS626268B2 JP S626268 B2 JPS626268 B2 JP S626268B2 JP 57027870 A JP57027870 A JP 57027870A JP 2787082 A JP2787082 A JP 2787082A JP S626268 B2 JPS626268 B2 JP S626268B2
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- JP
- Japan
- Prior art keywords
- data
- buffer memory
- main
- transferred
- memory
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- Expired
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- 230000015654 memory Effects 0.000 claims description 53
- 230000010365 information processing Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置における記憶制御方
式、特に、バツフアメモリ制御方式に関するもの
で、バツフアメモリの割り付けに関するものであ
る。
式、特に、バツフアメモリ制御方式に関するもの
で、バツフアメモリの割り付けに関するものであ
る。
従来、この種の情報処理システムでは、一度に
大量のデータを読み出そうとするとき、そのすべ
てがバツフアメモリ上に開かれてしまうために、
それ以前にバツフアメモリ上に存在した有効なデ
ータが失なわれてしまうか、または、バツフアメ
モリ上の有効なデータを保存するために読み出す
べきデータをバツフアメモリ上に開かないように
すると、必要なデータを直接アクセス時間の遅い
主記憶装置から読み出さなければならず、処理速
度の低下をきたすという欠点があつた。
大量のデータを読み出そうとするとき、そのすべ
てがバツフアメモリ上に開かれてしまうために、
それ以前にバツフアメモリ上に存在した有効なデ
ータが失なわれてしまうか、または、バツフアメ
モリ上の有効なデータを保存するために読み出す
べきデータをバツフアメモリ上に開かないように
すると、必要なデータを直接アクセス時間の遅い
主記憶装置から読み出さなければならず、処理速
度の低下をきたすという欠点があつた。
本発明は従来の上記実情に鑑みてなされたもの
であり、従つて本発明の目的は、主記憶装置から
バツフアメモリへデータの転送を行なうとき、バ
ツフアメモリの複数のセツトのうちの一部のみに
転送されるように制御することにより、上記欠点
を解決し、バツフアメモリ上の有効な情報を失う
ことなく、かつデータの読み出し速度をも低下さ
せないようにした新規な装置を提供することにあ
る。
であり、従つて本発明の目的は、主記憶装置から
バツフアメモリへデータの転送を行なうとき、バ
ツフアメモリの複数のセツトのうちの一部のみに
転送されるように制御することにより、上記欠点
を解決し、バツフアメモリ上の有効な情報を失う
ことなく、かつデータの読み出し速度をも低下さ
せないようにした新規な装置を提供することにあ
る。
本発明の上記目的は、複数のセツトより構成さ
れるバツフアメモリを備えた中央処理装置と主記
憶装置とを有する情報処理システムにおいて、主
記憶装置からバツフアメモリへデータを転送する
手段と、該転送時に転送されるべきセツトを決定
する手段と、転送されるべきセツトを固定せしめ
る固定指示を与える固定指示回路とを含み、上記
決定手段は上記固定指示が与えられた場合に上記
主記憶装置から送られたデータを特定のセツトに
転送せしめるように構成された情報処理システ
ム、によつて達成される。
れるバツフアメモリを備えた中央処理装置と主記
憶装置とを有する情報処理システムにおいて、主
記憶装置からバツフアメモリへデータを転送する
手段と、該転送時に転送されるべきセツトを決定
する手段と、転送されるべきセツトを固定せしめ
る固定指示を与える固定指示回路とを含み、上記
決定手段は上記固定指示が与えられた場合に上記
主記憶装置から送られたデータを特定のセツトに
転送せしめるように構成された情報処理システ
ム、によつて達成される。
次に本発明をその良好な一実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
第１図は本発明の一実施例を示す概略ブロツク
構成図である。第１図に示される本発明の一実施
例によるシステムは、バツフアメモリ２２０を有
する中央処理装置１と主記憶装置２００から構成
されている。１０は中央処理装置１の主動作部で
あり、バツフアメモリ制御部２１０に対してデー
タの読出し及び書込みの要求を出す。この要求に
対してバツフアメモリ制御部２１０は要求された
データがバツフアメモリ２２０上に存在するかど
うか調べ、存在すればバツフアメモリ２２０から
データを読み出し、存在しなければ主記憶装置２
００に対して読み出し要求を出し、返されたデー
タを主動作部１０に送るとともに、バツフアメモ
リ２２０にも登録する。２０はバツフアメモリ部
であり、バツフアメモリ制御部２１０及びバツフ
アメモリ２２０より構成されている。
構成図である。第１図に示される本発明の一実施
例によるシステムは、バツフアメモリ２２０を有
する中央処理装置１と主記憶装置２００から構成
されている。１０は中央処理装置１の主動作部で
あり、バツフアメモリ制御部２１０に対してデー
タの読出し及び書込みの要求を出す。この要求に
対してバツフアメモリ制御部２１０は要求された
データがバツフアメモリ２２０上に存在するかど
うか調べ、存在すればバツフアメモリ２２０から
データを読み出し、存在しなければ主記憶装置２
００に対して読み出し要求を出し、返されたデー
タを主動作部１０に送るとともに、バツフアメモ
リ２２０にも登録する。２０はバツフアメモリ部
であり、バツフアメモリ制御部２１０及びバツフ
アメモリ２２０より構成されている。
第２図は第１図に示されたバツフアメモリ部２
０の詳細なブロツク構成例を示す図であり、第２
図において、参照番号１１０は主記憶装置２００
から送られてきたデータをバツフアメモリ１２
５，１２６，１２７，１２８のうちどのセツトに
書き込むかを決定するために各セツトの優先順位
を保持する置換アレイであり、これには優先順位
を決定するために、最も新しく使われたセツトに
対して最低の優先順位を割り付ける、いわゆる
LRU（Least Recently Use）方式が採用されて
いる。また、１３０は主記憶装置アクセス制御部
であり、主記憶装置２００からバツフアメモリ１
２５，１２６，１２７，１２８へのデータの転送
の制御を行なう。１２０は固定指示回路であり、
アンドゲート１２２，１２３，１２４、オアゲー
ト１２１、インバータ１２９と置換アイレ１１０
からなる決定手段に対してセツトの固定を指示す
る。１４０は主動作部１０とバツフアメモリ２２
０との間のデータの転送を制御する主動作部デー
タ制御回路である。
０の詳細なブロツク構成例を示す図であり、第２
図において、参照番号１１０は主記憶装置２００
から送られてきたデータをバツフアメモリ１２
５，１２６，１２７，１２８のうちどのセツトに
書き込むかを決定するために各セツトの優先順位
を保持する置換アレイであり、これには優先順位
を決定するために、最も新しく使われたセツトに
対して最低の優先順位を割り付ける、いわゆる
LRU（Least Recently Use）方式が採用されて
いる。また、１３０は主記憶装置アクセス制御部
であり、主記憶装置２００からバツフアメモリ１
２５，１２６，１２７，１２８へのデータの転送
の制御を行なう。１２０は固定指示回路であり、
アンドゲート１２２，１２３，１２４、オアゲー
ト１２１、インバータ１２９と置換アイレ１１０
からなる決定手段に対してセツトの固定を指示す
る。１４０は主動作部１０とバツフアメモリ２２
０との間のデータの転送を制御する主動作部デー
タ制御回路である。
通常の動作においては、主動作部１０よりデー
タの読み出し要求が出され、そのデータがバツフ
アメモリ２２０上に存在しないと、主記憶装置ア
クセス制御部１３０は主記憶装置２００に対して
読み出し要求を出す。そして、主記憶装置２００
より必要なデータが返されると、主記憶装置アク
セス制御部１３０は主動作部データ制御回路１４
０を通して主動作部１０に対してデータを送ると
ともに、バツフアメモリ２２０にもデータを登録
する。このとき、複数のセツトのうち置換アレイ
１１０によつて最高の優先順位が与えられたもの
が選択される。LRU方式の置換アレイ１１０に
おいては一番新しく使われたセツトは最低の優先
順位になるようにしているために、大量のデータ
の転送が連続して行なわれた場合にはバツフアメ
モリのほとんどの内容が新しいデータでおき変え
られてしまう。このような場合に該データの転送
が行なわれる前までバツフアメモリ内に存在し
て、比較的頻繁に使われていたデータ（たとえば
OSの核になるプログラムのようなもの）がある
と、そのデータまでもバツフアメモリ上から消え
てしまうために、次にそのデータを読み出そうと
すると、アクセス速度の遅い主記憶装置から直接
読み出さなければならず、処理速度の低下をきた
す。
タの読み出し要求が出され、そのデータがバツフ
アメモリ２２０上に存在しないと、主記憶装置ア
クセス制御部１３０は主記憶装置２００に対して
読み出し要求を出す。そして、主記憶装置２００
より必要なデータが返されると、主記憶装置アク
セス制御部１３０は主動作部データ制御回路１４
０を通して主動作部１０に対してデータを送ると
ともに、バツフアメモリ２２０にもデータを登録
する。このとき、複数のセツトのうち置換アレイ
１１０によつて最高の優先順位が与えられたもの
が選択される。LRU方式の置換アレイ１１０に
おいては一番新しく使われたセツトは最低の優先
順位になるようにしているために、大量のデータ
の転送が連続して行なわれた場合にはバツフアメ
モリのほとんどの内容が新しいデータでおき変え
られてしまう。このような場合に該データの転送
が行なわれる前までバツフアメモリ内に存在し
て、比較的頻繁に使われていたデータ（たとえば
OSの核になるプログラムのようなもの）がある
と、そのデータまでもバツフアメモリ上から消え
てしまうために、次にそのデータを読み出そうと
すると、アクセス速度の遅い主記憶装置から直接
読み出さなければならず、処理速度の低下をきた
す。
このような時に、本発明においては主動作部１
０により指示のできる固定指示回路１２０により
置換アレイ１１０の指示するセツト位置を無視し
て、固定指示回路１２０の指示したセツトにのみ
データが転送されるようにする。第２図において
はアンド回路１２２，１２３，１２４によりバツ
フアメモリ２２０のうち１２６，１２７，１２８
の３つのセツトは主記憶装置２００からのデータ
の転送の対象として選ばれないようにし、オア回
路１２１、インバータ回路１２９によりバツフア
メモリ１２５のセツトのみが選ばれるように制御
する。
０により指示のできる固定指示回路１２０により
置換アレイ１１０の指示するセツト位置を無視し
て、固定指示回路１２０の指示したセツトにのみ
データが転送されるようにする。第２図において
はアンド回路１２２，１２３，１２４によりバツ
フアメモリ２２０のうち１２６，１２７，１２８
の３つのセツトは主記憶装置２００からのデータ
の転送の対象として選ばれないようにし、オア回
路１２１、インバータ回路１２９によりバツフア
メモリ１２５のセツトのみが選ばれるように制御
する。
このように制御することにより、大量のデータ
を処理するためにデータを読み出す時にバツフア
メモリ上の有効なデータを失なうことなく、かつ
該データの読み出しもバツフアメモリを利用して
高速に処理することができる。
を処理するためにデータを読み出す時にバツフア
メモリ上の有効なデータを失なうことなく、かつ
該データの読み出しもバツフアメモリを利用して
高速に処理することができる。
本実施例では、ハードウエアの比較的簡単なも
のの例としてアンド回路、オア回路、インバータ
回路により固定されるセツトを１つに限定した
が、固定指示回路１２０に固定するセツトの位置
を示す情報を持たせ、その情報により任意のセツ
トを固定するように指示することができる。この
方法としては、LRU方式の置換アレイの場合指
示されたセツトを常に最優先となるようにするこ
とにより、該セツトが常に選択されるようにして
実現できる。
のの例としてアンド回路、オア回路、インバータ
回路により固定されるセツトを１つに限定した
が、固定指示回路１２０に固定するセツトの位置
を示す情報を持たせ、その情報により任意のセツ
トを固定するように指示することができる。この
方法としては、LRU方式の置換アレイの場合指
示されたセツトを常に最優先となるようにするこ
とにより、該セツトが常に選択されるようにして
実現できる。
本発明には、以上説明したように、複数のセツ
トを持つバツフアメモリの中で主記憶装置からデ
ータの転送されるセツトを固定することにより、
大量のデータが主記憶装置から読み出される時に
それまでバツフアメモリ内にあつた有効なデータ
を失うことなく、また該データを高速に処理でき
るという効果がある。
トを持つバツフアメモリの中で主記憶装置からデ
ータの転送されるセツトを固定することにより、
大量のデータが主記憶装置から読み出される時に
それまでバツフアメモリ内にあつた有効なデータ
を失うことなく、また該データを高速に処理でき
るという効果がある。
以上本発明をその良好な一実施例について説明
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
したが、それは単なる例示的なものであり、ここ
で説明された実施例によつてのみ本願発明が限定
されるものでないことは勿論である。
第１図は本発明の一実施例を示す概略ブロツク
構成図、第２図は本発明の主要部であるバツフア
メモリ部の詳細なブロツク構成例を示す図であ
る。 １……中央処理装置、１０……主動作部、２０
……バツフアメモリ部、２００……主記憶装置、
２１０……バツフアメモリ制御部、２２０……バ
ツフアメモリ、１１０……置換アレイ、１２０…
…固定指示回路、１２１……オア回路、１２２，
１２３，１２４……アンド回路、１２５，１２
６，１２７，１２８……バツフアメモリ、１２９
……インバータ回路、１３０……主記憶装置アク
セス制御回路、１４０……主動作部データ制御回
路。
構成図、第２図は本発明の主要部であるバツフア
メモリ部の詳細なブロツク構成例を示す図であ
る。 １……中央処理装置、１０……主動作部、２０
……バツフアメモリ部、２００……主記憶装置、
２１０……バツフアメモリ制御部、２２０……バ
ツフアメモリ、１１０……置換アレイ、１２０…
…固定指示回路、１２１……オア回路、１２２，
１２３，１２４……アンド回路、１２５，１２
６，１２７，１２８……バツフアメモリ、１２９
……インバータ回路、１３０……主記憶装置アク
セス制御回路、１４０……主動作部データ制御回
路。
Claims (1)
- １ 複数のセツトより構成されるバツフアメモリ
を備えた中央処理装置と主記憶装置とを有する情
報処理システムにおいて、主記憶装置からバツフ
アメモリへデータを転送する転送手段と、該転送
時に転送されるべきセツトを決定する決定手段
と、転送されるべきセツトを固定せしめる固定指
示を与える固定指示回路とを含み、上記決定手段
は上記固定指示が与えられた場合に上記主記憶装
置から送られたデータを特定のセツトに転送せし
めるように制御することを特徴とした情報処理シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027870A JPS58146084A (ja) | 1982-02-22 | 1982-02-22 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027870A JPS58146084A (ja) | 1982-02-22 | 1982-02-22 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146084A JPS58146084A (ja) | 1983-08-31 |
| JPS626268B2 true JPS626268B2 (ja) | 1987-02-09 |
Family
ID=12232925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027870A Granted JPS58146084A (ja) | 1982-02-22 | 1982-02-22 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146084A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357718A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Buffer memory control system |
| JPS56137569A (en) * | 1980-03-26 | 1981-10-27 | Fujitsu Ltd | Buffer memory control system |
-
1982
- 1982-02-22 JP JP57027870A patent/JPS58146084A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357718A (en) * | 1976-11-04 | 1978-05-25 | Hitachi Ltd | Buffer memory control system |
| JPS56137569A (en) * | 1980-03-26 | 1981-10-27 | Fujitsu Ltd | Buffer memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146084A (ja) | 1983-08-31 |
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