JPH02208771A - マルチプロセッサシステム用のシステム制御装置をシステム主メモリとインタフェースする手段で用いられるメモリ構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は、本出願と同時に出願された下記の米国特許出
願に詳しく記載されている計算システムの幾つかの特徴
を開示する：　Ｅｖａｎｓ等、デジタルコンピュータの
システム制御装置のシステム処理装置間のインタフェー
ス；　Ａｒｎｏｌｄ等、マルチプロセッサシステム用の
システム制御装置を中央処理装置とインタフェースする
方法及び装置；　Ｇａｇｌｉａｒｄ。

等、マルチプロセッサシステム用のシステム制御装置を
システム主メモリとインタフェースする方法及び手段：
Ｄ、Ｆｉｔｅ等、パイプライン式コンピュータシステム
における可変数の潜在的なメモリアクセス衝突を解消す
る方法及び装置Ｈ［）、Ｆｉｔｅ等、可変長さの命令ア
ーキテクチャにおける複数指定子のデコーディングｉＤ
、　Ｆｉｔｅ等、仮想命令キャッシュリフィルアルゴリ
ズム；　Ｆｌｅｒｍａｎ等、同−命令内におけるレジス
タ変更指定子及びレジスタのバイブライン処理：　Ｍｕ
ｒｒａｙ等、デジタルコンピュータ用のデータ依存性の
解消による複数命令処理システム：Ｄ、Ｆｉｔｅ等、バ
イブライン式プロセッサにおける事前処理暗示指定子：
Ｄ、Ｆｉｔｅ等、分岐予測、Ｆｏｓｓｕｍ等、デジタル
コンピュータ用パイプライン式浮動小数点加算器：　Ｇ
ｒｕｎｄｍａｎｎ等、自己タイミング式レジスタファイ
ル；　Ｂｓａｖｅｎ等、バイブライン式コンピュータシ
ステム内のエラーを検出及び修正する方法及び装置；　
Ｆｌｙｎｎ等、マルチプロセッサシステムでシステム制
御装置を用いて交信要求を仲裁する方法及び手段；Ｅ、
　Ｆｘｔｅ等、マイクロコード式実１テ装置での並列動
作による複数機能装置の制御；Ｗｅｂｂ＋　Ｊｒ等、仮
想メモリシステムに基づいたデジタルコンピュータの命
令パイプライン内でのブリフェッチ命令によるメモリア
クセス例外の処理；　Ｈｅｔｈｅｒｉｎｇｔｏｎ等、デ
ジタルコンピュータシステム内で仮想から処理メモリア
ドレスへの変換を制御する方法及び装置；Ｈｅｔｈｅｒ
ｉｎｇｔｏｎ等、エラーは修正能力を備えた書き戻シハ
ソフプ、Ｆｌｙｎｎ等、マルチ処理システムでシステム
制御装置を用いて交信要求を仲裁する方法及び手段’；
　Ｃｈｉｎｎａｓ＋ｍａｙ等、マルチプロセッサシステ
ムにおけるシステム装置間でのデータトランザクジョン
用モジュラ−クロスバ−相互接続ネットワーク：　Ｐｏ
１ｚｉｎ等、マルチプロセッサシステム用のシステム制
御装置を入／出力装置とインタフェースする方法及び装
置；及びＧａｇｌｉａｒｄｏ等、システムモジュール間
でのＤＲＡＭ！＃１４１１信号をエラーチエツクする方
法及び手段。

（産業上の利用分野） この発明は一般に、マルチプロセッサコンピュータシス
テムに関する。より詳しくはこの発明は、複数のプロセ
ッサの各々とシステムメモリを構成する各モジュール間
での効率的な対話のため、複数のマルチプロセッサをパ
ラレルに動作するのに使われるシステム制御装置とマル
チ処理システム内の主メモリとの間に設けられたインタ
フェースで用いるのに適したメモリ構成に関する。

（従来の技術） 高性能の計算ニーズを満たすことを目指した各種のスー
パーコンピュータが、今日では利用可能であるニ一般に
、毎秒１００−１２５百万回の浮動小数点演算（メガフ
ロッブス）を優に越えた動作速度を与える高性能が、通
常ひどく高コストで、しかもユーザとの親密性及び便利
な対話能力を犠牲にして達成されている。また今日、性
能範囲の下端においても、それほど複雑でない計算ニー
ズを満たす数多くのコンピュータシステムが存在する；
しかしこれらのシステムは、メモリ容量及び入／出力（
Ｉ／Ｏ）容量に関してひどく制限されている。

（発明が解決しようとする課題） 米国マサチューセッツ州０１７５４、メイナート所在の
デジタル・イクイップメント社から市販されテイル“Ｖ
ＡＸ″ブランドファミリのコンピュータは、性能範囲の
中間に相当する計算ニーズを目指している；このファミ
リのコンピュータは、プログラミングのし易さ、両立性
、優れたコスト／性能比、及び高い信鯨性のため非常に
成功を収めている。しかしながら、スーパコンピュータ
の伝統的な欠点は、すなわち高い制限コストとユーザと
の親密性及び対話の欠如という欠点をこうちることなく
、大幅に大きいメモリ及び入／出力容量との組み合わせ
で向上した性能を与えるコンピュータシステムにまで、
普及しているＶＡＸ特性を拡張することが望まれている
。

高性能のコンピュータは一般に、適切な問題の分解を通
じて定義されたタスクに対して複数のプロセッサが作用
するように使われる。システムレベルでのマルチ処理概
念に基づいている。このようなマルチ処理は、あるコン
ピュータの命令が一連のより小さ（、より複雑でない動
作に分割され、これらの動作が特定の目的に最適な幾つ
かの専用機能装置によってパイプライン式に実行される
ようなパイプライン方式の処理でも実行される。かかる
システムでは大容量記憶装置及びその他の装置へのパラ
レルな経路を与え、高速で幅広い持続性及び冗長性を達
成するために、複数のＩ１０バスが使われる。

ＶＡＸ型のアーキテクチャ及び関連のシステム特性と命
令セットを高性能のコンピュータシステムへ拡張する際
、主システムメモリ、Ｉ１０装置及び計算システムのそ
の他の構成要素と組み合わされてマルチ処理システムを
構成する複数の中央処理装置（ＣＰ　Ｕ）のパラレル動
作を調整するのに、システム制御装置（ＳＣＵ）が使わ
れることがある。この種のシステムでは、システムの各
要素がＳＣＵにポート入力され、ＳＣＵがシステムバス
によって従来与えられていた機能と同様な方法で、全て
のポートをまとめてリンクしなければならない。特にＳ
ＣＵは、広い交信及び有効性チエツクを用いて装置間で
の衝突を回避しながら、全てのシステム構成要素を作動
状態に保つように機能する。

システム装置の各々、特にＣＰＵがメモリへ独立にアク
セスする能力が、パラレルで効率的なパイプライン式動
作を実現するのに重要であり、５ＣＵＯ主機能の１つは
、システム装置がパラレルに最も効率よく動作する方法
でメモリアクセスを管理することである。この動作の重
要な特徴は、システムの主メモリを構成する各モジュー
ルへの各システムＣＰＵのパラレルなアクセスを調整す
る効率的なＳＣＵ／主メモリ間インタフェースを与える
ことにある。またシステムメモリは、上記のような効率
的なインタフェースの設置と両立可能でしかも特にそれ
に適合した方法で構成され且つ制御されることが重要で
ある。

（課題を解決するための手段） マルチ処理システムにおけるシステム制御装置（ＳＣＵ
）と主メモリ間でのインタフェース手段で用いるのに適
したメモリ構成は、独立にアクセス可能なＤＲＡＭベー
スのメモリセグメントを有する少なくとも１つのメモリ
装置を備え、各メモリ装置が、ＳＣＵへの転送のためア
ドレスされたメモリセグメントからインタフェース手段
へ読取データを転送する第１の専用データ路（“読取路
”）を与える手段、ＳＣＵから受け取った書込データを
アドレスされるメモリセグメントへインタフェース手段
を介して転送する第２の専用データ路（“書込路”）を
与える手段、及びアドレスされるメモリセグメントの識
別のためＳＣＵからメモリアドレスを転送する第３の専
用データ路（″アドレス路”）を与える手段を備えてい
る。

この発明の好ましい実施例によれば、主メモリの各ＭＭ
ＵｆＪ＜ＳＣＵ側で２つのメモリポートに分けられ、各
ＭＭＵのデータ記憶部分は一対のセグメントから構成さ
れ、各セグメントは一対のＤＲＡＭベースのメモリバン
クからなる。メモリバンク用のメモリアドレスは、シス
テムのＣＰＵで使われるキャッシュブロックのサイズに
対応した所定のサイズを有するブロックの境界でインタ
リーブされている。各メモリセグメントが独立に動作さ
さる一方、共通のデータ路が全セグメントによって共有
されている。各ＭＭＵセグメントを構成する２つのバン
クは、共通のデータラインを保持しつつそれぞれのセグ
メントに異なるアドレスラインを与えることによって、
あるメモリコマンドに対し１つのバンクだけがアクティ
ブ可能となるように制御される。

好ましい論理的な実施態様によれば、１つのＭＭＵが複
数のメモリモジュール（ＭＭ）によって形成され、各メ
モリモジュールが、書込及び読取データのバッファリン
グを与え、電源の故障時にＤＲＡＭデータの完全性を維
持し、且つ追加の記憶モジュールのための接続及び論理
的サポートを与える主メモリカード（ＭＡＣ）モジュー
ルからなる。各メモリモジュールにはＤＲＡＭデータ路
（ＤＤＰ）が設けられ、論理レベル間でのレベル変換、
読取データ路と関連バッファリングの設定、書込データ
路と関連バッファリングの設定、及び特別なメモリ動作
のためのＤＲＡＭバイパス路の設定を取扱処理する。ま
た各メモリモジュールは、レベル変換、ＤＲＡＭ関連制
御信号のバッファリング、及び適切なシステム制御コマ
ンドの発生を行うＤＲＡＭ制御及びアドレス（ＤＣＡ）
モジュールを含む。

この発明によるメモリ構成は特に、前記した１９８９年
２月３日出願の係属中のＣａｇｌｉａｒｄｏ等の米国特
許出願第３０６．３２６号、名称“マルチプロセッサシ
ステム用のシステム制御装置をシステム主メモリとイン
タフェースする方法及び手段”に開示されているような
、ＳＣＵとシステム主メモリ間に設けられる専用のイン
タフェース手段で用いるのに適している。尚、同特許出
願の開示全体が参照によってここに包含されるものとす
る。

発明のその他の目的及び利点は、添付の図面を参照しな
がら、以下の詳細な説明を読み進むことによって明かと
なろう。

（実施例） 本発明はさまざまな変更及び代替の態様を取り得るが、
その特定実施例を図面に例示として示し、以下詳しく説
明する。但し、本発明はここに開示される特定の態様に
制限されるものでなく、逆に特許請求の範囲に限定され
た発明の精神及び範囲内に入る全ての変更、等価及び代
替物を包含するものであることが理解されるべきである
。

次に第１図を参照すれば、複数の中央処理装置（ＣＰＵ
）１２を用い、これらＣＰＵがシステム用の共通の主メ
モリ１６を共有可能とすることによって、システムＣＰ
Ｕの同時動作すなわちパラレル動作を行えるように構成
されたマルチ処理システム１０の簡略化ブロック図が示
しである。主メモリ１６自体は一般に、複数のメモリモ
ジュールつまり装置１６Ａと１６Ｂからなる。システム
制御装置ｆ　（ＳＣＵ）１４がＣＰＵ１２を主メモリ１
６と入出力（Ｉ／Ｏ）コントローラ１８にリンクし、コ
ントローラ１８は一般の場合には処理システム、特別の
場合にはＣＰＵをシステム用の適切なＩ１０インタフェ
ース２０及び関連のＩ１０装置２０Ａを介して外部と交
信可能とする。また、５ＣＵ１４は各種のシステムモジ
ュールを、状態の判定及び処理システムの動作全体の制
御を含む通常のコンソール機能を行うサービスプロセッ
サ／コンソール装置（ＳＰＵ）２２にもリンクしている
。特に５ＣＵ１４は、複数のＣＰＵ１２と交信する手段
を５ＰＵ２２に与えると共に、ＣＰＵ内の全ての記憶要
素へのアクセスも与える。

５ＣＵ１４はボート入力される全てのシステム装置と主
メモリ１６間、特にＣＰＵ１２の各々と主メモリ１６間
での効率的な交信が、処理システムの効率的なパラレル
動作を保証する点で重要である。本発明によれば、この
重要な動作が、５ＣＵ１４と主メモリ１６間をリンクす
る専用のインクフェース手段３０によって与えられる。

インタフェース手段３０が５ＣＵ１４に、メモリ対話コ
マンドでありＳＣＵにボート入力されている各々のＣＰ
Ｕ１２またはＩ１０装置２ＯＡから受け取った信号に応
じて、主メモリ１６を構成する各モジュールをインタフ
ェース及び制御する手段を与える。

以下詳しく説明する本発明のインタフェース手段３０は
特定のＣＰＵアーキテクチャに制限されないが、各ＣＰ
Ｕ１２は一般に、メモリへのＣＰＵインタフェース、Ｉ
ｌｏ及びその他のＣＰＵ装置を与えるメモリモジュール
２４を含むことに留意すべきである。特に、メモリモジ
ュール２４は、通常仮想のメモリ参照を受け取り、その
メモリ参照を物理アドレスに変換し、５ＣＵ１４及びイ
ンタフェース手段３０を介して主メモリ内のメモリデー
タへ、あるいはローカルキャッシュ内のメモリデータへ
のアクセスを開始する手段として機能する。また各ＣＰ
Ｕ１２は、命令をフェッチし、オペレーションコード（
ＯＰコード）と指定子をデコードし、オペランドをフェ
ッチし、システムのプログラムカウンタを更新する命令
モジュール２６を含んでいる。さらに各ＣＰＵ１２は、
他のＣＰｔＪモジュールから与えられるフェッチオペラ
イド及びデコード命令用の実行段として機能する実行モ
ジュール２８を有する。

次に第２図を参照すると、本発明のシステムに従って５
ＣＵ１４を主メモリ１６にリンクする専用のインタフェ
ース手段３０の好ましい実施例が示しである。インタフ
ェース手段３０は、実質上アレイ制御袋ｆ　（ＡＣＵ）
３４からなるメモリサブシステム３２の形で設けられ、
ＡＣＵ３４が５ＣＵ１４と、５ＣＵ１４がインタフェー
スされる主メモリ１６の記憶部分として機能する主メモ
リ装置（ＭＭＵ）３６とからのコマンド信号及びデータ
転送要求を受け取る。ＡＣＵ３４はインタフェース機能
を与えるための全ての制御ロジックを含み、物理的には
ＳＣＵモジュール自体に配置されているのが好ましい。

５ＣＵ１４から主メモリ１６へのインタフェースは、（
ｉ）ＡＣＵ３４及び５ＣＵ１４とＡＣＵ３４間のリンク
（まとめて３４Ａで示しである）、並びに（ｉｉ）ＡＣ
Ｕ３４と主メモリ１６のＭＭＵ３６間のリンク（まとめ
て３４Ｂで示しである）からなる二分式インタフェース
を介して、ＡＣＵ３４によって与えられる。以下の説明
では、ＡＣＵ、そのＳＣＵとのリンク、及びメモリコマ
ンド及び関連のデータとアドレスデータを主メモリ内の
記憶モジュールへ及びそこから転送せしめる手段をＳＣ
Ｕに与える際の動作に対して焦点を当てる。

ＡＣＵ３４の効率的なインタフェース機能のために特に
適する。ＭＭＣ３６用のメモリ構成についても説明する
。

５ＣＵ１４は、非バス式で、バンド幅が高く、ブロック
適応構成を有する主メモリとインタフェースされるのが
好ましい。メモリへのまたはそこからの全てのＣＰＵア
クセスは、選定数のバイト（一般に６４バイト）からな
るブロックインクレメントの形でＡＣＵ３４を介して行
われる。主メモリ内でのデータ記憶は、拡張１６進サイ
ズのモジュールを用いて与えられ、各モジュールは１メ
ガビツト（Ｍビット）のＤＲＡＭを用いて６４Ｍビット
の記憶装置を与えるのが好ましい、このような４つのメ
モリモジュールが一緒にまとめられて１つのＭＭＵ３６
を形成し、主メモリ１６は少な（ともこのようなＭＭＵ
を含んでいる。

ＡＣＵ３４は、ＭＭＵ３６内に含まれたメモリモジュー
ル用のインタフェースと制御を与え、メモリからの読取
、メモリへの書込など必要な特定のメモリ動作を示すコ
マンド／状Ｌｉ／指標信号を、５ＣＵ１４から制御ライ
ン３８を介して受け取る手段を含んでいる。またこの信
号は、ＡＣＵから戻されるコマンドを受け取るように指
定されたＳＣＵのロジック部分内のバッファ状態も指示
する。

尚、メモリ動作用の全ての実行前デコーディングは５Ｃ
Ｕ１４によって行われ、対応してメモリアドレスはＳＣ
Ｕ内のアドレスバッファに記憶されることに留意すべき
である。すなわち、ＳＣＵは要求しているシステム装置
（ＣＰＵまたは■１０装置など）からメモリアクセスコ
マンドを受け取り、そのコマンドをデコードし、ＭＭＵ
セグメント内のバンドアドレスと対応するように仮想ア
ドレスから物理アドレスへの変換を開始させ、実行して
よい衝突しないメモリアクセスを識別して優先順位を決
め、さらにメモリへの及びそこからの転送によってメモ
リ動作の実行を開始させるコマンド信号を発生する。

対話機能を与える際のＡＣＵの動作は、実行前の優先順
位決め及びデコーディングがＳＣＵによって行われる方
法から独立している。システム装置によって要求されて
いるメモリアクセス動作に係わる行／列アドレスが、Ｓ
ＣＵの制御ロジック部内の別々のアドレスレジスタに記
憶されることだけが必要とされる。次いでＳＣＵが、特
定のメモリ動作の対象となっている特定のメモリポート
またはセグメントを示す情報をＡＣＵに中継すればよい
；関連の行／列アドレスは、行／列アドレスのソースと
して使われる特定のＳＣＵアドレスレジスタを識別する
ＡＣＵからの信号つまり指標フィールドに基づき、ＳＣ
ＵからＭＭＵへ直接中継可能である。従って、アドレス
されているメモリセグメントの入手と同期して、メモリ
アドレスの転送を調整することができる。さらに、メモ
リ動作の実行によって得られたデータを、ＳＣＵへのメ
モリコマンドに基づき、ＳＣＵ内のアドレスレジスタの
１つと直接対応させることができる；つまり、メモリか
らＳＣＵヘリターンアドレスを中継する必要が取り除か
れる。

上記の点を達成するため、５ＣＵ１４と対応するＭＭＵ
３６との間に直接のアドレス路４２が設けられ、メモリ
コマンドによってアドレスされているメモリの特定セグ
メントを示す行／列アドレスが、ＡＣＵ３４の制御下で
５ＣＵ１４から対応するＭＭＵ３６へ直接転送可能とさ
れる。ライン３８を介してＳＣＵから中継されるコマン
ド信号は指標を含み、この指標は、ＭＭＵ３６内のアド
レスされるメモリセグメントのうち所望な行または列を
参照する記憶されたアドレス中の指定されたもののＳＣ
Ｕからの直接転送を開始させるためのベースとしてＡＣ
Ｕによって使われる。ＡＣＵはメモリコマンドに付随す
る指標をコマンド／状態信号ライン３８を介して受け取
り、コマンドによって参照されている特定のメモリセグ
メントがアクセス可能である場合、その指標を返送する
。

より詳しく言えば、実行されるべくＳＣＵによって優先
順位が決められたメモリアクセス要求が、ＳＣＵ内に設
けられたアドレスレジスタ内に記憶される。ある時点で
実行されるようにＳＣＵによって選ばれた特定メモリコ
マンドの実行は、ＳＣＵアドレスレジスタ内の対応した
メモリアドレスのロケ−シランを識別する指標と一緒に
、ロードコマンドをＡＣＵへ転送することによって開始
される０次いで、ＡＣＵがその指標と、アクセスすべき
メモリセグメント／バンクの指定を含む関連のメモリコ
マンド情報を受け取る。ＡＣＵがＭＭＵとのリンクを介
して、所望のメモリセグメントが実際に利用可能である
ことを判定すると、関連の指標がＳＣＵに戻され、指標
によって識別された対応する行／列アドレスが、ＳＣＵ
とＭＭＵ間の行／列アドレス路を介してＭＭＵへ直接転
送可能とされる。

しかし、ＤＲＡＭに対するロード及びアンロードにおけ
るサイクル遅延や、もっと−船釣にはメモリシステムの
ＤＲＡＭをセグメント毎に周期的にリフレツシユする必
要などを含むさまざまな理由から、アドレスされるメモ
リセグメントが占有されていると認められると、ＡＣＵ
はメモリセグメントのモニターを継続して行い、アドレ
スセグメントが利用可能になったときだけ、指標をＳＣ
ｕに返送する。一方、ＡＣＵは適切なバッファリングを
介して、ＳＣＵにすでに記録されており、その時点で利
用可能なメモリセグメントへのアクセスを必要とするそ
の他のメモリアクセスコマンドの処理を逐次続行する。

すなわち以下説明するように、ＡＣＵは各メモリセグメ
ント毎のコマンドバッファを用い、あるセグメントに対
応した入力メモリコマンドを受け入れる一方で、同じセ
グメントに係わる現時点のメモリコマンドが実行される
。

ＳＣＵに到着した２以上のメモリコマンドがメモリ内の
同一のセグメントをアドレスしていることが認められる
と、それらのメモリコマンドは受け取られた順序で逐次
処理され、あるコマンドに基づいて１つのセグメントが
アクセスされている間、そのセグメントは同一セグメン
トを要求しているその他のコマンドにとってアクセス不
能となる；　ＡＣＵはこの点を、指標のＣＰＵへの返送
を制御することによって行う、未処理コマンドの指標は
、ＡＣＵがコマンドを処理する位置にくるまで、ＳＣＵ
への返送が抑制される。要するにＡＣＵは、連続したコ
マンドをバッファし、それらをアドレスされているメモ
リセグメントの利用可能性つまり有効性に基づいて処理
しながら、セグメントに対するメモリコマンドの実行を
続ける。このようにして、ＡＣＵはアクセスの衝突を検
出して解消するためのメモリクロックに依存する必要は
なく、メモリセグメントへのアクセスを同期させること
ができる。

さらに指標の使用は、５ＣＵ１４からＭＭＵ３６ヘアド
レスラインを介して中継される多重化信号を、ＡＣＵが
制御するのも可能とする。前記したように、関連のメモ
リコマンドを実行する準備が整ったとき、ＡＣＵはコマ
ンド／状態ラインを介して指標をＳＣＵに返送する。５
ＣＵ１４から返送されたこの指標が、ＭＭＵ内のメモリ
の利用可能な特定セグメントに対応する記憶された行／
列アドレスを識別する。ＡＣＵからの返送指標を受け取
ると、ＳＣＵ内に記憶されている対応した行／列アドレ
スのライン４２を介したＭＭＵへの直接転送が開始され
る。すなわち、指標はＳＣＵからＡＣＵへ返送されるコ
マンド情報内の予め定義されたビットフィールドを表し
、ＳＣＵによる実行のために優先順位が決められたメモ
リコマンドに係わる複数のアドレスレジスタの１つを識
別する。１６個までのアドレスレジスタの１つを識別可
能なように、指標は４ビツトフイールドであるのが好ま
しい。

行／列アドレスはＳＣＵからＭＭＵへ、直接的なアドレ
ス路を経て多重化方式で伝送される。

ＡＣＵは指標の他、指標フィールドに付加された単一ビ
ットの形であるのが好ましく、選択されたＳＣＵのアド
レスレジスタからメモリへ直接伝送されるアドレスによ
って、行または列どちらがアドレスされているかを示す
行／列選択信号として使われる信号もＳＣＵに返送する
。またＡＣＵは指標と共に、単一のビット信号であるの
が好ましく、ＳＣＵのアドレスレジスタで記憶された行
及び列のアドレスの特定の１つを指示する信号も返送す
る０行アドレスと列アドレスの多重化は、ＳＣＵ内に設
けられた標準的な多重化機能（図示せず）によってＡＣ
Ｕから発生される行／列選択信号に基づいて行われる。

ＳＣＵが１２個のアドレス記憶レジスタを備えている場
合、行／列選択信号は１２までのアドレスを指標付けす
るのに使え、１６Ｍビットまでのメモリへのアドレス可
能性をサポートできる。

メモリコマンドに係わる指標は、実行されるメモリ動作
を開始させるシステムＣＰＵまたはＩ１０装置を識別す
る少なくとも１つの指定コードビットを含むのが好まし
い；これはメモリコマンドの優先順位付けを容易化する
と共に、アクセスされたデータをＡＣＵ及びＳＣＵを介
して、コマンドを発したシステム装置へ適切に伝送する
のを助ける。さらにこのような構成は、要求している装
置がシステムＣＰＵまたはＩ１０装置どちらであるかに
応じ、予め定義された異なる手順に従ってメモリコマン
ドが実行されるのを可能とする。例えば、ＣＰＵによる
書込動作を選定数の４倍長ワード、一般には１回の８つ
の４倍長ワードに制限する一方、Ｉ１０装置がどこにお
いても１バイトから、ＣＰＵによる書込に許容されたバ
イト数までを書込可能とするのが望ましいことがある。

ＡＣＵ３４は交信ライン４０を介しても５ＣＵ１４にリ
ンクされており、この交信ライン４０を通じてコマンド
／状態信号がＳＣＵに中継され、ＳＣＵによってメモリ
から要求されたデータの利用可能性及び状態の指示を与
える。データを交信ライン４４と４６は、ＳＣＵとＡＣ
Ｕ間におけるデータの転送用手段として機能する。尚、
ＡＣＵ３４はＳＣＵへのまたはそこからの以後の転送の
ためにデータを記憶する手段としては機能しないことに
留意すべきである。その代わりにＡＣＵは単に、ＭＭＵ
内のメモリモジュールのアドレスされた部分からＳＣＵ
へあるいは逆に素速くデータを中継する手段として機能
する。上記の機能を与えるＡＣＵのモジエラ構成とその
動作については、後で詳しく説明する。

メモリサブシステム３２のメモリ側では、ＳＣＵによっ
て所望な特定のメモリ動作を指示する制御／コマンド信
号をＡＣＵから転送するための交信ライン４８によって
、ＡＣＵがＭＭＵ３６にリンクされている。交信ライン
５０は、要求されたデータの状態をＭＭＵからＡＣＵへ
転送するための手段として機能する。さらに、ＡＣＵと
ＭＭＵ間でデータを転送するための手段として、データ
交信ライン５２．５４が設けられている。

また第２図に示しであるように、ＡＣＵ３４は制御ライ
ン５６を介して５ＰＵ２２にリンクされている。このリ
ンクは、ＡＣＵひいてはそれによって与えられるインタ
フェース機能を、主メモリがそれらの間で切り換えられ
る各タイミングモードに適合させる手段として作用する
。すなわち、５ＰＵ２２は制御ライン５８と状態ライン
６０を介して主メモリにリンクされ、メモリを初期設定
すると共に、メモリを次の３つの異なるタイミングモー
ド間で切り換える。（１）通例のシステム動作をサポー
トする通常モード；（２）システムクロックに基づくシ
ングルステップの動作をサポートするステップモード；
及び（３）電源故障及び走査動作時にシステムの保全を
行う待機モード。この切り換え動作は、制御ライン６２
と６４を介した５ＣＵ１４からの適切な信号の転送に応
じて、５ＰＵ２２によって行われる。ＡＣＵとＳＰＵ間
のリンク５６で与えられる交信リンクが、５ＣＵ−ＡＣ
Ｕ間インタフェースの動作によって、ある時点における
動作でのメモリモードとＳＣＵが一致するのを可能にす
る。

アクセスメモリへのインタフェースを動作するためのク
ロックは、ＳＣＵに設けたクロック手段６６によって与
えられるのが便利である。クロック手段６６は、所定の
クロック期間を有する複数の時間的にずれたクロック信
号を発生可能なプログラマブルクロックであるのが好ま
しい、このようなりロングは従来知られており、一般に
クロック期間の異なる８種までのクロック信号を発生す
るＩＣの形で入手可能である。最適なデータ転送タイミ
ングに最も合ったクロック期間及びある時点でシステム
が動作しているモードに基づいてメモリアクセスを制御
するため、それぞれ異なるクロック信号を選ぶことがで
きる。

第２図は１つのＭＭ０３６とこれに対応したＡＣＵ３４
を含む単一のメモリサブシステム３２からなる、ＳＣＵ
と主メモリ間のインタフェースを示しているが、システ
ムの各ｓｃＵがもっと多くのメモリを共有するのを可能
とするため、追加のＭＭＵ−ＡＣＵ対つまりメモリサブ
システムを用いてもよいのはもちろんである０本発明の
５ｃＵ−ＡＣＵインタフェース手段を有利に用いた好ま
しい実施例では、主メモリ１６の各ＭＭＵ３６がＳＣＵ
側で２つのメモリポートに分割され、各ボートが２つの
セグメントを有し、全てのセグメントがブロック境界で
インタリーブされる。従って、ＳＣＵは単一のメモリサ
ブシステムを用いて４つのセグメント全てをサイクル進
行させ、４つまでのメモリ参照をパラレルに動作可能と
するように使える；このような場合ＡＣＵは、５ＣＵ１
４が任意のＣＰＵからメモリ要求を受け取り、それをメ
モリ内の指定されたセグメントへと渡すのを可能とする
。各セグメント間でのインタリーブは、メモリアクセス
のブロックサイズとシステムのＣＰＵで使われるキャッ
シュブロックのサイズとのマツチング（合致）に基づく
。

主メモリを形成する各ＭＭＵ毎の好ましいセグメントベ
ースの編成が、第２Ａ図に示しである。

同図に示すごとく、各ＭＭＵ３６のデータ記憶部は一対
のセグメント１２４．１２６からなり、各セグメントが
一対のメモリバンクからなっている。

合計４つのメモリバンクは１２８．１３０．１３２、及
び１３４でそれぞれ示しである。メモリバンクＤＲＡＭ
ベースで、各々例えば６４メガバイトまでのデータを記
憶し得る。このようなセグメントベースのメモリの一般
的な編成は従来知られているが、メモリバンク用のメモ
リアドレスがブロック境界でインタリーブされているこ
とが重要である。このような構成が第２Ａ図に示してあ
り、図中インタリーブは６４バイトの好ましいデータブ
ロックサイズについて示されている。第１のブロック（
ブロック０）はそれに対応したバイトアドレス０−６３
を有し、第１メモリセグメント１２４の第１メモリバン
ク１２８に記憶される；バイトアドレス６４−１２７を
有する次に続くブロック、すなわち第２のブロック（ブ
ロックｌ）は第２メモリセグメント１２６の第１メモリ
バンク１３２に記憶される；対応したバイトアドレス１
２８−１９１を有する第３のブロック（ブロック２）は
第１メモリセグメント１２４の第２メモリバンク１３０
に記憶される；対応したバンドアドレス１９２−２２５
を有する第４のブロック（ブロック３）は第２メモリセ
グメント１２６の第２メモリバンク１３４に記憶される
；対応したバイトアドレス２５６−３１９を有する第５
のブロック（ブロック４）は第１メモリセグメント１２
４の第１メモリバンク１２８に記憶される；等々となる
。

さらに、複数のメモリモジュールからなる主メモリ３６
は、バイトアドレスの異なる範囲にわたって広がったデ
ータブロックを得るため、複数のメモリバンクへの独立
した同時アクセスを可能とするアクセス制御回路１３６
を備えている。メモリセグメントのインタリーブが依拠
するデータブロックサイズの選択は、マルチプロセッサ
システムを成す各ＣＰＵで使われるキャッシュブロック
のサイズと合致され、ＣＰＵによって要求されるデータ
ブロックと各ＭＭＵのセグメントから得られる対応した
インタリーブ式データブロックとの間の対応関係を維持
する。

次に第３図を参照すると、ＡＣＵ内における構成要素の
物理的内訳のブロック図が示している。

ＡＣＵブロックはマクロセルアレイの形で実施され、メ
モリシステム用のデータ路と制御を実質的に与える。Ａ
ＣＵは主メモリ制御１（ＭＭＣ）モジュール７０を含み
、これがメモリ制御ＤＲＡＭ（ＭＣＤ）モジエール７２
と組み合わされて、データ路及び各メモリモジュール用
の制御を与える。

ＭＭＣ７０とＭＣＤ７２はコマンド信号交換のため相互
にリンクされると共に、制御／状態ラインを介してＭＭ
Ｕ３６にリンクされている。ＭＭＣ７０は同様の制御Ｉ
／状態ラインを介して、５ＣＵ１４と直接交信する。

第４Ａ図を参照すれば、ＭＭＵ７０は、データ路用の制
御信号を発生するデータ制御手段７７、アドレス路用の
制御信号を発生するアドレス制御手段７８、ＭＣＤ　（
第３図の７２）にＤＲＡＭ制御コマンドを発生するＤ　
ＲＡ　Ｍｗｉｌｌ１手段７９、ＳＣＵのロジック部分に
コマンド、制御及び状態インタフェースを与える手段８
０、及びＭＭＵの全ての制御ライン用のエラー検出を行
うエラー検出手段８２を含むゲートアレイモジュールで
ある。

ＭＣＤ７２は、内部に含まれたＤＲＡＭ用及び自己テス
ト機能用のコントローラ手段を含んだゲートアレイであ
る。すなわち第４Ｂ図に示すように、ＭＣＤ７２はＤＲ
ＡＭ用の制御タイミングを発生する手段８４、通常の動
作時ＭＭＣに、及びシステムかステップモードを動作下
にあるときＭＭＵにコマンドを発生する手段８６、ＭＣ
Ｄ用の制御ラインに対してエラー検出を行う手段８８、
及び以下詳述するごとく自己テスト動作を調整するコン
トローラ手段８９を含んでいる。

ＡＣＵ３４のデータ路部分は、２つのメモリデータ路モ
ジュール（ＭＤＰ）７４と７６（第３図参照）に分かれ
ている。両ＭＤＰモジュールはＭＭＣ７０にリンクされ
、コマンド信号を受け取って肯定応答すると共に、適切
なデータラインを介して５ＣＵ１４とＭＭＵ３６の両方
にボート入力され、ＳＣＵとメモリ間でデータの転送を
行う。

さらに各ＭＤＰモジュールは、独立のつまり別の経路を
介してデータの転送も行う。

第４Ｃ図に示すように、各ＭＤＰ７４．７６は書込デー
タに係わるチエツクビットを発生する手段９０．読取デ
ータに係わるシングルビットエラー（ＳＢＥ）を検出及
び修正する手段９２、読取データに係わるダブルビット
エラー（ＤＢＥ）を検出する手段９４、及び受取データ
用のバイトマージ路を与える手段９６を含む。

上記から、システムメモリは次の３つの異なる接続を介
してＳＣＵ内の制御ロジックとインタフェースされるこ
とが理解されよう。

ｌ）全てのコマンド及び状態情報は、ＡＣＵに設けられ
たＭＭＣモジュールを介して扱われる。

２）　全てのデータ転送は、ＡＣＵに同じく設けられ、
ＳＣＵにポート入力される一対のＭＤＰモジュールを介
して扱われる、及び ３）行及び列アドレスを表す情報は、ＡＣＵによる起動
で、対応したＭＭＣセグメントへＳＣＵによって中継さ
れる。

次に第５図を参照すると、ＳＣＵがインタフェースされ
るシステムメモリの一部を構成する主ソモリ装置（ＭＭ
Ｃ）３６のモジュラ構成の概略図が示しである。前述し
たように、各ＭＭＵは４つのメモリバンク（第２Ａ図の
１２８．１３０゜１３２及び１３４）を与える４つのメ
モリモジュール（ＭＭ）１００で構成されるのが好まし
い。

尚、ＡＣＵ３４はそれによってＳＣＵがシステムメモリ
と特定のＭＭＵを介して対話するための主な手段として
機能するが、ＡＣＵの動作はＭＭＵの特定の構成に制限
されないのはもちろんである。

記憶配分の点から、ＭＭＵは２つのメモリセグメントに
分割され、各セグメントが前述のごとく２つのバンクを
有するのが好ましい。ＭＭＵは１つのメモリサブシステ
ムに係わる全てのＤＲＡＭを含み、ＭＭＵとＡＣＵ間で
１つのデータ路がサポートされるように、ＤＲＡＭは４
つのＭＭＣｌｏｏにわたって論理的に拡張されている。

つまり、ＭＭＵの２つのセグメントは独立に動作される
が、共通のデータ路を共有している。各ＭＭＵセグメン
トを構成する２つのバンクは、ある１つのメモリコマン
ドに対して１つのバンクだけがアクティブとなるように
、ＡＣＵによって制御される。この点は、共通のデータ
ラインを保持しながら、各セグメントへのアドレスライ
ンを異ならせることによって達成される。すなわち、書
込エネーブル及び列アドレス選択信号が両セグメントに
共通とされる一方、行アドレス選択信号の状態（確認ま
たは否認）が異なるようにされ、２つのセグメントのう
ちどちらがアクティブにされるかを判定する。

好ましい理論的実施態様によれば、各メモリモジュール
（ＭＭ）は主アレイカード（ＭＡＣ）モジュール１０２
で構成され、ＭＡＣにプラグ接続可能な一対の“ドータ
アレイカード″　（ＤＡＣ）モジュール１０４が違加の
記憶容量として設けられている。各ＭＡＣは、表面マウ
ント型のＤＲＡＭ及び関連のロジックを含む拡張１６進
モジユールである。さらに詳しく言えば、ＭＡＣはＤＲ
ＡＭによって得られる記憶容量に加えて、下記の機能を
与える手段を含む。（１１書込データをバッファするこ
と；（２）読取データをバッファすること；（３）電源
故障時にＤＲＡＭデータの完全性を保証すること；　（
４）　２つのＤＡＣのための接続及び理論的サボ−トを
与えること；及び（５）ステップモード動作時にメモリ
サイクルを制御すること。

各メモリモジュール１００は、それぞれに配置された４
つのＤＲＡＭデータ路（ＤＤＰ）モジュール１０６を有
する。第６Ａ図に示されているように、各ＤＤＰモジュ
ール１０６はそれぞれ、論理レベル間でのレベル交換（
ＥＤＬからＴＴＬへ及びその逆）を処理する手段１０８
、読取データ路とそれに関連したバッフプリングを与え
る手段１１０、書込データ路とそれに関連したバッフプ
リングを与える手段１１２、及び必要なときにＤＲＡＭ
バイパスを与える手段１４４を備えている。

さらに各メモリモジュール１００はＤＲＡＭ制御及びア
ドレス（ＤＣＡ）モジュール１１６を有し、該モジュー
ルは第６Ｂ図に示されているように、レベル変換を与え
る手段１１８、以下詳述するメモリコマンドを含め、バ
ッフプリング及び制御信号をＤＤＰモジュール１０６に
与える手段１２０、及び５ＰＵ２２　（第２図）の制御
下で異なるシステムタイミングモード間において切り換
えられるときに、ハンドシェークシーケンスを実行する
手段１２２を含む。

次に本発明によるインタフェースの動作を説明すれば、
ＡＣＵ３４によって与えられるインタフェース機能全体
は、次の４つの異なる区分に分けられる。

１）　Ｓ　ＣＵからメモリへのコマンド；２）　Ｄ　Ｒ
Ａ　Ｍアドレス機能； ３）メモリからＳＣＵへのコマンド；及び４）データ移
動機能。

メモリへの書込動作の場合、上記４つの区分全てが利用
可能となる一方、メモリからの読取動作では、メモリか
らＳＣＵヘコマンドを中継する必要がないので、第３の
区分は含まれない。

メモリ５ＣＵＩ　４、特にここでは便宜上同じくＳＣＵ
と称するＳＣＵの制御ロジック部との間での交信は、ア
クセスすべき必要のあるメモリのセグメントにリンクさ
れたＡＣＵ３４内に位置する特定のＭＭＵ７０へＳＣＵ
からメモリコマンドを転送することによって達成される
。この機能は、各ＭＭＣ内に位置し、ＭＭＣによって制
御されるメモリセグメントに対応したセグメントコマン
ドバッファ（第１０図の１８０と１８１）を用いて行わ
れる。

ＳＣＵからメモリコマンドを受け取ると、ＡＣＵはその
コマンドを適切なコマンドバッファにロードする。特に
、アドレスされるメモリのセグメントつまりバンク、実
施すべき特定のメモリ動作、転送されるメモリワードの
長さ、使われるパリティの種類とクロックサイクルに対
するその有効性、ＳＣＵからのメモリコマンドを受け取
るコマンドバッファひいてはＡＣＵの利用可能性、指定
メモリコマンドの取消、ＭＭＵへ直接転送されるべきメ
モリアドレスを指定するのに用いるためＳＣＵに返送さ
れる指標、及びコマンドのバッファ内へのロード開始を
支持するのに、それぞれ指定のビットが使われる。セグ
メントコマンドバッファの機能を調整するのに使われる
一般的なコマンドビットの指定（及びそれに対応した摘
要）のリストを、 表Ａとして次に示す。

ＣＴＬＰＡＲ全ビットにわたって奇数パリティを指定す
る；各クロックサイクル で有効で、２ＢＡＮＫＡＤＤＥＲが２セグメントの一方
とコマンドバッファの 選択を指定する ＣＨＤ　　　　実施すべきメモリ動作を指定するＩＮＤ
ＥＸ　　　ＳＣυアドレスを指定するのに使われる指標
を指示する しＤＣＨＤ　　　ロードビットの有効性を示すＢＵＦＡ
ＶＡＩＬ　　５ＣＩＪがコマンドを受け取り可能なこと
を指示する ５ＥＮＯＤＡＴＡ　　メモリが読み取りデータを送信可
能なことを指示する ＣＹＣＬＥＳＴＡＴ要求が取り消されるべきかどうかを
指示する ＬＥＮＣＴＨ転送される４倍長ワードの数を決める。表
Ａの長さフィード内のビ ソトは次のようにデコードされる Ｉ　Ｏフィール゛　覧ｊ【艮ま−（４倍長ワード）ＭＭ
ＣがＬＤＣＨＤビットによって指示されるコマンドを受
け取ると、アクセスすべきメモリの特定バンクを指定す
るＢＡＮＫＡＤＤＥＲビフトの最上位ビット（ＭＳＢ）
をデコードすることによって、コマンドは適切なセグメ
ントコマンドバッファ内にロードされる。ＭＭＣが別の
コマンドを受け取る準備が整うと、ＢＵＦＡＶＡＩＬ信
号が１クロツクサイクルの間確認され、ＭＭＣコマンド
を受け取るのにセグメントコマンドバッファが使えるこ
とを指示する。

読取サイクルが実行されるとき、ＣＹＣＬＥＳＴＡＴビ
ットが要求の取消を可能とする。かかる場合、ＭＣＤ　
（第３図の７２）がＤＲＡＭサイクルのタイミングを完
了し、サイクルの中断によって生じる問題の発生を回避
する。書込サイクル中、ＣＹＣＬｆｌＳＴＡＴビットは
無視される。

メモリとＳＣＵ間の交信リンクとして働＜　ＡＣＵの機
能について見れば、次に４つの特定条件下でＡＣＵはメ
モリをＳＣＵと交信可能とすることに留意すべきである
。（１）読取請求がなされ、データの送信準備が整った
とき；（２）読取データの送信中にエラーが検出された
とき；（３）書込データの送信中にエラーが検出されと
き：（４）コマンドバッファが利用可能なとき。メモリ
コマンドはＡＣＵによって受け取られると、適切なコマ
ンドバッファ内にロードされ、ビット指示に基づいてデ
コードされ、必要に応じて機能する。例えば、メモリか
らのコマンドはＡＣＵコマンドバフファを介してＳＣＵ
に中継され、要求され且つメモリから転送可能となった
データをＳＣＵがＳＣＵを受け取る準備の整っているこ
とを示す５ＥＮＤＤＡＴＡ信号を受け取ると、付随のデ
ータがＡＣＵを介して転送される。

データ転送の状態をＳＣＵに示すと共に、処理されてい
るメモリコマンドに対応したデータの瞬間的な流れを制
御するため、特定のコマンド指示がＡＣＵによって使わ
れる。すなわち、ＡＣＵからＳＣＵへ中継される指示ビ
ットが、データエラーの存在、読取データのリターンの
必要、対応するメモリセグメント、セグメントコマンド
バッファの利用可能性とそこへのロードの開始、データ
読取及びデータ書込動作のエラーを含まない完了の指示
、及びＳＣＵに゛中継され°るデータのパリティ状態を
示すのに使われる。ＡＣＵ内のＭＭＣによって発生され
、メモリからＡＣＵを介してＳＣＵへ情報を中継するの
に使われる８ビツト情報ワードの一部を形成する一般的
なコマンドビット指示のリストが、次の表Ｂに与えであ
る。

１　　　　　　ＣＨＤ Ｓｌｌ！ＧＭＥＮＴ 一部なら読取データのリターンを 指定し；−１ならエラーデータを 指定する メモリセグメントの番号を指示す １　　　　ＬＤＣ？ＩＤ　　　ＳＵＣ用のセグメントと
ロードコマンドを指定する ２　　　　ＢＵＦＡＶＡＩＬ　　各コマンドバッファの
利用可能性を示す ｌ　　　　ＷＲＩＴＥＯＫ　　メモリからＳＣＵへのパ
リティエラーを含まないデータの転送を意味 する Ｉ　　　　ＲＥＡＣＯＫ　　　ＡＣＵ内のＭＤＰを介し
た読取データの転送中にＩＥＣＣエラーが生じなか ったことを意味する ｌ　　　　ＣＴＬＰＡＲ全ビットにわたって奇数パリテ
ィを示す；各クロックサイクルで有 効 ＡＣＵがＳＣＵとメモリ間でのデータの移動を、ＳＣＵ
におけるデータ転送コマンドの受信と、対応したデータ
が５Ｃｕｔ＋制御ロジック内のデータスインチに達し、
ＡＣＵを介してメモリに転送される時点との間に一定数
のサイクルが与えられるように制御する。

その後のメモリへのデータ転送に係わる有効コマンドに
従って、ＡＣＵがＳＣＵからデータを受け取る準備が整
うと、ＡＣＵはセグメントコマンドバッファの利用可能
性をＳＣＵに中継し、ＳＣｕから５ＩＥＮＯＤＡＴＡ信
号を受け取るのを待つ。しかし、対応したメモリ転送が
行われるようにメモリコマンドを要求している装置つま
りＣＰＵにも５ＵＮＯＤＡＴＡ信号が通知されねばなら
ないため、ＳＣＵはこの時点で５ＥＮＯＤＡＴＡ信号を
ＡＣＵへ送信するタイミング位置になく、ＳＣＵと要求
しているＣＰＵ間での相互接続を介した信号の転送はい
ずれかの方向での少なくとも１システムサイクルを必要
とする。この遅延は、システムからＡＣＵ特にＡＣＵ内
に位置したＭＭＣモジュール（第３図の７０）へ、遅延
信号を与えることによって与えられる。

メモリコマンドとＳＣＵ及びメモリ間でのデータ移動と
の間におけるタイミング関係は、ＳＣＵとＡＣＵ間での
データ転送コマンド及び対応したデータ移動の相対的な
配置を示すタイミング図である第７図を参照すれば明か
となろう。同図に見られるように、交互の文字ＡとＢで
示した垂直の点線が、連続したシステムのクロックサイ
クルを表す。有効コマンドがＳＣＵで受信された後、デ
ータ遅延信号５ＥＮＤＤＡＴＡＤＬＹがＳＣＵからＭＭ
Ｃに送信され、メモリ動作に係わる特定のＣＰＵとＳＣ
Ｕ間の相互接続（一般にデータケーブル）を信号が横切
るのに必要な時間のために生じる遅延を与えるベースと
なる。すなわち、５ＥＮＤＤＡＴＡ信号がＣＰＵへ達す
るのにかかるサイクル遅延を考慮し、ＳＣＵは５ＥＮＤ
ＤＡＴＡＤＬＹ　　信号を１サイクル遅らせてＭＭＣに
送信する。さらにＭＭＣは、主メモリ内の対応したセグ
メントへのデータ送信前に、ＣＰＵからＳＣＵヘデータ
が転送されるのに必要な１サイクルの遅延を考慮して、
ＳＣＵから受信した５ＥＮＤＤＡＴＡＤＬＹ信号を遅延
する。

次にアドレスインタフェースについて見ると、ＭＭＣは
コマンド情報を受信すると同時に、スタート４倍長ワー
ド（８バイトワード）のデータ情報をＳＣＵから受信す
るのが好ましい。コマンド情報は、データ転送のために
アクセスされるメモリの最初の８バイトのアドレスを指
定するビット指示、アドレス指示ビットに係わるパリテ
ィ状態、及び全てのアドレスビットに係わるパリティ状
態を含む。ＭＭＣに与えられるアドレスコマンド情報の
一般的なビット指示を、次の表Ｃに列記する。

リティ状態を指定するためＳＣＵによって使われる指標
を示すビット指示信号を用いて達成される。

この目的で使われる信号のこめの一般的なビット指示を
、次の表りに列記する。

３　　　５ＴＡＤＤＲスタート４倍長ワードのアドレス
を指定する。

Ｉ　　　　５ＴＡＤＤＲＰＡＲアドレスビツトの奇数パ
リティを指示する １　　　＾口ＤＲＰＡＲアドレスビットのパリティを示
す尚、ＡＣＵによって行う必要のあるメモリ動作に対応
したＤＲＡＭの行及び列アドレスは、ＳＣＵ内に記憶さ
れていることに留意されたい。そこでＭＭＣが、ＤＲＡ
Ｍサイクル内の適切な時点で、該当の行または列アドレ
スを伝送するための制御信号をＳＣＵに与える。この点
は、メモリに転送されるべき行／列ア°ドレス、行／列
アドレスに基づいた行または列のいずれかの選択、及び
信号バ４　　　　ＩＮＤＥＸ　　　セグメントコマンド
バッファにロードされる指標を指定する、Ｉ Ｃ０ＬＡＤＤＲＳｔ！Ｌが行または列アドレスを指示す
る １　　　　１ＮＤＥＸＰＡＩ？　　ロードされたビット
の奇数パリティを示す ＡＣＵ３４　（第３図参照）のインタフェース動作を要
約すれば、要求しているシステム装置から発せられたメ
モリコマンド情報は、５ＣＵ１４からＡＣＵ内のＭＭＣ
７０によって受け取られ、そで情報がデコードされて、
該当のＤＲＡＭコマンドがＭＣＤ７２に送られる。ＭＭ
Ｃ７０がデータ路全体に対する制御を与える一方、ＭＣ
Ｄ７２がＤＲＡＭ用の全ての制御タイミングを与える。

書送動作が行われるときは、データが２つのＭＤＰモジ
ュール７４と７６に入る。次いで各ＭＤＰが、書込デー
タに係わるエラー修正コード（ＥＣＣ）のチエツクビッ
トを与える倍長ワードを処理する。

その後、データはＭＭＣ（第２図の３６）に送られ、そ
こに含まれた書込バッファの１つに記憶される。読取動
作が行われるときは、データが両ＭＤＰ７４と７６によ
ってＭＭＵ３６から受け取られる。次いで各ＭＤＰが、
データに付与されたチエツクピットをデコードした後、
５ＣＵ１４を転送する前にシングルビットエラーを修正
し、ダブルビットエラーを検出する。転送されたデータ
はＳＣＵから、メモリコマンドを発したシステム装置に
送られる。

メモリの動作に必要なデータバッファは全て、ＭＭ０３
６内に含まれている。好ましい実施例によれば、ＭＭＵ
は１２８バイトの書込データを６４バイトの書込バッフ
ァ内に記憶し、１−８バイトの読取データを６４バイト
の読取バッファ内に記憶する。書込動作が行われるとき
は、データが両ＭＤＰモジュールを介して送られ、ＭＭ
Ｕ３０内に記憶される。この転送が完了したところで、
データはＭＭＵ内に設けられたＤＲＡＭへ書込可能とな
る。読取動作が行われるときは、１ブロツクのデータが
ＭＭＵ読取バッファに読み出され、読取データの全ブロ
ックが転送され終るまで、好ましくは１回に８バイトづ
つ、データ全体がＭＤＰを介してシフトアウトされる。

前述したように、メモリアドレスのデコーディングは全
てＳＣＵによって与えられ、ＭＭＣに送られたコマンド
毎に、要求されたメモリセグメントが利用可能であれば
、付随の指標が行／列選択ビットと共に、ＭＭＣによっ
てＳＣＵに返送される。そして、この返送された指標が
該当の行／列アドレスを選択するのに使われ、次いで選
択された行／列アドレスが行／列アドレスライン４４（
第２図）を介してＭＭＵに直接与えられる。

以下、（第３及び４図に示した）ＡＣＵのモジュラ構成
と関連動作のより詳しい説明、並びに（第５及び６図に
示した”）ＭＭＵに関する例示のメモリ構成を、典型的
なメモリからの読取動作及びメモリへの書込動作を実行
する際に関与するインタフェース機能を参照して示す。

さらに、読取−変更−書込動作、書込−読取動作、及び
書込−バス動作を含め、メモリ資源の効率的な利用を可
能とする幾つか特殊な動作についても説明する。

まず特に第８図を参照すれば、ＳＣＵとＭＭＵ間の読取
動作を行う際に関与するデータ路を明瞭に例示した、Ｍ
ＭＵ３６とＡＣＵのＭＤＰ７４のより詳細な内訳が示し
である。ビットの数に関するデータ路の好ましい幅がそ
れぞれの箇所に示してあり、そこではデータラインが二
重のスラッシュ（／／）記号で横切られている。前述し
たように、全てのメモリ動作は６４バイトの単位量でな
される。データ読取動作が実行されるとき、ＭＭＵ内の
指定されたメモリセグメントからの１バンク、つまり６
４０のＤＲＡＭが読み出され、ＤＲＡＭバイパスＭＵＸ
１４０を介して第１の読取バッファ１４１内にロードさ
れる。その後、第１の読取バッファ１４１内のデータは
、好ましくは８０ビツトの区分づつ記録読取バッファ１
４２に転送され、他のセグメントからの第２の読取動作
が直ちに継続可能なようにされる。読取バッファ１４２
からのデータは８：１のマルチプレクサ（Ｍ　Ｕ　Ｘ　
）１４３に導かれ、クロックサイクル毎に８０ビツトづ
つまとめてデータを送出する。転送されるべき最初の８
０ビツトワードは、ＭＭＵのコマンドバッファ内の“ス
タート４倍長ワード”のフィルドによって決まる。その
後に転送されるべき８０ビフトワードの数は、コマンド
バッファ内の“４倍長ワード数′のフィールドによって
決まる。

メモリモジュールから送出された８０ビツトのデータワ
ードは分割されて、ＡＣ１Ｊ内に存在する２つのＭＤＰ
モジュール７０（第３及び４図参照）に転送される。次
いで各ＭＤＰは、好ましくは何等かの形の変更ハミング
コードに基づき、ダブルビットエラーの修正と検出、及
び必要ならシングルビットエラーの修正を行うことによ
って４０ビツトづつを処理する。

一方の第２ＭＤＰ７４の動作と構成を次に説明するが、
これは第２ＭＤＰ７６にも同様に当てはまる。すなわち
、第１ＭＤＰ７４について図示したように、ＭＭｔＪ読
取バッファ１４１から転送された８０ビツトデータワー
ドのうち４０ビツトがラッチ７０内にラッチされ、次い
でシンドロームデコーダ及びデータ修正装置１４５に転
送される。

ラッチ１４４の出力は、チエツクビット発生器１４６を
介してチエツクビットを発生するのにも使われ、チエツ
クビット発生器１４６の出力がシンドロームデコード装
置１４５内で組み合わされ、データの有効性を確認する
と共に、必要に応じて適切な修正を行ったりエラー信号
を与えるのに使われる。その後、修正されたデータはパ
リティ発生器１４７に導かれて処理が施され、その結果
得られたデータがラッチ１４８にラッチされ、そこから
ＳＣＵ　（第３図の１４）に伝送可能となる。

上記の読取動作が完了すると、ＭＭＣ（第３図の７０）
はそれぞれのセグメントコマンドバッファ（第１０図の
１８０）内の°利用可能な状態”の指示を更新し、さら
にメモリ動作を続行可能なことを示す。

シンドロームデコーダ及びデータ修正装置１４５のデー
タは、一対のシリアルに接続されたＩ１０マージバッフ
１１４９と１５０にも与えられ、そこからバッファされ
たデータがバイトマージマルチプレクサ１５１に転送さ
れる。マルチプレクサ１５１はデコーダ修正装置１４６
から直接修正されたデータも受け取り、マルチプレクサ
１５１に直接与えられたバイト選択信号を指標として用
いて、書込路に中断されるべき読取データを発生する。

チエツクビット発生器１４６の出力を受け取り、そこか
ら１つのマークビットを発生するのに、マークビット発
生器１５２が使われる。マークビットは書込路内におけ
るデータの完全性を確かめるために利用でき、この点に
ついては後で詳しく説明する。向上記の動作において、
ＭＭＣ及びＭＣＤＣ千両エールはコマンド情報と指標を
デコードし、ＳＣＵからＭＭＣへ直接アドレスをストロ
ーブする。メモリ中のあるセグメントの一部を形成する
ＤＲＡＭバンクへデータをロードしたりまたはそこから
アンロードするために、ＤＲＡＭのサイクル進行はＤＣ
Ａモジュール１１６（第６Ｂ図）を介して行われる。Ｄ
ＲＡＭからＭＭＵ読取バッファ１４１　（第８図）への
データのランチ及び読取バッファ１４２内へのデータの
転送は、ＭＭＣ及びＭＣＤ両モジュールの制御下で行わ
れる。このデータ転送が完了すると、“読取レディ”コ
マンドがＳＣＵに伝送され、ＳＣＵをＡＣＵとリンクし
ているコマンドラインを介して対応した。

“５ＥＮＤＤＡＴＡ”をＳＣＵから受け取った後、ＡＣ
Ｎ内に位置したＭＤＰへの４倍長ワードの転送が開始さ
れる。

次に第９図を参照すると、データ書込動作を処理でる際
に関与するＡ　ＣＵ／ＭＭ　Ｕロジックブロックのブロ
ック図が示しである。データ読取動作の場合と同様、デ
ータ書込シーケンスはＳＣＵからＭＭＣ内の選択された
セグメントコマンドがバッファへの適切なコマンド情報
の転送によって開始される。ＳＣＵからメモリサブシス
テムへのデータの転送時、ＭＭＣ及びＭＣＤ両モジュー
ルがコマンド情報と指標をデコードし、関与する特定の
メモリ動作がＣＰＵまたはＩ１０装置によって要求され
ていないかどうかを判定する。さらに、バンク選択情報
がデコードされ、ＳＣＵからのアドレスが選択されたセ
グメント内にストローブされて、ＤＲＡＭのサイクルタ
イミングを開始する。

第９図に示したように、データはラッチ１６０を介して
各ＭＤＰ内に受け取られ、倍長ワード（４バイトワード
）のパリティが転送された各４倍長ワード毎にワードパ
リティチエツクモジュール１６２によってチエツクされ
、試験の結果が陽であると適切なエラー信号が発生され
る。試験の結果が陽でなければ、ＳＣＵからのランチさ
れた倍長ワードデータが２：１のマルチプレクサ（ＭＵ
Ｘ）１６４に送られ、ＭＵＸ　１６４は（第８図の読取
データ路から）読取データを構成する倍長ワード入力も
受け取る。ＭＵＸ１６４の出力は、データパターン発生
器１６８から倍長ワード入力を受け取る別の２：１のマ
ルチプレクサ（ＭＵＸ）１６６で多重化される。チエツ
クピット発生器モジュール１７０が、ＭＵＸ　１６６か
らそこに送られたデータを受け取り、変更ハミングコー
ドに基づいて各倍長ワード毎に所定数のチエツクビット
、好ましくは７つのチエツクビットを発生する。この出
力が第８図のマークビット発生器１５２から発生された
ピットと組み合わされ、４０ビツトの出力を生じる。チ
エツクピット発生器１５２の出力はラッチ１７２に送ら
れ、そこから４０ビツトのデータが得られてメモリ内の
対応したＭＭＵ３６へと転送される。

第１ＭＤＰ７４に関連して上述したモジュラロジックと
動作は、第２ＭＤＰ７６にも同様に当てはまり、第２Ｍ
ＤＰ７６もＳＣＵから倍長ワードデータを受け取り、４
０ビツトのラッチデータを発生する。これらのデータが
第１ＭＤＰ７４のデータ出力と組み合わされ、その結果
得られた８０ビツトのデータがＭＭＵ３６に送られる。

すなわち、データは１：８のデマルチプレクサ（ＤＥＭ
ＵＸ）１７４を介して送られ、前述したようにＭＭＵ（
第３図の７０）及びＯＣＡ　（第５図の１１６）両モジ
ュールの制御下で、対応した第１の書込バッファ１フ６
内に記憶される。その後、多重分離されバンファされた
データは８０ビツトの区分づつ第２の書込バッファ１７
８に転送され、連続したデータブロックが最小のアイド
ル時間でＳＣＵからＭＭＵへ転送可能とされる。

データは第２の書込バッファ１７８から、指定されたメ
モリセグメント内の所定のＤＲＡＭバンクへと転送され
る。データ書込動作の最後に、ＭＭＵがＳＣＵのために
データとセグメントコマンドバッファの状態を更新する
。

“読取−更新−書込動作”を容易とするため、第８図の
読取データ路と第９図の書込データ路がリンクされてい
る。メモリサブシステムへの書込コマンドがバイトの書
込（すなわち部分的な倍長ワード）を必要とする場合に
は、まずＭＭＣ（第３図の７０）がメモリから完全な１
ブロツクを受け取り、チエツクビットの発生に充分なデ
ータを得ることが重要である。なぜなら、書込データ用
のチエツクビットの発生は、データのブロックを定義す
る一定数のバイト、好ましくは４バイトに基づいて行わ
れるからである。最小数のバイト、ここでは４バイトよ
り小さいデータがメモリに書き込まれるとき、チエツク
ビットの発生に必要な最小数のバイトを形成するため、
まず特定のアドレスされたメモリロケーションに順次隣
接するメモリロケーションに記憶されたデータが書き込
み路に読み出され、書き込むべき対象データとマージさ
れる。次いで、メモリから読み出されたデータと書き込
むべきデータを含む完全な１ブロツクのデータがメモリ
へ書き込まれる前に、必要なチエツクビットがマージデ
ータに基づいて発生される。データの完全性は、マージ
データに関し発生されたチエツクビットに基づいて維持
される。

第８図のブロック図において、前記したマージ動作のた
めの読取データは、マージバッファ１４９．１５０とバ
イトマージマルチプレクサ１５１によって与えられるバ
イトマージ路を介してメモリから得られ、データはそこ
から書込路ＭＵＸ　１６４（第９図）に送られた後、メ
モリに書き込まれる。

この種の要求は、バイト書込とし得るＩ１０書込によっ
て発生可能である。読取動作の初期段階時に、Ｉ１０書
込データが第１の書込バッファ１７６（第９図参照）を
介して転送され、第２の書込バッファ１７８から第８図
のＤＲＡＭバイパスマルチプレクサ１４０によって限定
されたＤＲＡＭバイパス路を介して第１の読取バンファ
１４１、さらに第２の読取バッファ１４２へと転送され
る。

次いで、１つまたは２つの４倍長ワードが読取バッファ
１４２から、ラップマルチプレクサ１４３を介して対応
したＭＤＰ、に転送され、マージバッファ１４９．１５
０とバイトマージマルチプレクサ１５１を介してＩ１０
書込データとバイトマージされる。要するに、新しいチ
エツクビットが発生可能なように、Ｉ１０書込データの
バイトは必要な読取データのバイトと組み合わされる。

チエツクビットの発生後、利用可能なデータをＭＭＵ３
６内にロードする準備が整う。

読取−変更−書込動作のシーケンスは、５ＣＵ（第３図
の１４）内の制御ロジックからＭＭＣ内のそれぞれのセ
グメントコマンドバッファ（第１０図の１８０．１８１
）に対するコマンド情報の転送によって開始される。そ
の後、ＭＭＣ及びＭＣＤ両モジュールが協働して、コマ
ンド情報（すなわち書込コマンド）と選択すべきＤＲＡ
Ｍの特定バンク（０または１）に関する情報をデコード
し、行アドレスから始まって列アドレスに終る指定のア
ドレスデータをＭＭＵ内にストローブする。さらに、Ｓ
ＣＵからの状態ビットが受け取られてデコードされ、Ｄ
ＲＡＭ読取サイクルのタイミングが開始される。次いで
ＭＭＣの制御下において、ＭＤＰがＩ１０書込データを
ＭＭＵに送る。その後、ＭＭＣ及びＭＣＤ両モジュール
の複合制御下で、Ｉ１０書込データが１：８の付設デマ
ルチプレクサ１７４を介して書込バッファ１７６．１７
８（第９図）に受け取られる。次いでデータは、ＤＲＡ
Ｍバイパスを介して読取バッファ１４１．１４２の両方
に移される。その後、データはマルチプレクサ１４３を
介して対応したＭＤＰに転送され、バイトマージングが
行われる。

ＭＭＣの制御下で、それぞれのＭＤＰがＭＭＵから書込
データを受け取り、エラーをチエツクして、必要なら修
正を行うかあるいは適切なエラー信号を発生し、Ｉ１０
マージバッファ（第８図の１４９．１５０）において読
取データのバイトをＩ１０書込データのバイトとマージ
し、有効な倍長ワードを発生する。また、ＭＤＰは各倍
長ワード毎に７つのチエツクビットを発生し、マークビ
ットを設定し、さらにＳＣＵからのコマンド信号の要求
に応じて１つまたは２つの４倍長ワードのデータをＭＭ
Ｕに転送する。追加のシングルビットエラーが後で発生
される場合でも、検出されたダブルビットエラーを含む
記憶データに関するダブルビットエラー検出用の“マー
ク”ビットなど、追加のエラー指示ビットを用いること
もできる。

１つのデータの４倍長ワードがクロックサイクル毎にＭ
ＭＵによって受け取られ、このような各４倍長ワードが
付設のデマルチプレクサ１７４を介して書込バッファ（
第９図の１７６．１７８）にロードされる。その後、書
込データの全ての有効な倍長ワードが、適切なＤＲＡＭ
タイミングに基づいてＤＲＡＭ内にロードされる。ＭＭ
Ｃ及びＭＣＤ両モジュールはＤＲＡＭのタイミングシー
ケンスを完了し、最終的にＳＣＵに係わるセグメントコ
マンドバッファ（１８０，１８１）及びデータの状態を
更新する。

別の混合式モードのメモリ動作は“データ書込−読取動
作”と称され、この動作ではまずデータがあるロケーシ
ョンに書き込まれ、次いで同じロケーションから読み出
される。この動作の書込サイクル時には、メモリセグメ
ントを構成する６４０のＤＲＡＭ全てには書き込まれな
いのが好ましい。

しかし、動作の読取サイクル時には、６４０のＤＲＡＭ
全てが読み出される。−船釣な書込−読取動作のシーケ
ンスは、適切なコマンド情報のＳＣＵからＭＭＵ内の選
択されたコマンドバッファへの転送によって開始される
。データのメモリサブシステムへの転送は、データをＭ
ＤＰへ送りまたマスク情報をＭＭＣへ送ることで、ＳＣ
Ｕによって達成される。ＭＭＣとＭＣＤが協働して、コ
マンド情＠（書込−読取コマンドと付設の指標及びバン
ク選択情報）をデコードする。次いで、指定のアドレス
が選択されたメモリセグメント内にストローブされ、Ｄ
ＲＡＭサイクルのタイミングがＭＭＣの制御下で開始さ
れる。両ＭＤＰがクロックサイクル毎に１つの４倍長ワ
ードのデータを受け取り、各４倍長ワードの転送毎に倍
長ワードのパリティをチエツクする。７つのチエツクビ
ットが各倍長ワード毎に発生され、データがＭＤＰから
ＭＭＵへ転送される。

ＭＭＣとＭＣＰの制御下で、ＭＭＵがクロックサイクル
毎に８０ビツトのデータを受け取り、そのデータを付設
のデマルチプレクサ１７４を介して書込バッファ（第９
図の１７６）にロードする。

次いで、データは書込バッファ１７８に移された後、Ｄ
ＲＡＭの適切なタイミングでＤＲＡＭ内にロードされ、
ＤＲＡＭサイクルの書込部分は完了する。

その後、ＤＲＡＭサイクルの読取部分が開始され、ＤＲ
ＡＭの適切なタイミング時点において読取データがＤＲ
ＡＭで利用可能となり、読取バッファ１４１　（第８図
）内にロードされる。ＭＭＣとＭＣＤの制御下で、ＤＲ
ＡＭのタイミングシーケンスが完了し、“読取レディ”
信号がＳＣＵに伝送される０次いで、ＳＣＵから”　５
ＩＥＮＤＤＡＴＡ”コマンドを受け取ると、各４倍長ワ
ードが両ＭＤＰを介してＳＣＵに転送されるＭＭＣの制
御下で、両ＭＤＰは１クロツクサイクル毎に１つの４倍
長ワードのデータをＭＭＵから受け取り、エラーをチエ
ツクし、必要なら適切なシングルピントの修正を行って
、倍長ワードのパリティを発生する。

次いで、データは両ＭＤＰからＳＣＵに転送され、その
後ＭＭＣからＳＣＵに係わるセグメントコマンドバッフ
ァの状態を更新する。

さらに別のメモリ動作は、“データ書込−パス動作”と
称される。この動作は通常の書込サイクルと同じ書込タ
イミングに基づいてなされ、この動作中、ＤＲＡＭ書込
バッファ（１７６，１７８）がロードされた直後、デー
タをＤＲＡＭ読取バンファ（第８図の１４１．１４２）
へ直接送るためにＤＲＡＭバイパス路が使われる。書込
サイクル中全てのデータが有効なので、メモリのセグメ
ントを構成する全てのＤＲＡＭが書き込まれ、ＤＲＡＭ
読取バッファ内に位置したデータは読取動作と全く同じ
方法でアンロードされる。

次に第１０図を参照すれば、第２及び３図のＡＣＵ３４
で使われるＭＭＣモジュール７０のより詳細なブロック
図が示しである。ＭＭＣ７０は一対のコマンドバッファ
１８０と１８１を含み、ＡＣＵがリンクされるＭＭＵモ
ジュール３６内の２つのメモリセグメントの各々に対し
て１つのコマンドバッファが専用となっている。各コマ
ンドバッファは、アドレスされるメモリセグメント、ア
ドレスされるメモリバンク、行われる特定のメモリ動作
、及び転送されるべきデータの４倍長ワードの所望数を
それぞれ示す信号を含め、コマンド信号をＳＣＵから受
け取り可能な１′６ビツトのレジスタであるのが好まし
い。セグメントコマンドバッファの動作を制御するコマ
ンドビット指示の包括的なリストは、前に与えである。

また、ＭＭＣ７０は一対のコマンド実行ロジックモジュ
ール１８２と１８３を含み、各ロジックモジュールがＭ
ＭＣによってアドレス可能なセグメントの１つに対し専
用となっている。ロジックモジュール１８２．１８３は
、関連セグメントの状態と対応マスクサイクルの状態を
示す信号をＳＣＵから受け取り、対応データがメモリに
書き込まれるべきかどうかの確認をこれらの信号が与え
る。

ＭＤＰモジュール（第３及び４０図の６４．７６）の動
作用制御Ｉ信号の発生、及びコマンド実行ロジック１８
２から発生されたコマンドに基づ＜ＤＤＰモジュール（
第５図の１０６）内でのデータ路制御のため、データ路
制御モジュール１８４が設けられている。同様に、アド
レス路！［ａｌモジュール１８５も設けられており、コ
マンド実行ロジックモジュール１８２と１８３から受け
取ったメモリコマンドのアドレス部分を受け入れ、ＳＣ
Ｕに関連されるべき指標と同じ＜ＳＣＵに中継されるべ
き行／列選択信号を発生する。またコマンド実行ロジッ
クモジュール１８２と１８３は、ＳＣＵに直接中継され
ると共に、対応したセグメントに係わるＭＣＤモジュー
ル７２へのコマンドと、ＭＭＣの状態及びＳＣＵがらメ
モリコマンドを受け取る対応したセグメントバッファの
利用可能性を示す信号とを含んだ信号も発生する０次に
第１１図を参照すれば、本発明のＡＣＵ３４で用いるの
に適したＭＣＤモジュール７２に関する望ましいモジュ
ラ構成の詳しいダイアダラム表示である。

ＭＣＤは、ＭＭＣモジュール７ｏがら制御及び状態コマ
ンドを受け取る入力ラッチ／スタートロジックモジュー
ル２００を含む。入力ラッチ／スタートロジックモジュ
ール２００に送られる信号は、ＭＣＤモジュールによっ
て制御される２つのセグメント（セグメント０とセグメ
ントｌ）に差し向けられるコマンドと、ＭＭＣ状態信号
と、特定のメモリ動作がステップモードの動作下で行わ
れるべきことをＭＣＤモジュールに示すステップモード
（ＳＭ）エネーブル信号を含む。入力される制御信号に
応じて、入力ラッチ／スタートロジックモジュール２０
０は、アドレスＤＲＡＭのザイルルを開始させるための
コマンド信号を含め、対応した一組の制御信号を発生す
る。

より詳しく言えば、セグメントＯに係わるサイクルコマ
ンド信号が発生され、セグメントθ用のＤＲＡＭコント
ローラ２０１に与えられる。セグメント１に係わる対応
したサイクルコマンド信号はセグメント１用の別のＤＲ
ＡＭコントローラ２０２に与えられる。サイクルコマン
ドを受け取ると、ＤＲＡＭコントローラは、行アドレス
選択（ＲＡＳ）信号、列アドレス選択（ＣＡＳ）信号、
及び書込エネーブル（ＷＥ）信号を含め、ＭＭＵのアド
レスされるセグメント内に位置したＤＲＡＭの動作を制
御するのに使われるＤＲＡＭ制御信号を発生する。

またＭＣＤモジエール７２は、メモリサブシステムが自
己テストモードを通じてサイクル進行されるときに制御
及び状態信号を発生し、メモリサブシステムを構成する
各種モジュールの動作上の安全性をテストするための埋
込式自己テスト（ＢＩＳＴ）コントローラ２０３も含ん
でいる。

すなわち、ＢＩＳＴコントローラ２０３はＭＭＣ状態信
号とステップモード（ＳＭ）エネーブル信号を受け取り
、セグメント０と１に係わる特定のステップモードエネ
ーブル信号と共に、対応した自己テストコマンド及び状
態信号を発生する。さらに、ＢＩＳＴコントローラ２０
３は、ＲＡＳ。

ＣＡＳ及びＷＥの各信号を含め、自己テストモードでの
ＭＭＵ内におけるＤＲＡＭ動作を制御するのに使われる
３Ｍコマンドも発生する。

ステップモードコントローラ２０４もＭＣＤ７２内に設
けられ、入力ラッチ／スタートロジックモジュール２０
０から送出されたＳＭサイクルコマンドを受け取り、Ｂ
　Ｉ　ＳＴコントローラ２０３から送出されるコマンド
と同様にＣＡＳ、ＲＡＳ及びＷＥの各信号を含み、ステ
ップモードでのＭＭＵ内におけるＤＲＡＭ動作を制御す
るのに使われる対応した３Ｍコマンドを発生する。また
ステップモードコントローラ２０４は、セグメント０及
びｌに係わる別個の３Ｍ状態コマンドも発生する。ＢＩ
ＳＴコントローラ２０３とステップモートコントローラ
２０４から発生される二組みの３Ｍコマンドは２：１′
のマルチプレクサ（ＭＵＸ）２０５に送られ、該マルチ
プレクサ２０５がＭＭＣからＭＣＤへ中継されたＳＭエ
ネーブル信号に基づいて上記両コントローラのいずれか
からの３Ｍコマンドの選択を可能とする。

マルチプレクサ２０５によって選択された３Ｍコマンド
は別の２：１のマルチプレクサ（ＭＵＸ）２０６に送ら
れ、該マルチプレクサ２０６はＤＲＡＭコントローラ２
０１から発生されたセグメントＯに係わるコマンド信号
も受け取り、ＢＩＳＴコントローラ２０３から発生され
たセグメントＯに係わる３Ｍエネーブルコマンドに基づ
いて、二組みの入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ２０６の出力は、ＭＭＵのセ
グメントＯをベースとしたＤＲＡＭの動作を制御するた
め、ＭＭＵに中継されるべき最終的なＲＡＳ　。

ＣＡＳ及びＷＥの各制御信号を表す。

同じく、マルチプレクサ２０５からの３Ｍコマンドはセ
グメント１に係わる２：１のマルチプレクサ（ＭＵＸ）
２０７にも送られ、該マルチプレクサ２０７は対応する
ＤＲＡＭコントローラ２０２から発生されたコマンド信
号も受け取り、ＢＩＳＴコントローラ２０３から発生さ
れたセグメント１に係わる３Ｍエネーブルコマンドに基
づいて、二組の入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ２０７の出力は、ＭＭＵのセ
グメント１内に位置したＤＲＡＭの動作を制御するため
、ＭＭＵに中継されるべきＲＡＳ、、ＣＡＳ及びＷＥの
各制御信号を表す。

要するに上記の構成は、通常のメモリ動作時にＭＣＤ内
に配設されたＤＲＡＭコントローラ２０１と２０２に基
づいて、ＭＭＵを構成する２つのＤＲＡＭベースのメモ
リセグメントの各々を制御可能にする一方で、ステップ
モード動作時におけるＭＣＤから独立なり　ＲＡ　Ｍ′
＃！１１ｉを可能とする。

さらに上記の構成は、ステップモード動作時におけるＤ
　ＲＡ　Ｍｍｌ信号を、ステップモードコントローラ２
０４またはＢＩＳＴコントローラ２０３のいずれからも
発生可能とする。

ＤＲＡＭコントローラ２０１と２０２は、ＤＲＡＭ制御
信号すなわちＲＡＳＳＣＡＳ及びＷＥの各信号を、予め
定義された入力サイクルコマンドに基づいて順序付ける
状態マシンの形であるのが好ましい。またＤＲＡＭコン
トローラは、メモリシステムのクロックに使われる特定
の周波数に対する所定の対応に従ってＤＲＡＭ制御信号
のタイミングを制御可能なように、プログラマブルな型
であるのが好ましい。尚、ＭＣＤ７２によって制御され
るＭＭＵ内の２つのセグメントは、（第２Ａ図のインタ
リーブ構成から明らかなように）共通のデータ路を介し
てリンクされていることに留意されたい。従って、共通
のデータ路を衝突の生じない方法で利用可能とするため
、仲裁つまり優先順位付はロジック２０８がＤＲＡＭコ
ントローラに付設されている。

またＤＲＡＭコントローラ２０１と２０２は各々、対応
したメモリセグメントに係わるコントローラの通常のメ
モリ動作を示す状態信号も発生する。これらの信号はＢ
ＩＳＴコントローラ２０３から発生されたＳＭエネーブ
ル信号に基づき、それぞれ対応した２：１のマルチプレ
クサ２０９と２１０で、自己テスト状態信号と多重化さ
れる。

各ＤＲＡＭコントローラから発生された状態信号は、通
常のメモリ動作時ＭＭＣに中継される；−方自己テスト
と動作時には、Ｂ　Ｉ　ＳＴコントローラ２０３から発
生された自己テスト状態信号が使われる。

さらに各ＤＲＡＭコントローラ２０１と２０２は、書込
−バスのメモリ動作を実行するのに使われるバイパス選
択信号を発生する；この信号は、ＤＲＡＭへのアクセス
路をバイパスするようにメモリ書込路を制御可能とし、
メモリに書き込まれつつあるデータが同じデータを読み
取るためもう一度ＤＲＡＭへアクセスする必要なく、書
込バッファから直接読み取られるのを可能とする。前述
したように、バイパス選択信号はＭＭＵに中継され、選
択されたセグメント内のＤＲＡＭへ書き込まれたばかり
で、対応した書込バッファ内に存在するデータをその対
応した書込みバッファにラッチせしめ、ＤＲＡＭアクセ
ス動作へ進む必要なく瞬間的に読み取られるようにする
。

つまり、セグメントサイクルコマンドを受け取るは、Ｄ
ＲＡＭコントローラ２０１と２０２は第８図に関連して
前述したように、ＤＲＡＭからのデータを対応した入力
読取バッファにラッチし、データ読取シーケンスを開始
させる制御信号を発生する。

次に第１２図を参照すると、本発明に従って使用される
第６図のＤＤＰモジュール１０６用の好ましいモジュラ
構成のより詳しい図が示しである。

第１２図に示すように、ＤＤＰモジュール１０６に入力
するデータは、ＭＭＵ内で発生される書込選択信号に基
づいて第１の書込バッファ２２０にラッチされる。書き
込まれるデータは１回に５ビツトづつクロック入力され
るのが好ましく、また書込選択信号は、同じ＜ＭＭＵモ
ジュール内で発生される書込ストローブ信号に基づいて
デコーダ装置２２１にストローブされる３ビット信号の
形であるのが好ましい。入力する５ビツトグループのデ
ータを受け入れるため、書込バッファ２２０は複数の５
ビツトラツチを備えている。好ましくは、４０ビツトま
でのデータが読取バッファ２２０内へラッチ可能なよう
に、８組のラッチが設けられる。入力する各５ピントグ
ループのデータは、書込ストローブ信号によってデコー
ダ装置２２１にクロック入力される書込選択信号に応じ
てデコーダ装置２２１から与えられるロードエネーブル
信号に基づき、選択された一組のラッチ内にラッチされ
る。

その後、第１の書込バッファ２２０内に記憶された４０
ビツトのデータが、ＭＭＵ内で発生されて書込エネーブ
ル信号に基づいて、第２の書込バッファ２２２にラッチ
される。次いで、第２の書込バッファ２２２からの書込
データが、（−船釣にＤＲＡＭに使われるＴＴＬロジッ
クとメモリシステムモジュールを介して通例使われるＥ
ＣＬロジックとの間での）レベル変換装置２２３による
適切なレベル変換後、対応するメモリセグメント内に位
置したＤＲＡＭへパラレルに転送される。

読取データ器について見ると、アドレスされたＤＲＡＭ
からのデータはまずレベル変換装置２２４によって適合
するロジックレベルに変換された後、書込バッファ２２
２から発生された４０ビツトの書込データをメモリへの
記憶前に他方の入力として受け取る２：１のマルチプレ
クサ（ＭＵＸ）２２５に送られる。マルチプレクサ２２
５はＭＣＤモジュール（第１１図参照）から発生された
ＤＲＡＭバイパス信号によって指標付けされ、バイパス
信号が確認されると、書込バッファ２２２から送出され
た書込データが第１の読取バッファ２２６に転送され、
ＳＣＵに中継される。一方、ＤＲＡＭバイパス信号が確
認されないと、マルチプレクサ２２５は、ステップモー
ドの動作下でメモリシステムが動作されているときはＤ
ＣＡモジュールから発生されたステップモード読取エネ
ーブル信号に基づいて、あるいは通常のメモリ動作時に
はＭＣＤ　（第１１図のブロック２０６．２０７参照）
から発生された第１の読取バッファ２２６に係わる読取
エネーブル信号に基づいて、ＤＲＡＭから読み取った４
０ビツトのデータを第１の読取バッファ２２６に転送す
る。

その後、第１の読取バッファ２２６からのデータはその
バッファに係わる読取エネーブル信号に基づき、４０ビ
ツトのデータストリームとして第２の読取バッファ２２
フ内に転送される。第２の読取バッファ２２７は第１の
書込バッファ２２０と同様、複数組のラッチを含む。各
組のラッチは、ＭＭＵから発生された読取選択信号と組
み合わされたバッファ２２７に係わる読取エネーブル信
号に基づいて、５ビツトのデータを記憶可能である。

第２の読取バッファ２２７からの４０ビツトのラッチデ
ータは、５ビツトのデータブロックづつ５ビツトの８：
１マルチプレクサ（ＭＵＸ）２２６に転送され、データ
はそこから５ビツトの出力ラッチに転送された後、最終
的にはＭＭＵを介して中継される読取ストローブ信号に
基づき読取データとしてＳＣＵに転送される。読取スト
ローブ信号は、ＳＣＵに設けられたプログラマブルクロ
ック（第２図の６６）から都合よく抽出可能なバッファ
を施した後のクロック信号であるのが好ましい。

また読取ストローブ信号は読取選択信号をマルチプレク
サ２２８にクロック入力させ、出力ランチ２２９を介し
てＳＣＵへ最初に転送されるべき特定の５ビット−組の
ラッチデータを識別する二つまり読取選択信号は、メモ
リコマンドを発したシステム装置によって要求された最
初の４倍長ワードに基づき、データが“ラップされて（
まとめて）”ＳＣＵに送出される方法を制御する役割を
果たす。

次に第１３図を参照すると、ＭＭＵ　（第２図の３６）
のメモリモジュール（第５図の１００）で使われるＤＣ
Ａモジュール（第５及び６Ｂ図の１１６）内の、全体を
２３０で示した制御信号路の概略図が示しである。ＤＣ
Ａモジュールは実質上、ＤＲＡＭベースのメモリセグメ
ント用制御信号をバッファすると共に、あるＭＭＵ装置
からなる各モジュールの動作に係わる対応したコマンド
信号を発生する手段として機能する。すわなちＤＣＡは
、（詳しく前述したように）ＡＣＵ内のＭＣＤモジュー
ルから発生された全てのＤＲＡＭ制御信号を受け取る２
：１のマルチプレクサ（ＭＵＸ）２３１を含む。またマ
ルチプレクサ２３１は、第１図のステップモードコント
ローラ２０４とＢＩＳＴコントローラ２０３から発生さ
れたものなど、非Ｍ、ＭＣの制御信号も受け取る。

ＭＣＤからのＤＲＡＭ制御信号は、レベル変換手段２３
２によって適切なロジックレベルへ変換された後、マル
チプレクサ２３１に送られる。

ステップモード動作または自己テスト動作時に確認され
たエネーブル信号はマルチプレクサ２３１に送られ、メ
モリサブシステムが通常モード以外のモードで動作して
いるとき、非ＭＣＤのＤＲＡＭ制御信号をエネーブルす
るためのベースとして機能する。次いでこれらの信号は
、適切なレベル変換手段２３３を介して送られ、対応し
たメモリセグメントに付与可能となる。通常モードの動
作時、マルチプレクサ２３１はＭＣＤからその出力とし
て発生されたＤＲＡＭ制御信号を選択し、これらの制ｍ
（を号はレベル変換された後、対応したメモリセグメン
トに位置するＤＲＡＭに付与可能となる。

ＤＣＡモジュールは、レベル変換された後のＭＣＤ　Ｄ
ＲＡＭＩＩＩＩＩＩ信号をコマンドバッファ２３４で受
け取り、コマンドバッファ２３４はステップ制御マルチ
プレクサ２３１をエネーブルするためのコマンド、ステ
ップモードの動作時にデータ転送ラッチをエネーブルす
るためのコマンド、及びＤＲＡＭに対して行われるべき
リフレッシュ動作の必要を指示するリフレッシュフラグ
を受け取るためのコマンドを含む、その、他のシステム
制御コマンドも受け取る。コマンドバッファ２３４は、
選択される入力コマンドに対応して予め定義されたコマ
ンドバッファ２３４内に記憶されたコマンド出力に基づ
き、ＭＣＤ及びシステム制御コマンドの受信に応じて対
応したコマンド出力を発生せしめる。コマンドバッファ
２３４から発生されたコマンド出力は、待機モードの動
作すなわちＭＭＵ内のあるモジュールがメモリサイクル
のある一部で占有されている事実を示す信号、及びメモ
リサブシステムに関する動作の自己テストモードがエネ
ーブルされたことを示す信号を含む。

第１４図は、本発明の好ましいメモリ構成にょるＤＣＡ
モジュール（第５及び６・Ｂ図の１１６）内の全体を２
４０で示したアドレス路の概略図と、メモリアドレスが
同モジュールによって扱われる方法を示している。ＤＣ
Ａアドレス路２４０は、ＭＭＵに与えられるメモリアド
レス及び対応したアドレスパリティビットの、それぞれ
レベル変換手段２４２と２４３を介した適切なレベル変
換後における組合せを受け取る第１のアドレスランチ２
４１を含む。次いで、アドレスデータはレベル変換手段
２４４を通過後、対応したメモリセグメントに係わるＭ
ＭＵ装置から発生されたアドレスストローブ信号に基づ
き、アドレスラッチ２４１にクロック入力される。その
後、アドレスラッチ２４１からのメモリアドレスデータ
は、対応したメモリセグメント（この場合セグメントＯ
）に係わるアドレスマルチプレクサ（ＭＵＸ）２４５に
転送され、さらにそこからレベル変換手段２４６によっ
て処理された後、アドレスされるメモリセグメントに中
継可能造なる。

入力端のメモリアドレスデータは、ＭＭＵ内の別のメモ
リセグメントに対応した第２のアドレスラッチ２４７に
も送られる。これらのデータは、対応したメモリセグメ
ント（この場合セグメント１）に係わる、ＭＭＣから発
生されレベル変換手段２４６によって処理された後のア
ドレスストローブ信号に基づき、アドレスラッチ２４７
にクロック入力される。その後、アドレスラッチ２４７
からのアドレスデータはメモリセグメント１に係わるア
ドレスマルチプレクサ（ＭＵＸ）２４９に転送され、さ
らにそこから適切なレベル変換手段２５０を通過後、対
応したメモリセグメントに中継可能となる。

通常の動作時、アドレスされようとする特定のメモリセ
グメントに応じて、アドレスパリティデータがアドレス
ラッチ２４１と２４７のいずれか一方にストローブされ
る。好ましくは、行アドレスの方が列アドレスより先行
して記憶される。その後、アドレスデータは後続するマ
ルチプレクサ２４５．２４９のいずれか一方を通じて送
られ、レベル変換後所望のセグメントに中継可能となる
。

行アドレスがまずクロック出力され、所定の遅延後、列
アドレスが利用可能となる。自己テストの動作時には、
前記したのと実質上同じシーケンスが実行される。しか
し、アドレスラッチ内にストローフ゛されるアドレスデ
ータは、テスト目的のため通常のアドレスパターン発生
器（図示せず）を介してＭＭＵモジュールから発生され
たメモリアドレスである。ストローブデータに対して行
われるその後の多重化及びレベル変換の動作は、通常モ
ードの動作時に実行されるものと同等である。

また、それぞれセグメント０とセグメント１に対応した
アドレスラッチ２４１と２４７からのアドレスデータは
、ステップモードマルチプレクサ（ＳＭＭＵＸ）２５１
への別個の入力として送られ、該マルチプレクサ２５１
がステップモードの動作時に別個のアドレス路を与えて
、アドレスデ−タがＤＲＡＭコントローラ手段から回送
されるのを可能とする。ステップモードの動作時、マル
チプレクサ２５１は行及び列アドレスを対応したメモリ
セグメントへ選択的に導くように動作する。

すなわちステップモードでは、行及び列アドレスが同一
のアドレスラッチに逐次記憶されない。その代わり、行
及び列アドレスが分離されてそれぞれアドレスラッチへ
別々に送られるように、入力したメモリアドレスが分割
される。例えば、行アドレスがアドレスラッチ２４１に
記憶される一方、。

列アドレスはアドレスラッチ２４７に記憶される。

行及び列両アドレスはラッチされた後、ステップモード
マルチプレクサ２５１を経、さらに対応したアドレスマ
ルチプレクサ（２４５または２４９）及びレベル変換器
（２４６または２５０）によって処理されてから指定の
メモリセグメント（セグメントＯまたは１）に導かれる
。

次に第１５図を参照すれば、典型的なメモリからの読取
要求を実行する際に本発明のシステムに従って設けられ
るインタフェース動作を表した、全体を２６０で示す簡
略化したフローチャートが示しである。

インタフェース動作はステップ２６１で、コマンドバッ
ファがメモリコマンドを受け入れ可能な状態にあること
を示す信号がＡＣＵからＳＣＵへ転送されることによっ
て開始される。ステップ２６２で、ＳＣＵによる実行の
ため優先順位の付けられたメモリコマンドが、対応した
指標フィールドと共にＡＣＵに転送される。受け取った
メモリコマンドがステップ２６３でチエツクされ、シス
テムＣＰＵまたはＩ１０装置いずれかのメモリ動作に適
用可能な制限の該当プロトコルが辿られるように、コマ
ンドがシステムＣＰＵまたはＩ１０装置どちらによって
開始されたかを判定する。すなわち、要求している装置
がＣＰＵであると判定されると、ステップ２６４が開始
され、メモリシステムは、書込転送を１回に８つの４倍
長ワードまでに限る制限と転送データの各倍長ワード毎
に１つのマスクビー／　）の指定とを含むのが好ましい
ＣＰＵ制限プロトコルを辿る。

要求している装置がＩ１０装置であると判定されると、
ステップ２６５が開始され、Ｉ１０用の制限プロトコル
が辿られるが、この場合書込転送は１．２．４．６また
は８の４倍長ワードのいずれか１つで可能とされるのが
好ましい。またＩ１０１００場合には、転送データの各
バイト毎に１つのマスクビットが指定されるのが好まし
い。

その後ステップ２６６で、受けをったメモリコマンドが
デコードされ、とりわけアクセスされるメモリの特定セ
グメント及びバンクの指示を与える。

次にステップ２６７で、メモリコマンドを実施するのに
ＭＣＤモジュールが利用可能かどうかを調べるため、チ
エツクが行われる；この段階でＭＣＤモジュールは、メ
モリの要求されたセグメントが利用可能かどうかの指示
を与える。アドレスメモリセグメントが利用可能であれ
ば、対応したメモリアドレスが指標フィールドを用いて
ＭＭＵ内にストローブされ、行／列選択信号がＳＣＵに
返送される。

次いで、メモリモジュールのＤＲＡＭ制御がステップ２
６９で、ＭＣＤから発生されたＤＲＡＭ制御信号によっ
て開始される。ステップ２７０では、ＭＣＤ発生制御信
号のバッファリング及び適切なレベル変換が、ＤＣＡモ
ジュールを介して行われる。

その後、アドレスされたメモリセグメントからの読取デ
ータが、ステップ２７１でメモリモジュールの読取バッ
ファにラッチされる。ＤＲＡＭデータのラッチ後、ＭＭ
Ｃ読取データの転送シーケンスがステップ２７２で行わ
れ、次いで“データレディ”の指示がステップ２７３で
ＳＣＵからＭＭＣに転送される。

要求されたデータを受け取るＳＣＵの準備が整うと、ス
テップ２７４で“データ転送”の指示信号がＭＭＣに伝
送され。この結果ステップ２７５で、実行されたメモリ
コマンドによって指示されたスタートのデータビットを
示す情報と共に、要求された読取データがＤＤＰモジュ
ールを介してＳＣＵに転送される。この段階で、読取デ
ータはメモリコマンドを発したシステム装置に転送され
、その後ＡＣＵはステップ２７６で、ＳＣＵから発生さ
れた優先順位リスト中の次のメモリコマンドを受け取っ
て実行可能な状態となる。

ＡＣＵによって処理及び中継される信号のエラー検出と
修正は、ＡＣＵモジュールに設けられた標準的な専用の
ＥＣＣロジック（図示せず）によって達成される。エラ
ー検出ロジックは、断続的なシングル障害の検出を可能
とし、ＡＣＵとＭＭＵ間でやり取りされるものを除き、
全ての信号グループに付設されたパリティピットに対し
て動作する。すわなち、ＳＣＵとＡＣＵ間で中継される
全ての信号グループ、及びＡＣＵそれ自体内部のモジュ
ラ状マクロセルアレイ間で中継される全ての信号グルー
プが、パリティ保護されている。ＳＣＵからＭＭＵへの
直接のアドレス路も、パリティピットによって保護され
ている。つまり、ＡＣＵとＭＭＵ間の制御路はパリティ
チエツクを備える一方、ＡＣＵとＭＭＵ間のデータ路は
ＥＣＣチエツクピットを備えているニジステムクロック
のタイミング欠如が制御信号のラッチを困難としている
ため、奇数のパリティ計算はＭＭＵによってなされ、Ａ
ＣＵに返送される。

エラーの修正、すなわち記憶データに関するシングルビ
ットエラーの修正とダブルビットエラーの検出は、ＡＣ
Ｕに含まれた標準的なＥＣＣロジックによって行われる
。データエラーのレポートはＡＣＵ内に配置されたエラ
ーレジスタを用いてなされ、その内容はエラーの検出後
、前述した５Ｐ０１Ｂ（第２図）へのデータ路を介し、
ＳＣＵの制御ロジック部分を通じて転送される。制御及
びアドレス信号に関するものなど、致命的なエラーが検
出されると、通常のレポート機構をバイパスすることに
よって（すなわちエラーレジスタのダンプ処理を介して
）、ＡＣＵはシステムの完全性を保証する。

上記の点を達成するため、ＡＣＵのモジュラ構造が基礎
を置いている各マクロセルアレイモジュール毎に、致命
的なエラーをレポートする専用の１つの出力信号ライン
を有するように、ＡＣＵは設計されている。効率的な取
扱処理のため、致命的なエラー信号は全て１つのマクロ
セルアレイモジュール、好ましくはＡＣＵ３４のＭＭＣ
７０（第３図）に回送される。ＭＭＣ７０はレポートさ
れた致命的なエラー信号をＳＣＵ内の該当する制御ロジ
ックに直接送り、さらにその制御ロジックがエラー信号
をサービスプロセッサ装置（ＳＰＵ）１８に中継する。

５ＰＵ１８（第２図）はその制御ラインを介してシステ
ムクロックを停止させ、メモリモジュールが待機状態に
置かれ、メモリの内容が損傷しないようにリフレッシュ
サイクルがＤＲＡＭに対して起動される走査モードの動
作下で、システムは該当のＳＰＵから開始されたハンド
シェーキングを介して処理機能を進める。上記のプロセ
スによって、致命的なエラーが迅速にレポートすること
が保証され、また走査モードの動作下で矯正措置を施す
ことが可能となる。

【図面の簡単な説明】

第１図は複数のプロセッサがシステム制御装置（ＳＣＵ
）の制御下で動作されるマルチ処理コンピュータシステ
ムにおける本発明の使用を示す筒略化ブロック図；第２
図は本発明によるＳＣＵとシステムメモリ間での交信リ
ンクとして機能するメモリサブシステムのブロック図；
第２Ａ図はブロック境界におけるメモリセグメントのイ
ンタリーブを示す好ましいメモリ構成のブロック図；第
３図はＳＣＵとシステムメモリ間でのインタフェース作
用を与えるアレイ制御装置（ＡＣＵ）のモジュラ構成の
内訳図；第４Ａ図はＡＣＵモジュール内で使われる主メ
モリ制？Ｉｎ　（ＭＭＣ）モジュールを示すブロック図
；第４Ｂ図はＡＣＵモジュール内で使われるメモリ制？
ｉｌｌＤＲＡＭ　（ＭＣＤ）モジュールを示すブロック
図；第４Ｃ図はＡＣＵモジュール内で使われるメモリデ
ータ路（ＭＤＰ）モジュールを示すブロック図；第５図
はＳＣＵとメモリ間でのインタフェースを与えるのに、
第３及び４図のＡＣＵで使われる主メモリ装置（ＭＭＣ
）のモジュラ構成を示す概略図；第６Ａ図は主メモリ装
置（ＭＭＵ）のメモリモジュールで使われるＤＲＡＭデ
ータ路（ＤＤＰ）モジュールのプロッり図；第６Ｂ図は
主メモリ装置（ＭＭＵ）のメモリモジュールで使われる
ＤＲＡＭ制御及びアドレス（ＤＣＡ）モジュールのブロ
ック図；第７図はＳＣＵとＡＣＵ間でのデータ転送信号
の相対的な配置を示すタイミング図；第８図はメモリ動
作用の読取路を与える際における、ＭＭＵ及びＭＤＰモ
ジュールのモジュラ構成と動作を詳細に示すブロック図
；第９図はＭＭＵ及びＭＤＰモジュールによるメモリ動
作用書込路の設定を示すブロック図；第１０図はＡＣＵ
内におけるＭＭＣモジュールの好ましい編成の詳細を示
すブロック図；第１１図はＡＣＵ内におけるＭＣＤモジ
ュールの詳しいモジュラ構成を示すブロック図；第１２
図は第６Ａ図のＤＤＰモジュール用の好ましいモジュラ
構成を示す詳細図；第１３図はＭＭＵのメモリモジュー
ルで使われるＤＣＡモジュール内の制御信号路を示す概
略図；第１４図は本発明の好ましいメモリ構成に基づ＜
ＤＣＡモジュール内のアドレス路を示す概略図；及び第
１５図は本発明に従ってメモリ動作を実行する際の基本
手順を示す簡略化フローチャートである。 １０・・・・・・マルチ処理コンピュータシステム１２
．２０Ａ・・・・・・システム装置（１２；中央処理装
置（ＣＰＵ）　、２０Ａ・・・・・弓１０装置）１４・
・・・・・システム制御装置（ＳＣＵ）１６　（１６Ａ
ＳＢ）・・・・・・システムメモリ３０（３２，３４）
・・・・・・インタフェース手段（３２；メモリサブシ
ステム、３４；アレイ制御装置（ＡＣＵ）） ３６・・・・・・主メモリ装置（ＭＭＵ）ＩＧ ＩＧ６Ａ ＩＧ６Ｂ Ａ

Claims (1)

1. 【特許請求の範囲】 １、マルチ処理コンピュータシステムにおいて、複数の
   中央処理装置（ＣＰＵ）と少なくとも１つの入／出力（
   Ｉ／Ｏ）装置を含む複数のシステム装置、 データを記憶するためのシステムメモリで、独立にアク
   セス可能なＤＲＡＭベースのメモリセグメントを含む少
   なくとも１つのメモリ装置からなるメモリ、 前記ＣＰＵをパラレルに動作すると共に、前記ＣＰＵと
   その他のシステム装置がメモリのアドレスされるセグメ
   ントへ制御可能にアクセスすことを可能とするシステム
   制御装置（ＳＣＵ）で、該ＳＣＵが前記システム装置か
   らのメモリコマンドを受け取り、該メモリコマンドに付
   随したメモリアドレスをデコードし、さらにメモリコマ
   ンドを発したメモリコマンドとアドレスされる対応され
   たメモリセグメントへの及びメモリコマンドからのデー
   タの転送を許容するように動作するＳＣＵ、及び 前記ＳＣＵと前記システムメモリ間での更新を確立する
   インタフェース手段、を備え、 前記メモリ装置の各々が、ＳＣＵへの転送のためアドレ
   スされたメモリセグメントから前記インタフェース手段
   へ読取データを転送する第１の専用データ路（“読取路
   ”）を与える手段、ＳＣＵから受け取った書込データを
   アドレスされるメモリセグメントへ前記インタフェース
   手段を介して転送する第２の専用データ路 （“書込路”）を与える手段、及び メモリのアドレスされるセグメント及びバンクとメモリ
   内に配置されたＤＲＡとを識別するため、ＳＣＵからメ
   モリアドレスを転送する第３の専用データ路（“アドレ
   ス路”）を与える手段、を含む前記システムメモリを構
   成しているマルチ処理システム。 ２、前記メモリ装置（ＭＭＵ）を構成する前記メモリセ
   グメントの各々が複数のバンクのＤＲＡＭからなり、該
   各バンクが所定のサイズを有する各ブロックの境界でイ
   ンタリーブされたメモリアドレスを有する請求項１記載
   のマルチ処理システム。 ３、前記読取データ路を与える前記手段が、メモリのア
   ドレスされるセグメント及びバンクにアクセスし、そこ
   に記憶されているデータを検索する手段、 前記検索されたデータを好ましい論理レベルに変換する
   手段、及び 前記記憶されているデータの選定グループを前記インタ
   フェース手段に、その後のＳＣＵへの転送のため選定順
   序に従って転送する手段、を含む請求項１記載のマルチ
   処理システム。 ４、前記書込データ路を与える前記手段が、前記インタ
   フェース手段からメモリへ書き込まれるべきデータを、
   選択的に順序付けられたデータグループの形で受け取り
   記憶する手段、現像データを好ましい論理レベルに変換
   する手段、及び メモリのアドレスされるセグメント及びバンクにアクセ
   スし、そこに前記受け取った書込データを記憶する手段
   、を含む請求項３記載のマルチ処理システム。 ５、前記ＭＭＵがさらに、前記書込データを記憶する手
   段から前記読取データを記憶する手段へ直接書込データ
   を転送し、該転送された書込データがその後前記インタ
   フェース手段へ読取データとして転送可能なように成す
   ことによって、前記アドレスされるメモリセグメントに
   アクセスせずに、メモリのアドレスセグメントへの書き
   込まれつつあるデータを読み取る手段を含む請求項１記
   載のマルチ処理システム。 ６、前記ＭＭＵがさらに、読取データ路及び書込データ
   路を与える前記手段の動作を制御する制御信号を発生す
   る手段を備えている請求項５記載のマルチ処理システム
   。 ７、前記ＭＭＵがさらに、 前記メモリセグメント及びバンクを構成する前記ＤＲＡ
   Ｍ用の制御信号を受信する手段、 前記受信に応答して、予め定義された対応するメモリ制
   御コマンドを発生する手段、及び前記ＤＲＡＭ制御信号
   のうち選択されたものをアドレスされる対応したメモリ
   セグメントに転送する手段を含む請求項６記載のマルチ
   処理システム。 ８、複数のプロセッサ（ＣＰＵ）をパラレルに動作する
   マルチ処理コンピュータシステム制御装置（ＳＣＵ）で
   、少なくとも１つの入／出力（Ｉ／Ｏ）装置、及び 前記ＳＣＵとメモリのアドレスされるセグメント間で関
   連データを転送することによって、ＣＰＵまたはＩ／Ｏ
   用メモリコマンドを受け取って実行する専用のインタフ
   ェース手段を含むものにおいて、 独立にアクセス可能なＤＲＡＭベースのメモリセグメン
   トを含む少なくとも１つの主メモリ装置（ＭＭＵ）を備
   え、各セグメントが複数のバンクのＤＲＡＭからなり、
   該バンクが所定のサイズを有する各ブロックの境界でイ
   ンタリーブされたメモリアドレスを有しており、 前記ＭＭＵが、ＳＣＵへの転送のためアドレスされたメ
   モリセグメントから前記インタフェース手段へ読取デー
   タを転送する第１の専用データ路（“読取路”）を与え
   る手段、 ＳＣＵから受け取った書込データをアドレスされるメモ
   リセグメントへ前記インタフェース手段を介して転送す
   る第２の専用データ路 （“書込路”）を与える手段、及び メモリのアドレスされるセグメントとメモリ内に配置さ
   れたＤＲＡＭを識別するため、ＳＣＵからメモリアドレ
   スを転送する第３の専用データ路（“アドレス路”）を
   与える手段、を含むマルチ処理システム。 ９、前記読取データ路を与える前記手段が、メモリのア
   ドレスされるセグメント及びバンクにアクセスし、そこ
   に記憶されているデータを検索する手段、 前記検索されたデータを好ましい論理レベルに変換する
   手段、及び 前記記憶されているデータの選定グループを前記インタ
   フェース手段に、その後のＳＣＵへの転送のため選定順
   序に従って転送する手段、を含む請求項８記載のマルチ
   処理システム。 １０、前記書込データ路を与える前記手段が、前記イン
   タフェース手段からメモリへ書き込まれるべきデータを
   、選択的に順序付けられたデータグループの形で受け取
   り記憶する手段、前記データを好ましい論理レベルに変
   換する手段、及び メモリのアドレスされるセグメント及びバンクにアクセ
   スし、そこに前記受け取った書込データを記憶する手段
   、を含む請求項９記載のマルチ処理システム。 １１、前記ＭＭＵがさらに、前記書込データを記憶する
   手段から前記読取データを記憶する手段へ直接書込デー
   タを転送し、該転送された書込データがその後前記イン
   タフェース手段へ読取データとして転送可能なように成
   すことによって、前記アドレスされるメモリセグメント
   にアクセスせずに、メモリのアドレスセグメントへ書き
   込まれつつあるデータを読み取る手段を含む請求項１０
   記載のマルチ処理システム。 １２、前記ＭＭＵがさらに、該データ路及び書込データ
   路を与える前記手段の動作を制御する制御信号を発生す
   る手段を備えている請求項１１記載のマルチ処理システ
   ム。 １３、前記ＭＭＵがさらに、 前記メモリセグメント及びバンクを構成する前記ＤＲＡ
   Ｍ用の制御信号を受信する手段、前記受信に応答して、
   予め定義された対応するメモリ制御コマンドを発生する
   手段、及び前記ＤＲＡＭ制御信号のうち選択されるもの
   をアドレスされる対応したメモリセグメントに転送する
   手段を含む請求項１２記載のマルチ処理システム。