JPH02208771A - マルチプロセッサシステム用のシステム制御装置をシステム主メモリとインタフェースする手段で用いられるメモリ構成 - Google Patents
マルチプロセッサシステム用のシステム制御装置をシステム主メモリとインタフェースする手段で用いられるメモリ構成Info
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- JPH02208771A JPH02208771A JP1244889A JP24488989A JPH02208771A JP H02208771 A JPH02208771 A JP H02208771A JP 1244889 A JP1244889 A JP 1244889A JP 24488989 A JP24488989 A JP 24488989A JP H02208771 A JPH02208771 A JP H02208771A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1663—Access to shared memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本出願は、本出願と同時に出願された下記の米国特許出
願に詳しく記載されている計算システムの幾つかの特徴
を開示する: Evans等、デジタルコンピュータの
システム制御装置のシステム処理装置間のインタフェー
ス; Arnold等、マルチプロセッサシステム用の
システム制御装置を中央処理装置とインタフェースする
方法及び装置; Gagliard。
願に詳しく記載されている計算システムの幾つかの特徴
を開示する: Evans等、デジタルコンピュータの
システム制御装置のシステム処理装置間のインタフェー
ス; Arnold等、マルチプロセッサシステム用の
システム制御装置を中央処理装置とインタフェースする
方法及び装置; Gagliard。
等、マルチプロセッサシステム用のシステム制御装置を
システム主メモリとインタフェースする方法及び手段:
D、Fite等、パイプライン式コンピュータシステム
における可変数の潜在的なメモリアクセス衝突を解消す
る方法及び装置H[)、Fite等、可変長さの命令ア
ーキテクチャにおける複数指定子のデコーディングiD
、 Fite等、仮想命令キャッシュリフィルアルゴリ
ズム; Flerman等、同−命令内におけるレジス
タ変更指定子及びレジスタのバイブライン処理: Mu
rray等、デジタルコンピュータ用のデータ依存性の
解消による複数命令処理システム:D、Fite等、バ
イブライン式プロセッサにおける事前処理暗示指定子:
D、Fite等、分岐予測、Fossum等、デジタル
コンピュータ用パイプライン式浮動小数点加算器: G
rundmann等、自己タイミング式レジスタファイ
ル; Bsaven等、バイブライン式コンピュータシ
ステム内のエラーを検出及び修正する方法及び装置;
Flynn等、マルチプロセッサシステムでシステム制
御装置を用いて交信要求を仲裁する方法及び手段;E、
Fxte等、マイクロコード式実1テ装置での並列動
作による複数機能装置の制御;Webb+ Jr等、仮
想メモリシステムに基づいたデジタルコンピュータの命
令パイプライン内でのブリフェッチ命令によるメモリア
クセス例外の処理; Hetherington等、デ
ジタルコンピュータシステム内で仮想から処理メモリア
ドレスへの変換を制御する方法及び装置;Hether
ington等、エラーは修正能力を備えた書き戻シハ
ソフプ、Flynn等、マルチ処理システムでシステム
制御装置を用いて交信要求を仲裁する方法及び手段’;
Chinnas+may等、マルチプロセッサシステ
ムにおけるシステム装置間でのデータトランザクジョン
用モジュラ−クロスバ−相互接続ネットワーク: Po
1zin等、マルチプロセッサシステム用のシステム制
御装置を入/出力装置とインタフェースする方法及び装
置;及びGagliardo等、システムモジュール間
でのDRAM!#1411信号をエラーチエツクする方
法及び手段。
システム主メモリとインタフェースする方法及び手段:
D、Fite等、パイプライン式コンピュータシステム
における可変数の潜在的なメモリアクセス衝突を解消す
る方法及び装置H[)、Fite等、可変長さの命令ア
ーキテクチャにおける複数指定子のデコーディングiD
、 Fite等、仮想命令キャッシュリフィルアルゴリ
ズム; Flerman等、同−命令内におけるレジス
タ変更指定子及びレジスタのバイブライン処理: Mu
rray等、デジタルコンピュータ用のデータ依存性の
解消による複数命令処理システム:D、Fite等、バ
イブライン式プロセッサにおける事前処理暗示指定子:
D、Fite等、分岐予測、Fossum等、デジタル
コンピュータ用パイプライン式浮動小数点加算器: G
rundmann等、自己タイミング式レジスタファイ
ル; Bsaven等、バイブライン式コンピュータシ
ステム内のエラーを検出及び修正する方法及び装置;
Flynn等、マルチプロセッサシステムでシステム制
御装置を用いて交信要求を仲裁する方法及び手段;E、
Fxte等、マイクロコード式実1テ装置での並列動
作による複数機能装置の制御;Webb+ Jr等、仮
想メモリシステムに基づいたデジタルコンピュータの命
令パイプライン内でのブリフェッチ命令によるメモリア
クセス例外の処理; Hetherington等、デ
ジタルコンピュータシステム内で仮想から処理メモリア
ドレスへの変換を制御する方法及び装置;Hether
ington等、エラーは修正能力を備えた書き戻シハ
ソフプ、Flynn等、マルチ処理システムでシステム
制御装置を用いて交信要求を仲裁する方法及び手段’;
Chinnas+may等、マルチプロセッサシステ
ムにおけるシステム装置間でのデータトランザクジョン
用モジュラ−クロスバ−相互接続ネットワーク: Po
1zin等、マルチプロセッサシステム用のシステム制
御装置を入/出力装置とインタフェースする方法及び装
置;及びGagliardo等、システムモジュール間
でのDRAM!#1411信号をエラーチエツクする方
法及び手段。
(産業上の利用分野)
この発明は一般に、マルチプロセッサコンピュータシス
テムに関する。より詳しくはこの発明は、複数のプロセ
ッサの各々とシステムメモリを構成する各モジュール間
での効率的な対話のため、複数のマルチプロセッサをパ
ラレルに動作するのに使われるシステム制御装置とマル
チ処理システム内の主メモリとの間に設けられたインタ
フェースで用いるのに適したメモリ構成に関する。
テムに関する。より詳しくはこの発明は、複数のプロセ
ッサの各々とシステムメモリを構成する各モジュール間
での効率的な対話のため、複数のマルチプロセッサをパ
ラレルに動作するのに使われるシステム制御装置とマル
チ処理システム内の主メモリとの間に設けられたインタ
フェースで用いるのに適したメモリ構成に関する。
(従来の技術)
高性能の計算ニーズを満たすことを目指した各種のスー
パーコンピュータが、今日では利用可能であるニ一般に
、毎秒100−125百万回の浮動小数点演算(メガフ
ロッブス)を優に越えた動作速度を与える高性能が、通
常ひどく高コストで、しかもユーザとの親密性及び便利
な対話能力を犠牲にして達成されている。また今日、性
能範囲の下端においても、それほど複雑でない計算ニー
ズを満たす数多くのコンピュータシステムが存在する;
しかしこれらのシステムは、メモリ容量及び入/出力(
I/O)容量に関してひどく制限されている。
パーコンピュータが、今日では利用可能であるニ一般に
、毎秒100−125百万回の浮動小数点演算(メガフ
ロッブス)を優に越えた動作速度を与える高性能が、通
常ひどく高コストで、しかもユーザとの親密性及び便利
な対話能力を犠牲にして達成されている。また今日、性
能範囲の下端においても、それほど複雑でない計算ニー
ズを満たす数多くのコンピュータシステムが存在する;
しかしこれらのシステムは、メモリ容量及び入/出力(
I/O)容量に関してひどく制限されている。
(発明が解決しようとする課題)
米国マサチューセッツ州01754、メイナート所在の
デジタル・イクイップメント社から市販されテイル“V
AX″ブランドファミリのコンピュータは、性能範囲の
中間に相当する計算ニーズを目指している;このファミ
リのコンピュータは、プログラミングのし易さ、両立性
、優れたコスト/性能比、及び高い信鯨性のため非常に
成功を収めている。しかしながら、スーパコンピュータ
の伝統的な欠点は、すなわち高い制限コストとユーザと
の親密性及び対話の欠如という欠点をこうちることなく
、大幅に大きいメモリ及び入/出力容量との組み合わせ
で向上した性能を与えるコンピュータシステムにまで、
普及しているVAX特性を拡張することが望まれている
。
デジタル・イクイップメント社から市販されテイル“V
AX″ブランドファミリのコンピュータは、性能範囲の
中間に相当する計算ニーズを目指している;このファミ
リのコンピュータは、プログラミングのし易さ、両立性
、優れたコスト/性能比、及び高い信鯨性のため非常に
成功を収めている。しかしながら、スーパコンピュータ
の伝統的な欠点は、すなわち高い制限コストとユーザと
の親密性及び対話の欠如という欠点をこうちることなく
、大幅に大きいメモリ及び入/出力容量との組み合わせ
で向上した性能を与えるコンピュータシステムにまで、
普及しているVAX特性を拡張することが望まれている
。
高性能のコンピュータは一般に、適切な問題の分解を通
じて定義されたタスクに対して複数のプロセッサが作用
するように使われる。システムレベルでのマルチ処理概
念に基づいている。このようなマルチ処理は、あるコン
ピュータの命令が一連のより小さ(、より複雑でない動
作に分割され、これらの動作が特定の目的に最適な幾つ
かの専用機能装置によってパイプライン式に実行される
ようなパイプライン方式の処理でも実行される。かかる
システムでは大容量記憶装置及びその他の装置へのパラ
レルな経路を与え、高速で幅広い持続性及び冗長性を達
成するために、複数のI10バスが使われる。
じて定義されたタスクに対して複数のプロセッサが作用
するように使われる。システムレベルでのマルチ処理概
念に基づいている。このようなマルチ処理は、あるコン
ピュータの命令が一連のより小さ(、より複雑でない動
作に分割され、これらの動作が特定の目的に最適な幾つ
かの専用機能装置によってパイプライン式に実行される
ようなパイプライン方式の処理でも実行される。かかる
システムでは大容量記憶装置及びその他の装置へのパラ
レルな経路を与え、高速で幅広い持続性及び冗長性を達
成するために、複数のI10バスが使われる。
VAX型のアーキテクチャ及び関連のシステム特性と命
令セットを高性能のコンピュータシステムへ拡張する際
、主システムメモリ、I10装置及び計算システムのそ
の他の構成要素と組み合わされてマルチ処理システムを
構成する複数の中央処理装置(CP U)のパラレル動
作を調整するのに、システム制御装置(SCU)が使わ
れることがある。この種のシステムでは、システムの各
要素がSCUにポート入力され、SCUがシステムバス
によって従来与えられていた機能と同様な方法で、全て
のポートをまとめてリンクしなければならない。特にS
CUは、広い交信及び有効性チエツクを用いて装置間で
の衝突を回避しながら、全てのシステム構成要素を作動
状態に保つように機能する。
令セットを高性能のコンピュータシステムへ拡張する際
、主システムメモリ、I10装置及び計算システムのそ
の他の構成要素と組み合わされてマルチ処理システムを
構成する複数の中央処理装置(CP U)のパラレル動
作を調整するのに、システム制御装置(SCU)が使わ
れることがある。この種のシステムでは、システムの各
要素がSCUにポート入力され、SCUがシステムバス
によって従来与えられていた機能と同様な方法で、全て
のポートをまとめてリンクしなければならない。特にS
CUは、広い交信及び有効性チエツクを用いて装置間で
の衝突を回避しながら、全てのシステム構成要素を作動
状態に保つように機能する。
システム装置の各々、特にCPUがメモリへ独立にアク
セスする能力が、パラレルで効率的なパイプライン式動
作を実現するのに重要であり、5CUO主機能の1つは
、システム装置がパラレルに最も効率よく動作する方法
でメモリアクセスを管理することである。この動作の重
要な特徴は、システムの主メモリを構成する各モジュー
ルへの各システムCPUのパラレルなアクセスを調整す
る効率的なSCU/主メモリ間インタフェースを与える
ことにある。またシステムメモリは、上記のような効率
的なインタフェースの設置と両立可能でしかも特にそれ
に適合した方法で構成され且つ制御されることが重要で
ある。
セスする能力が、パラレルで効率的なパイプライン式動
作を実現するのに重要であり、5CUO主機能の1つは
、システム装置がパラレルに最も効率よく動作する方法
でメモリアクセスを管理することである。この動作の重
要な特徴は、システムの主メモリを構成する各モジュー
ルへの各システムCPUのパラレルなアクセスを調整す
る効率的なSCU/主メモリ間インタフェースを与える
ことにある。またシステムメモリは、上記のような効率
的なインタフェースの設置と両立可能でしかも特にそれ
に適合した方法で構成され且つ制御されることが重要で
ある。
(課題を解決するための手段)
マルチ処理システムにおけるシステム制御装置(SCU
)と主メモリ間でのインタフェース手段で用いるのに適
したメモリ構成は、独立にアクセス可能なDRAMベー
スのメモリセグメントを有する少なくとも1つのメモリ
装置を備え、各メモリ装置が、SCUへの転送のためア
ドレスされたメモリセグメントからインタフェース手段
へ読取データを転送する第1の専用データ路(“読取路
”)を与える手段、SCUから受け取った書込データを
アドレスされるメモリセグメントへインタフェース手段
を介して転送する第2の専用データ路(“書込路”)を
与える手段、及びアドレスされるメモリセグメントの識
別のためSCUからメモリアドレスを転送する第3の専
用データ路(″アドレス路”)を与える手段を備えてい
る。
)と主メモリ間でのインタフェース手段で用いるのに適
したメモリ構成は、独立にアクセス可能なDRAMベー
スのメモリセグメントを有する少なくとも1つのメモリ
装置を備え、各メモリ装置が、SCUへの転送のためア
ドレスされたメモリセグメントからインタフェース手段
へ読取データを転送する第1の専用データ路(“読取路
”)を与える手段、SCUから受け取った書込データを
アドレスされるメモリセグメントへインタフェース手段
を介して転送する第2の専用データ路(“書込路”)を
与える手段、及びアドレスされるメモリセグメントの識
別のためSCUからメモリアドレスを転送する第3の専
用データ路(″アドレス路”)を与える手段を備えてい
る。
この発明の好ましい実施例によれば、主メモリの各MM
UfJ<SCU側で2つのメモリポートに分けられ、各
MMUのデータ記憶部分は一対のセグメントから構成さ
れ、各セグメントは一対のDRAMベースのメモリバン
クからなる。メモリバンク用のメモリアドレスは、シス
テムのCPUで使われるキャッシュブロックのサイズに
対応した所定のサイズを有するブロックの境界でインタ
リーブされている。各メモリセグメントが独立に動作さ
さる一方、共通のデータ路が全セグメントによって共有
されている。各MMUセグメントを構成する2つのバン
クは、共通のデータラインを保持しつつそれぞれのセグ
メントに異なるアドレスラインを与えることによって、
あるメモリコマンドに対し1つのバンクだけがアクティ
ブ可能となるように制御される。
UfJ<SCU側で2つのメモリポートに分けられ、各
MMUのデータ記憶部分は一対のセグメントから構成さ
れ、各セグメントは一対のDRAMベースのメモリバン
クからなる。メモリバンク用のメモリアドレスは、シス
テムのCPUで使われるキャッシュブロックのサイズに
対応した所定のサイズを有するブロックの境界でインタ
リーブされている。各メモリセグメントが独立に動作さ
さる一方、共通のデータ路が全セグメントによって共有
されている。各MMUセグメントを構成する2つのバン
クは、共通のデータラインを保持しつつそれぞれのセグ
メントに異なるアドレスラインを与えることによって、
あるメモリコマンドに対し1つのバンクだけがアクティ
ブ可能となるように制御される。
好ましい論理的な実施態様によれば、1つのMMUが複
数のメモリモジュール(MM)によって形成され、各メ
モリモジュールが、書込及び読取データのバッファリン
グを与え、電源の故障時にDRAMデータの完全性を維
持し、且つ追加の記憶モジュールのための接続及び論理
的サポートを与える主メモリカード(MAC)モジュー
ルからなる。各メモリモジュールにはDRAMデータ路
(DDP)が設けられ、論理レベル間でのレベル変換、
読取データ路と関連バッファリングの設定、書込データ
路と関連バッファリングの設定、及び特別なメモリ動作
のためのDRAMバイパス路の設定を取扱処理する。ま
た各メモリモジュールは、レベル変換、DRAM関連制
御信号のバッファリング、及び適切なシステム制御コマ
ンドの発生を行うDRAM制御及びアドレス(DCA)
モジュールを含む。
数のメモリモジュール(MM)によって形成され、各メ
モリモジュールが、書込及び読取データのバッファリン
グを与え、電源の故障時にDRAMデータの完全性を維
持し、且つ追加の記憶モジュールのための接続及び論理
的サポートを与える主メモリカード(MAC)モジュー
ルからなる。各メモリモジュールにはDRAMデータ路
(DDP)が設けられ、論理レベル間でのレベル変換、
読取データ路と関連バッファリングの設定、書込データ
路と関連バッファリングの設定、及び特別なメモリ動作
のためのDRAMバイパス路の設定を取扱処理する。ま
た各メモリモジュールは、レベル変換、DRAM関連制
御信号のバッファリング、及び適切なシステム制御コマ
ンドの発生を行うDRAM制御及びアドレス(DCA)
モジュールを含む。
この発明によるメモリ構成は特に、前記した1989年
2月3日出願の係属中のCagliardo等の米国特
許出願第306.326号、名称“マルチプロセッサシ
ステム用のシステム制御装置をシステム主メモリとイン
タフェースする方法及び手段”に開示されているような
、SCUとシステム主メモリ間に設けられる専用のイン
タフェース手段で用いるのに適している。尚、同特許出
願の開示全体が参照によってここに包含されるものとす
る。
2月3日出願の係属中のCagliardo等の米国特
許出願第306.326号、名称“マルチプロセッサシ
ステム用のシステム制御装置をシステム主メモリとイン
タフェースする方法及び手段”に開示されているような
、SCUとシステム主メモリ間に設けられる専用のイン
タフェース手段で用いるのに適している。尚、同特許出
願の開示全体が参照によってここに包含されるものとす
る。
発明のその他の目的及び利点は、添付の図面を参照しな
がら、以下の詳細な説明を読み進むことによって明かと
なろう。
がら、以下の詳細な説明を読み進むことによって明かと
なろう。
(実施例)
本発明はさまざまな変更及び代替の態様を取り得るが、
その特定実施例を図面に例示として示し、以下詳しく説
明する。但し、本発明はここに開示される特定の態様に
制限されるものでなく、逆に特許請求の範囲に限定され
た発明の精神及び範囲内に入る全ての変更、等価及び代
替物を包含するものであることが理解されるべきである
。
その特定実施例を図面に例示として示し、以下詳しく説
明する。但し、本発明はここに開示される特定の態様に
制限されるものでなく、逆に特許請求の範囲に限定され
た発明の精神及び範囲内に入る全ての変更、等価及び代
替物を包含するものであることが理解されるべきである
。
次に第1図を参照すれば、複数の中央処理装置(CPU
)12を用い、これらCPUがシステム用の共通の主メ
モリ16を共有可能とすることによって、システムCP
Uの同時動作すなわちパラレル動作を行えるように構成
されたマルチ処理システム10の簡略化ブロック図が示
しである。主メモリ16自体は一般に、複数のメモリモ
ジュールつまり装置16Aと16Bからなる。システム
制御装置f (SCU)14がCPU12を主メモリ1
6と入出力(I/O)コントローラ18にリンクし、コ
ントローラ18は一般の場合には処理システム、特別の
場合にはCPUをシステム用の適切なI10インタフェ
ース20及び関連のI10装置20Aを介して外部と交
信可能とする。また、5CU14は各種のシステムモジ
ュールを、状態の判定及び処理システムの動作全体の制
御を含む通常のコンソール機能を行うサービスプロセッ
サ/コンソール装置(SPU)22にもリンクしている
。特に5CU14は、複数のCPU12と交信する手段
を5PU22に与えると共に、CPU内の全ての記憶要
素へのアクセスも与える。
)12を用い、これらCPUがシステム用の共通の主メ
モリ16を共有可能とすることによって、システムCP
Uの同時動作すなわちパラレル動作を行えるように構成
されたマルチ処理システム10の簡略化ブロック図が示
しである。主メモリ16自体は一般に、複数のメモリモ
ジュールつまり装置16Aと16Bからなる。システム
制御装置f (SCU)14がCPU12を主メモリ1
6と入出力(I/O)コントローラ18にリンクし、コ
ントローラ18は一般の場合には処理システム、特別の
場合にはCPUをシステム用の適切なI10インタフェ
ース20及び関連のI10装置20Aを介して外部と交
信可能とする。また、5CU14は各種のシステムモジ
ュールを、状態の判定及び処理システムの動作全体の制
御を含む通常のコンソール機能を行うサービスプロセッ
サ/コンソール装置(SPU)22にもリンクしている
。特に5CU14は、複数のCPU12と交信する手段
を5PU22に与えると共に、CPU内の全ての記憶要
素へのアクセスも与える。
5CU14はボート入力される全てのシステム装置と主
メモリ16間、特にCPU12の各々と主メモリ16間
での効率的な交信が、処理システムの効率的なパラレル
動作を保証する点で重要である。本発明によれば、この
重要な動作が、5CU14と主メモリ16間をリンクす
る専用のインクフェース手段30によって与えられる。
メモリ16間、特にCPU12の各々と主メモリ16間
での効率的な交信が、処理システムの効率的なパラレル
動作を保証する点で重要である。本発明によれば、この
重要な動作が、5CU14と主メモリ16間をリンクす
る専用のインクフェース手段30によって与えられる。
インタフェース手段30が5CU14に、メモリ対話コ
マンドでありSCUにボート入力されている各々のCP
U12またはI10装置2OAから受け取った信号に応
じて、主メモリ16を構成する各モジュールをインタフ
ェース及び制御する手段を与える。
マンドでありSCUにボート入力されている各々のCP
U12またはI10装置2OAから受け取った信号に応
じて、主メモリ16を構成する各モジュールをインタフ
ェース及び制御する手段を与える。
以下詳しく説明する本発明のインタフェース手段30は
特定のCPUアーキテクチャに制限されないが、各CP
U12は一般に、メモリへのCPUインタフェース、I
lo及びその他のCPU装置を与えるメモリモジュール
24を含むことに留意すべきである。特に、メモリモジ
ュール24は、通常仮想のメモリ参照を受け取り、その
メモリ参照を物理アドレスに変換し、5CU14及びイ
ンタフェース手段30を介して主メモリ内のメモリデー
タへ、あるいはローカルキャッシュ内のメモリデータへ
のアクセスを開始する手段として機能する。また各CP
U12は、命令をフェッチし、オペレーションコード(
OPコード)と指定子をデコードし、オペランドをフェ
ッチし、システムのプログラムカウンタを更新する命令
モジュール26を含んでいる。さらに各CPU12は、
他のCPtJモジュールから与えられるフェッチオペラ
イド及びデコード命令用の実行段として機能する実行モ
ジュール28を有する。
特定のCPUアーキテクチャに制限されないが、各CP
U12は一般に、メモリへのCPUインタフェース、I
lo及びその他のCPU装置を与えるメモリモジュール
24を含むことに留意すべきである。特に、メモリモジ
ュール24は、通常仮想のメモリ参照を受け取り、その
メモリ参照を物理アドレスに変換し、5CU14及びイ
ンタフェース手段30を介して主メモリ内のメモリデー
タへ、あるいはローカルキャッシュ内のメモリデータへ
のアクセスを開始する手段として機能する。また各CP
U12は、命令をフェッチし、オペレーションコード(
OPコード)と指定子をデコードし、オペランドをフェ
ッチし、システムのプログラムカウンタを更新する命令
モジュール26を含んでいる。さらに各CPU12は、
他のCPtJモジュールから与えられるフェッチオペラ
イド及びデコード命令用の実行段として機能する実行モ
ジュール28を有する。
次に第2図を参照すると、本発明のシステムに従って5
CU14を主メモリ16にリンクする専用のインタフェ
ース手段30の好ましい実施例が示しである。インタフ
ェース手段30は、実質上アレイ制御袋f (ACU)
34からなるメモリサブシステム32の形で設けられ、
ACU34が5CU14と、5CU14がインタフェー
スされる主メモリ16の記憶部分として機能する主メモ
リ装置(MMU)36とからのコマンド信号及びデータ
転送要求を受け取る。ACU34はインタフェース機能
を与えるための全ての制御ロジックを含み、物理的には
SCUモジュール自体に配置されているのが好ましい。
CU14を主メモリ16にリンクする専用のインタフェ
ース手段30の好ましい実施例が示しである。インタフ
ェース手段30は、実質上アレイ制御袋f (ACU)
34からなるメモリサブシステム32の形で設けられ、
ACU34が5CU14と、5CU14がインタフェー
スされる主メモリ16の記憶部分として機能する主メモ
リ装置(MMU)36とからのコマンド信号及びデータ
転送要求を受け取る。ACU34はインタフェース機能
を与えるための全ての制御ロジックを含み、物理的には
SCUモジュール自体に配置されているのが好ましい。
5CU14から主メモリ16へのインタフェースは、(
i)ACU34及び5CU14とACU34間のリンク
(まとめて34Aで示しである)、並びに(ii)AC
U34と主メモリ16のMMU36間のリンク(まとめ
て34Bで示しである)からなる二分式インタフェース
を介して、ACU34によって与えられる。以下の説明
では、ACU、そのSCUとのリンク、及びメモリコマ
ンド及び関連のデータとアドレスデータを主メモリ内の
記憶モジュールへ及びそこから転送せしめる手段をSC
Uに与える際の動作に対して焦点を当てる。
i)ACU34及び5CU14とACU34間のリンク
(まとめて34Aで示しである)、並びに(ii)AC
U34と主メモリ16のMMU36間のリンク(まとめ
て34Bで示しである)からなる二分式インタフェース
を介して、ACU34によって与えられる。以下の説明
では、ACU、そのSCUとのリンク、及びメモリコマ
ンド及び関連のデータとアドレスデータを主メモリ内の
記憶モジュールへ及びそこから転送せしめる手段をSC
Uに与える際の動作に対して焦点を当てる。
ACU34の効率的なインタフェース機能のために特に
適する。MMC36用のメモリ構成についても説明する
。
適する。MMC36用のメモリ構成についても説明する
。
5CU14は、非バス式で、バンド幅が高く、ブロック
適応構成を有する主メモリとインタフェースされるのが
好ましい。メモリへのまたはそこからの全てのCPUア
クセスは、選定数のバイト(一般に64バイト)からな
るブロックインクレメントの形でACU34を介して行
われる。主メモリ内でのデータ記憶は、拡張16進サイ
ズのモジュールを用いて与えられ、各モジュールは1メ
ガビツト(Mビット)のDRAMを用いて64Mビット
の記憶装置を与えるのが好ましい、このような4つのメ
モリモジュールが一緒にまとめられて1つのMMU36
を形成し、主メモリ16は少な(ともこのようなMMU
を含んでいる。
適応構成を有する主メモリとインタフェースされるのが
好ましい。メモリへのまたはそこからの全てのCPUア
クセスは、選定数のバイト(一般に64バイト)からな
るブロックインクレメントの形でACU34を介して行
われる。主メモリ内でのデータ記憶は、拡張16進サイ
ズのモジュールを用いて与えられ、各モジュールは1メ
ガビツト(Mビット)のDRAMを用いて64Mビット
の記憶装置を与えるのが好ましい、このような4つのメ
モリモジュールが一緒にまとめられて1つのMMU36
を形成し、主メモリ16は少な(ともこのようなMMU
を含んでいる。
ACU34は、MMU36内に含まれたメモリモジュー
ル用のインタフェースと制御を与え、メモリからの読取
、メモリへの書込など必要な特定のメモリ動作を示すコ
マンド/状Li/指標信号を、5CU14から制御ライ
ン38を介して受け取る手段を含んでいる。またこの信
号は、ACUから戻されるコマンドを受け取るように指
定されたSCUのロジック部分内のバッファ状態も指示
する。
ル用のインタフェースと制御を与え、メモリからの読取
、メモリへの書込など必要な特定のメモリ動作を示すコ
マンド/状Li/指標信号を、5CU14から制御ライ
ン38を介して受け取る手段を含んでいる。またこの信
号は、ACUから戻されるコマンドを受け取るように指
定されたSCUのロジック部分内のバッファ状態も指示
する。
尚、メモリ動作用の全ての実行前デコーディングは5C
U14によって行われ、対応してメモリアドレスはSC
U内のアドレスバッファに記憶されることに留意すべき
である。すなわち、SCUは要求しているシステム装置
(CPUまたは■10装置など)からメモリアクセスコ
マンドを受け取り、そのコマンドをデコードし、MMU
セグメント内のバンドアドレスと対応するように仮想ア
ドレスから物理アドレスへの変換を開始させ、実行して
よい衝突しないメモリアクセスを識別して優先順位を決
め、さらにメモリへの及びそこからの転送によってメモ
リ動作の実行を開始させるコマンド信号を発生する。
U14によって行われ、対応してメモリアドレスはSC
U内のアドレスバッファに記憶されることに留意すべき
である。すなわち、SCUは要求しているシステム装置
(CPUまたは■10装置など)からメモリアクセスコ
マンドを受け取り、そのコマンドをデコードし、MMU
セグメント内のバンドアドレスと対応するように仮想ア
ドレスから物理アドレスへの変換を開始させ、実行して
よい衝突しないメモリアクセスを識別して優先順位を決
め、さらにメモリへの及びそこからの転送によってメモ
リ動作の実行を開始させるコマンド信号を発生する。
対話機能を与える際のACUの動作は、実行前の優先順
位決め及びデコーディングがSCUによって行われる方
法から独立している。システム装置によって要求されて
いるメモリアクセス動作に係わる行/列アドレスが、S
CUの制御ロジック部内の別々のアドレスレジスタに記
憶されることだけが必要とされる。次いでSCUが、特
定のメモリ動作の対象となっている特定のメモリポート
またはセグメントを示す情報をACUに中継すればよい
;関連の行/列アドレスは、行/列アドレスのソースと
して使われる特定のSCUアドレスレジスタを識別する
ACUからの信号つまり指標フィールドに基づき、SC
UからMMUへ直接中継可能である。従って、アドレス
されているメモリセグメントの入手と同期して、メモリ
アドレスの転送を調整することができる。さらに、メモ
リ動作の実行によって得られたデータを、SCUへのメ
モリコマンドに基づき、SCU内のアドレスレジスタの
1つと直接対応させることができる;つまり、メモリか
らSCUヘリターンアドレスを中継する必要が取り除か
れる。
位決め及びデコーディングがSCUによって行われる方
法から独立している。システム装置によって要求されて
いるメモリアクセス動作に係わる行/列アドレスが、S
CUの制御ロジック部内の別々のアドレスレジスタに記
憶されることだけが必要とされる。次いでSCUが、特
定のメモリ動作の対象となっている特定のメモリポート
またはセグメントを示す情報をACUに中継すればよい
;関連の行/列アドレスは、行/列アドレスのソースと
して使われる特定のSCUアドレスレジスタを識別する
ACUからの信号つまり指標フィールドに基づき、SC
UからMMUへ直接中継可能である。従って、アドレス
されているメモリセグメントの入手と同期して、メモリ
アドレスの転送を調整することができる。さらに、メモ
リ動作の実行によって得られたデータを、SCUへのメ
モリコマンドに基づき、SCU内のアドレスレジスタの
1つと直接対応させることができる;つまり、メモリか
らSCUヘリターンアドレスを中継する必要が取り除か
れる。
上記の点を達成するため、5CU14と対応するMMU
36との間に直接のアドレス路42が設けられ、メモリ
コマンドによってアドレスされているメモリの特定セグ
メントを示す行/列アドレスが、ACU34の制御下で
5CU14から対応するMMU36へ直接転送可能とさ
れる。ライン38を介してSCUから中継されるコマン
ド信号は指標を含み、この指標は、MMU36内のアド
レスされるメモリセグメントのうち所望な行または列を
参照する記憶されたアドレス中の指定されたもののSC
Uからの直接転送を開始させるためのベースとしてAC
Uによって使われる。ACUはメモリコマンドに付随す
る指標をコマンド/状態信号ライン38を介して受け取
り、コマンドによって参照されている特定のメモリセグ
メントがアクセス可能である場合、その指標を返送する
。
36との間に直接のアドレス路42が設けられ、メモリ
コマンドによってアドレスされているメモリの特定セグ
メントを示す行/列アドレスが、ACU34の制御下で
5CU14から対応するMMU36へ直接転送可能とさ
れる。ライン38を介してSCUから中継されるコマン
ド信号は指標を含み、この指標は、MMU36内のアド
レスされるメモリセグメントのうち所望な行または列を
参照する記憶されたアドレス中の指定されたもののSC
Uからの直接転送を開始させるためのベースとしてAC
Uによって使われる。ACUはメモリコマンドに付随す
る指標をコマンド/状態信号ライン38を介して受け取
り、コマンドによって参照されている特定のメモリセグ
メントがアクセス可能である場合、その指標を返送する
。
より詳しく言えば、実行されるべくSCUによって優先
順位が決められたメモリアクセス要求が、SCU内に設
けられたアドレスレジスタ内に記憶される。ある時点で
実行されるようにSCUによって選ばれた特定メモリコ
マンドの実行は、SCUアドレスレジスタ内の対応した
メモリアドレスのロケ−シランを識別する指標と一緒に
、ロードコマンドをACUへ転送することによって開始
される0次いで、ACUがその指標と、アクセスすべき
メモリセグメント/バンクの指定を含む関連のメモリコ
マンド情報を受け取る。ACUがMMUとのリンクを介
して、所望のメモリセグメントが実際に利用可能である
ことを判定すると、関連の指標がSCUに戻され、指標
によって識別された対応する行/列アドレスが、SCU
とMMU間の行/列アドレス路を介してMMUへ直接転
送可能とされる。
順位が決められたメモリアクセス要求が、SCU内に設
けられたアドレスレジスタ内に記憶される。ある時点で
実行されるようにSCUによって選ばれた特定メモリコ
マンドの実行は、SCUアドレスレジスタ内の対応した
メモリアドレスのロケ−シランを識別する指標と一緒に
、ロードコマンドをACUへ転送することによって開始
される0次いで、ACUがその指標と、アクセスすべき
メモリセグメント/バンクの指定を含む関連のメモリコ
マンド情報を受け取る。ACUがMMUとのリンクを介
して、所望のメモリセグメントが実際に利用可能である
ことを判定すると、関連の指標がSCUに戻され、指標
によって識別された対応する行/列アドレスが、SCU
とMMU間の行/列アドレス路を介してMMUへ直接転
送可能とされる。
しかし、DRAMに対するロード及びアンロードにおけ
るサイクル遅延や、もっと−船釣にはメモリシステムの
DRAMをセグメント毎に周期的にリフレツシユする必
要などを含むさまざまな理由から、アドレスされるメモ
リセグメントが占有されていると認められると、ACU
はメモリセグメントのモニターを継続して行い、アドレ
スセグメントが利用可能になったときだけ、指標をSC
uに返送する。一方、ACUは適切なバッファリングを
介して、SCUにすでに記録されており、その時点で利
用可能なメモリセグメントへのアクセスを必要とするそ
の他のメモリアクセスコマンドの処理を逐次続行する。
るサイクル遅延や、もっと−船釣にはメモリシステムの
DRAMをセグメント毎に周期的にリフレツシユする必
要などを含むさまざまな理由から、アドレスされるメモ
リセグメントが占有されていると認められると、ACU
はメモリセグメントのモニターを継続して行い、アドレ
スセグメントが利用可能になったときだけ、指標をSC
uに返送する。一方、ACUは適切なバッファリングを
介して、SCUにすでに記録されており、その時点で利
用可能なメモリセグメントへのアクセスを必要とするそ
の他のメモリアクセスコマンドの処理を逐次続行する。
すなわち以下説明するように、ACUは各メモリセグメ
ント毎のコマンドバッファを用い、あるセグメントに対
応した入力メモリコマンドを受け入れる一方で、同じセ
グメントに係わる現時点のメモリコマンドが実行される
。
ント毎のコマンドバッファを用い、あるセグメントに対
応した入力メモリコマンドを受け入れる一方で、同じセ
グメントに係わる現時点のメモリコマンドが実行される
。
SCUに到着した2以上のメモリコマンドがメモリ内の
同一のセグメントをアドレスしていることが認められる
と、それらのメモリコマンドは受け取られた順序で逐次
処理され、あるコマンドに基づいて1つのセグメントが
アクセスされている間、そのセグメントは同一セグメン
トを要求しているその他のコマンドにとってアクセス不
能となる; ACUはこの点を、指標のCPUへの返送
を制御することによって行う、未処理コマンドの指標は
、ACUがコマンドを処理する位置にくるまで、SCU
への返送が抑制される。要するにACUは、連続したコ
マンドをバッファし、それらをアドレスされているメモ
リセグメントの利用可能性つまり有効性に基づいて処理
しながら、セグメントに対するメモリコマンドの実行を
続ける。このようにして、ACUはアクセスの衝突を検
出して解消するためのメモリクロックに依存する必要は
なく、メモリセグメントへのアクセスを同期させること
ができる。
同一のセグメントをアドレスしていることが認められる
と、それらのメモリコマンドは受け取られた順序で逐次
処理され、あるコマンドに基づいて1つのセグメントが
アクセスされている間、そのセグメントは同一セグメン
トを要求しているその他のコマンドにとってアクセス不
能となる; ACUはこの点を、指標のCPUへの返送
を制御することによって行う、未処理コマンドの指標は
、ACUがコマンドを処理する位置にくるまで、SCU
への返送が抑制される。要するにACUは、連続したコ
マンドをバッファし、それらをアドレスされているメモ
リセグメントの利用可能性つまり有効性に基づいて処理
しながら、セグメントに対するメモリコマンドの実行を
続ける。このようにして、ACUはアクセスの衝突を検
出して解消するためのメモリクロックに依存する必要は
なく、メモリセグメントへのアクセスを同期させること
ができる。
さらに指標の使用は、5CU14からMMU36ヘアド
レスラインを介して中継される多重化信号を、ACUが
制御するのも可能とする。前記したように、関連のメモ
リコマンドを実行する準備が整ったとき、ACUはコマ
ンド/状態ラインを介して指標をSCUに返送する。5
CU14から返送されたこの指標が、MMU内のメモリ
の利用可能な特定セグメントに対応する記憶された行/
列アドレスを識別する。ACUからの返送指標を受け取
ると、SCU内に記憶されている対応した行/列アドレ
スのライン42を介したMMUへの直接転送が開始され
る。すなわち、指標はSCUからACUへ返送されるコ
マンド情報内の予め定義されたビットフィールドを表し
、SCUによる実行のために優先順位が決められたメモ
リコマンドに係わる複数のアドレスレジスタの1つを識
別する。16個までのアドレスレジスタの1つを識別可
能なように、指標は4ビツトフイールドであるのが好ま
しい。
レスラインを介して中継される多重化信号を、ACUが
制御するのも可能とする。前記したように、関連のメモ
リコマンドを実行する準備が整ったとき、ACUはコマ
ンド/状態ラインを介して指標をSCUに返送する。5
CU14から返送されたこの指標が、MMU内のメモリ
の利用可能な特定セグメントに対応する記憶された行/
列アドレスを識別する。ACUからの返送指標を受け取
ると、SCU内に記憶されている対応した行/列アドレ
スのライン42を介したMMUへの直接転送が開始され
る。すなわち、指標はSCUからACUへ返送されるコ
マンド情報内の予め定義されたビットフィールドを表し
、SCUによる実行のために優先順位が決められたメモ
リコマンドに係わる複数のアドレスレジスタの1つを識
別する。16個までのアドレスレジスタの1つを識別可
能なように、指標は4ビツトフイールドであるのが好ま
しい。
行/列アドレスはSCUからMMUへ、直接的なアドレ
ス路を経て多重化方式で伝送される。
ス路を経て多重化方式で伝送される。
ACUは指標の他、指標フィールドに付加された単一ビ
ットの形であるのが好ましく、選択されたSCUのアド
レスレジスタからメモリへ直接伝送されるアドレスによ
って、行または列どちらがアドレスされているかを示す
行/列選択信号として使われる信号もSCUに返送する
。またACUは指標と共に、単一のビット信号であるの
が好ましく、SCUのアドレスレジスタで記憶された行
及び列のアドレスの特定の1つを指示する信号も返送す
る0行アドレスと列アドレスの多重化は、SCU内に設
けられた標準的な多重化機能(図示せず)によってAC
Uから発生される行/列選択信号に基づいて行われる。
ットの形であるのが好ましく、選択されたSCUのアド
レスレジスタからメモリへ直接伝送されるアドレスによ
って、行または列どちらがアドレスされているかを示す
行/列選択信号として使われる信号もSCUに返送する
。またACUは指標と共に、単一のビット信号であるの
が好ましく、SCUのアドレスレジスタで記憶された行
及び列のアドレスの特定の1つを指示する信号も返送す
る0行アドレスと列アドレスの多重化は、SCU内に設
けられた標準的な多重化機能(図示せず)によってAC
Uから発生される行/列選択信号に基づいて行われる。
SCUが12個のアドレス記憶レジスタを備えている場
合、行/列選択信号は12までのアドレスを指標付けす
るのに使え、16Mビットまでのメモリへのアドレス可
能性をサポートできる。
合、行/列選択信号は12までのアドレスを指標付けす
るのに使え、16Mビットまでのメモリへのアドレス可
能性をサポートできる。
メモリコマンドに係わる指標は、実行されるメモリ動作
を開始させるシステムCPUまたはI10装置を識別す
る少なくとも1つの指定コードビットを含むのが好まし
い;これはメモリコマンドの優先順位付けを容易化する
と共に、アクセスされたデータをACU及びSCUを介
して、コマンドを発したシステム装置へ適切に伝送する
のを助ける。さらにこのような構成は、要求している装
置がシステムCPUまたはI10装置どちらであるかに
応じ、予め定義された異なる手順に従ってメモリコマン
ドが実行されるのを可能とする。例えば、CPUによる
書込動作を選定数の4倍長ワード、一般には1回の8つ
の4倍長ワードに制限する一方、I10装置がどこにお
いても1バイトから、CPUによる書込に許容されたバ
イト数までを書込可能とするのが望ましいことがある。
を開始させるシステムCPUまたはI10装置を識別す
る少なくとも1つの指定コードビットを含むのが好まし
い;これはメモリコマンドの優先順位付けを容易化する
と共に、アクセスされたデータをACU及びSCUを介
して、コマンドを発したシステム装置へ適切に伝送する
のを助ける。さらにこのような構成は、要求している装
置がシステムCPUまたはI10装置どちらであるかに
応じ、予め定義された異なる手順に従ってメモリコマン
ドが実行されるのを可能とする。例えば、CPUによる
書込動作を選定数の4倍長ワード、一般には1回の8つ
の4倍長ワードに制限する一方、I10装置がどこにお
いても1バイトから、CPUによる書込に許容されたバ
イト数までを書込可能とするのが望ましいことがある。
ACU34は交信ライン40を介しても5CU14にリ
ンクされており、この交信ライン40を通じてコマンド
/状態信号がSCUに中継され、SCUによってメモリ
から要求されたデータの利用可能性及び状態の指示を与
える。データを交信ライン44と46は、SCUとAC
U間におけるデータの転送用手段として機能する。尚、
ACU34はSCUへのまたはそこからの以後の転送の
ためにデータを記憶する手段としては機能しないことに
留意すべきである。その代わりにACUは単に、MMU
内のメモリモジュールのアドレスされた部分からSCU
へあるいは逆に素速くデータを中継する手段として機能
する。上記の機能を与えるACUのモジエラ構成とその
動作については、後で詳しく説明する。
ンクされており、この交信ライン40を通じてコマンド
/状態信号がSCUに中継され、SCUによってメモリ
から要求されたデータの利用可能性及び状態の指示を与
える。データを交信ライン44と46は、SCUとAC
U間におけるデータの転送用手段として機能する。尚、
ACU34はSCUへのまたはそこからの以後の転送の
ためにデータを記憶する手段としては機能しないことに
留意すべきである。その代わりにACUは単に、MMU
内のメモリモジュールのアドレスされた部分からSCU
へあるいは逆に素速くデータを中継する手段として機能
する。上記の機能を与えるACUのモジエラ構成とその
動作については、後で詳しく説明する。
メモリサブシステム32のメモリ側では、SCUによっ
て所望な特定のメモリ動作を指示する制御/コマンド信
号をACUから転送するための交信ライン48によって
、ACUがMMU36にリンクされている。交信ライン
50は、要求されたデータの状態をMMUからACUへ
転送するための手段として機能する。さらに、ACUと
MMU間でデータを転送するための手段として、データ
交信ライン52.54が設けられている。
て所望な特定のメモリ動作を指示する制御/コマンド信
号をACUから転送するための交信ライン48によって
、ACUがMMU36にリンクされている。交信ライン
50は、要求されたデータの状態をMMUからACUへ
転送するための手段として機能する。さらに、ACUと
MMU間でデータを転送するための手段として、データ
交信ライン52.54が設けられている。
また第2図に示しであるように、ACU34は制御ライ
ン56を介して5PU22にリンクされている。このリ
ンクは、ACUひいてはそれによって与えられるインタ
フェース機能を、主メモリがそれらの間で切り換えられ
る各タイミングモードに適合させる手段として作用する
。すなわち、5PU22は制御ライン58と状態ライン
60を介して主メモリにリンクされ、メモリを初期設定
すると共に、メモリを次の3つの異なるタイミングモー
ド間で切り換える。(1)通例のシステム動作をサポー
トする通常モード;(2)システムクロックに基づくシ
ングルステップの動作をサポートするステップモード;
及び(3)電源故障及び走査動作時にシステムの保全を
行う待機モード。この切り換え動作は、制御ライン62
と64を介した5CU14からの適切な信号の転送に応
じて、5PU22によって行われる。ACUとSPU間
のリンク56で与えられる交信リンクが、5CU−AC
U間インタフェースの動作によって、ある時点における
動作でのメモリモードとSCUが一致するのを可能にす
る。
ン56を介して5PU22にリンクされている。このリ
ンクは、ACUひいてはそれによって与えられるインタ
フェース機能を、主メモリがそれらの間で切り換えられ
る各タイミングモードに適合させる手段として作用する
。すなわち、5PU22は制御ライン58と状態ライン
60を介して主メモリにリンクされ、メモリを初期設定
すると共に、メモリを次の3つの異なるタイミングモー
ド間で切り換える。(1)通例のシステム動作をサポー
トする通常モード;(2)システムクロックに基づくシ
ングルステップの動作をサポートするステップモード;
及び(3)電源故障及び走査動作時にシステムの保全を
行う待機モード。この切り換え動作は、制御ライン62
と64を介した5CU14からの適切な信号の転送に応
じて、5PU22によって行われる。ACUとSPU間
のリンク56で与えられる交信リンクが、5CU−AC
U間インタフェースの動作によって、ある時点における
動作でのメモリモードとSCUが一致するのを可能にす
る。
アクセスメモリへのインタフェースを動作するためのク
ロックは、SCUに設けたクロック手段66によって与
えられるのが便利である。クロック手段66は、所定の
クロック期間を有する複数の時間的にずれたクロック信
号を発生可能なプログラマブルクロックであるのが好ま
しい、このようなりロングは従来知られており、一般に
クロック期間の異なる8種までのクロック信号を発生す
るICの形で入手可能である。最適なデータ転送タイミ
ングに最も合ったクロック期間及びある時点でシステム
が動作しているモードに基づいてメモリアクセスを制御
するため、それぞれ異なるクロック信号を選ぶことがで
きる。
ロックは、SCUに設けたクロック手段66によって与
えられるのが便利である。クロック手段66は、所定の
クロック期間を有する複数の時間的にずれたクロック信
号を発生可能なプログラマブルクロックであるのが好ま
しい、このようなりロングは従来知られており、一般に
クロック期間の異なる8種までのクロック信号を発生す
るICの形で入手可能である。最適なデータ転送タイミ
ングに最も合ったクロック期間及びある時点でシステム
が動作しているモードに基づいてメモリアクセスを制御
するため、それぞれ異なるクロック信号を選ぶことがで
きる。
第2図は1つのMM036とこれに対応したACU34
を含む単一のメモリサブシステム32からなる、SCU
と主メモリ間のインタフェースを示しているが、システ
ムの各scUがもっと多くのメモリを共有するのを可能
とするため、追加のMMU−ACU対つまりメモリサブ
システムを用いてもよいのはもちろんである0本発明の
5cU−ACUインタフェース手段を有利に用いた好ま
しい実施例では、主メモリ16の各MMU36がSCU
側で2つのメモリポートに分割され、各ボートが2つの
セグメントを有し、全てのセグメントがブロック境界で
インタリーブされる。従って、SCUは単一のメモリサ
ブシステムを用いて4つのセグメント全てをサイクル進
行させ、4つまでのメモリ参照をパラレルに動作可能と
するように使える;このような場合ACUは、5CU1
4が任意のCPUからメモリ要求を受け取り、それをメ
モリ内の指定されたセグメントへと渡すのを可能とする
。各セグメント間でのインタリーブは、メモリアクセス
のブロックサイズとシステムのCPUで使われるキャッ
シュブロックのサイズとのマツチング(合致)に基づく
。
を含む単一のメモリサブシステム32からなる、SCU
と主メモリ間のインタフェースを示しているが、システ
ムの各scUがもっと多くのメモリを共有するのを可能
とするため、追加のMMU−ACU対つまりメモリサブ
システムを用いてもよいのはもちろんである0本発明の
5cU−ACUインタフェース手段を有利に用いた好ま
しい実施例では、主メモリ16の各MMU36がSCU
側で2つのメモリポートに分割され、各ボートが2つの
セグメントを有し、全てのセグメントがブロック境界で
インタリーブされる。従って、SCUは単一のメモリサ
ブシステムを用いて4つのセグメント全てをサイクル進
行させ、4つまでのメモリ参照をパラレルに動作可能と
するように使える;このような場合ACUは、5CU1
4が任意のCPUからメモリ要求を受け取り、それをメ
モリ内の指定されたセグメントへと渡すのを可能とする
。各セグメント間でのインタリーブは、メモリアクセス
のブロックサイズとシステムのCPUで使われるキャッ
シュブロックのサイズとのマツチング(合致)に基づく
。
主メモリを形成する各MMU毎の好ましいセグメントベ
ースの編成が、第2A図に示しである。
ースの編成が、第2A図に示しである。
同図に示すごとく、各MMU36のデータ記憶部は一対
のセグメント124.126からなり、各セグメントが
一対のメモリバンクからなっている。
のセグメント124.126からなり、各セグメントが
一対のメモリバンクからなっている。
合計4つのメモリバンクは128.130.132、及
び134でそれぞれ示しである。メモリバンクDRAM
ベースで、各々例えば64メガバイトまでのデータを記
憶し得る。このようなセグメントベースのメモリの一般
的な編成は従来知られているが、メモリバンク用のメモ
リアドレスがブロック境界でインタリーブされているこ
とが重要である。このような構成が第2A図に示してあ
り、図中インタリーブは64バイトの好ましいデータブ
ロックサイズについて示されている。第1のブロック(
ブロック0)はそれに対応したバイトアドレス0−63
を有し、第1メモリセグメント124の第1メモリバン
ク128に記憶される;バイトアドレス64−127を
有する次に続くブロック、すなわち第2のブロック(ブ
ロックl)は第2メモリセグメント126の第1メモリ
バンク132に記憶される;対応したバイトアドレス1
28−191を有する第3のブロック(ブロック2)は
第1メモリセグメント124の第2メモリバンク130
に記憶される;対応したバンドアドレス192−225
を有する第4のブロック(ブロック3)は第2メモリセ
グメント126の第2メモリバンク134に記憶される
;対応したバイトアドレス256−319を有する第5
のブロック(ブロック4)は第1メモリセグメント12
4の第1メモリバンク128に記憶される;等々となる
。
び134でそれぞれ示しである。メモリバンクDRAM
ベースで、各々例えば64メガバイトまでのデータを記
憶し得る。このようなセグメントベースのメモリの一般
的な編成は従来知られているが、メモリバンク用のメモ
リアドレスがブロック境界でインタリーブされているこ
とが重要である。このような構成が第2A図に示してあ
り、図中インタリーブは64バイトの好ましいデータブ
ロックサイズについて示されている。第1のブロック(
ブロック0)はそれに対応したバイトアドレス0−63
を有し、第1メモリセグメント124の第1メモリバン
ク128に記憶される;バイトアドレス64−127を
有する次に続くブロック、すなわち第2のブロック(ブ
ロックl)は第2メモリセグメント126の第1メモリ
バンク132に記憶される;対応したバイトアドレス1
28−191を有する第3のブロック(ブロック2)は
第1メモリセグメント124の第2メモリバンク130
に記憶される;対応したバンドアドレス192−225
を有する第4のブロック(ブロック3)は第2メモリセ
グメント126の第2メモリバンク134に記憶される
;対応したバイトアドレス256−319を有する第5
のブロック(ブロック4)は第1メモリセグメント12
4の第1メモリバンク128に記憶される;等々となる
。
さらに、複数のメモリモジュールからなる主メモリ36
は、バイトアドレスの異なる範囲にわたって広がったデ
ータブロックを得るため、複数のメモリバンクへの独立
した同時アクセスを可能とするアクセス制御回路136
を備えている。メモリセグメントのインタリーブが依拠
するデータブロックサイズの選択は、マルチプロセッサ
システムを成す各CPUで使われるキャッシュブロック
のサイズと合致され、CPUによって要求されるデータ
ブロックと各MMUのセグメントから得られる対応した
インタリーブ式データブロックとの間の対応関係を維持
する。
は、バイトアドレスの異なる範囲にわたって広がったデ
ータブロックを得るため、複数のメモリバンクへの独立
した同時アクセスを可能とするアクセス制御回路136
を備えている。メモリセグメントのインタリーブが依拠
するデータブロックサイズの選択は、マルチプロセッサ
システムを成す各CPUで使われるキャッシュブロック
のサイズと合致され、CPUによって要求されるデータ
ブロックと各MMUのセグメントから得られる対応した
インタリーブ式データブロックとの間の対応関係を維持
する。
次に第3図を参照すると、ACU内における構成要素の
物理的内訳のブロック図が示している。
物理的内訳のブロック図が示している。
ACUブロックはマクロセルアレイの形で実施され、メ
モリシステム用のデータ路と制御を実質的に与える。A
CUは主メモリ制御1(MMC)モジュール70を含み
、これがメモリ制御DRAM(MCD)モジエール72
と組み合わされて、データ路及び各メモリモジュール用
の制御を与える。
モリシステム用のデータ路と制御を実質的に与える。A
CUは主メモリ制御1(MMC)モジュール70を含み
、これがメモリ制御DRAM(MCD)モジエール72
と組み合わされて、データ路及び各メモリモジュール用
の制御を与える。
MMC70とMCD72はコマンド信号交換のため相互
にリンクされると共に、制御/状態ラインを介してMM
U36にリンクされている。MMC70は同様の制御I
/状態ラインを介して、5CU14と直接交信する。
にリンクされると共に、制御/状態ラインを介してMM
U36にリンクされている。MMC70は同様の制御I
/状態ラインを介して、5CU14と直接交信する。
第4A図を参照すれば、MMU70は、データ路用の制
御信号を発生するデータ制御手段77、アドレス路用の
制御信号を発生するアドレス制御手段78、MCD (
第3図の72)にDRAM制御コマンドを発生するD
RA Mwill1手段79、SCUのロジック部分に
コマンド、制御及び状態インタフェースを与える手段8
0、及びMMUの全ての制御ライン用のエラー検出を行
うエラー検出手段82を含むゲートアレイモジュールで
ある。
御信号を発生するデータ制御手段77、アドレス路用の
制御信号を発生するアドレス制御手段78、MCD (
第3図の72)にDRAM制御コマンドを発生するD
RA Mwill1手段79、SCUのロジック部分に
コマンド、制御及び状態インタフェースを与える手段8
0、及びMMUの全ての制御ライン用のエラー検出を行
うエラー検出手段82を含むゲートアレイモジュールで
ある。
MCD72は、内部に含まれたDRAM用及び自己テス
ト機能用のコントローラ手段を含んだゲートアレイであ
る。すなわち第4B図に示すように、MCD72はDR
AM用の制御タイミングを発生する手段84、通常の動
作時MMCに、及びシステムかステップモードを動作下
にあるときMMUにコマンドを発生する手段86、MC
D用の制御ラインに対してエラー検出を行う手段88、
及び以下詳述するごとく自己テスト動作を調整するコン
トローラ手段89を含んでいる。
ト機能用のコントローラ手段を含んだゲートアレイであ
る。すなわち第4B図に示すように、MCD72はDR
AM用の制御タイミングを発生する手段84、通常の動
作時MMCに、及びシステムかステップモードを動作下
にあるときMMUにコマンドを発生する手段86、MC
D用の制御ラインに対してエラー検出を行う手段88、
及び以下詳述するごとく自己テスト動作を調整するコン
トローラ手段89を含んでいる。
ACU34のデータ路部分は、2つのメモリデータ路モ
ジュール(MDP)74と76(第3図参照)に分かれ
ている。両MDPモジュールはMMC70にリンクされ
、コマンド信号を受け取って肯定応答すると共に、適切
なデータラインを介して5CU14とMMU36の両方
にボート入力され、SCUとメモリ間でデータの転送を
行う。
ジュール(MDP)74と76(第3図参照)に分かれ
ている。両MDPモジュールはMMC70にリンクされ
、コマンド信号を受け取って肯定応答すると共に、適切
なデータラインを介して5CU14とMMU36の両方
にボート入力され、SCUとメモリ間でデータの転送を
行う。
さらに各MDPモジュールは、独立のつまり別の経路を
介してデータの転送も行う。
介してデータの転送も行う。
第4C図に示すように、各MDP74.76は書込デー
タに係わるチエツクビットを発生する手段90.読取デ
ータに係わるシングルビットエラー(SBE)を検出及
び修正する手段92、読取データに係わるダブルビット
エラー(DBE)を検出する手段94、及び受取データ
用のバイトマージ路を与える手段96を含む。
タに係わるチエツクビットを発生する手段90.読取デ
ータに係わるシングルビットエラー(SBE)を検出及
び修正する手段92、読取データに係わるダブルビット
エラー(DBE)を検出する手段94、及び受取データ
用のバイトマージ路を与える手段96を含む。
上記から、システムメモリは次の3つの異なる接続を介
してSCU内の制御ロジックとインタフェースされるこ
とが理解されよう。
してSCU内の制御ロジックとインタフェースされるこ
とが理解されよう。
l)全てのコマンド及び状態情報は、ACUに設けられ
たMMCモジュールを介して扱われる。
たMMCモジュールを介して扱われる。
2) 全てのデータ転送は、ACUに同じく設けられ、
SCUにポート入力される一対のMDPモジュールを介
して扱われる、及び 3)行及び列アドレスを表す情報は、ACUによる起動
で、対応したMMCセグメントへSCUによって中継さ
れる。
SCUにポート入力される一対のMDPモジュールを介
して扱われる、及び 3)行及び列アドレスを表す情報は、ACUによる起動
で、対応したMMCセグメントへSCUによって中継さ
れる。
次に第5図を参照すると、SCUがインタフェースされ
るシステムメモリの一部を構成する主ソモリ装置(MM
C)36のモジュラ構成の概略図が示しである。前述し
たように、各MMUは4つのメモリバンク(第2A図の
128.130゜132及び134)を与える4つのメ
モリモジュール(MM)100で構成されるのが好まし
い。
るシステムメモリの一部を構成する主ソモリ装置(MM
C)36のモジュラ構成の概略図が示しである。前述し
たように、各MMUは4つのメモリバンク(第2A図の
128.130゜132及び134)を与える4つのメ
モリモジュール(MM)100で構成されるのが好まし
い。
尚、ACU34はそれによってSCUがシステムメモリ
と特定のMMUを介して対話するための主な手段として
機能するが、ACUの動作はMMUの特定の構成に制限
されないのはもちろんである。
と特定のMMUを介して対話するための主な手段として
機能するが、ACUの動作はMMUの特定の構成に制限
されないのはもちろんである。
記憶配分の点から、MMUは2つのメモリセグメントに
分割され、各セグメントが前述のごとく2つのバンクを
有するのが好ましい。MMUは1つのメモリサブシステ
ムに係わる全てのDRAMを含み、MMUとACU間で
1つのデータ路がサポートされるように、DRAMは4
つのMMClooにわたって論理的に拡張されている。
分割され、各セグメントが前述のごとく2つのバンクを
有するのが好ましい。MMUは1つのメモリサブシステ
ムに係わる全てのDRAMを含み、MMUとACU間で
1つのデータ路がサポートされるように、DRAMは4
つのMMClooにわたって論理的に拡張されている。
つまり、MMUの2つのセグメントは独立に動作される
が、共通のデータ路を共有している。各MMUセグメン
トを構成する2つのバンクは、ある1つのメモリコマン
ドに対して1つのバンクだけがアクティブとなるように
、ACUによって制御される。この点は、共通のデータ
ラインを保持しながら、各セグメントへのアドレスライ
ンを異ならせることによって達成される。すなわち、書
込エネーブル及び列アドレス選択信号が両セグメントに
共通とされる一方、行アドレス選択信号の状態(確認ま
たは否認)が異なるようにされ、2つのセグメントのう
ちどちらがアクティブにされるかを判定する。
が、共通のデータ路を共有している。各MMUセグメン
トを構成する2つのバンクは、ある1つのメモリコマン
ドに対して1つのバンクだけがアクティブとなるように
、ACUによって制御される。この点は、共通のデータ
ラインを保持しながら、各セグメントへのアドレスライ
ンを異ならせることによって達成される。すなわち、書
込エネーブル及び列アドレス選択信号が両セグメントに
共通とされる一方、行アドレス選択信号の状態(確認ま
たは否認)が異なるようにされ、2つのセグメントのう
ちどちらがアクティブにされるかを判定する。
好ましい理論的実施態様によれば、各メモリモジュール
(MM)は主アレイカード(MAC)モジュール102
で構成され、MACにプラグ接続可能な一対の“ドータ
アレイカード″ (DAC)モジュール104が違加の
記憶容量として設けられている。各MACは、表面マウ
ント型のDRAM及び関連のロジックを含む拡張16進
モジユールである。さらに詳しく言えば、MACはDR
AMによって得られる記憶容量に加えて、下記の機能を
与える手段を含む。(11書込データをバッファするこ
と;(2)読取データをバッファすること;(3)電源
故障時にDRAMデータの完全性を保証すること; (
4) 2つのDACのための接続及び理論的サボ−トを
与えること;及び(5)ステップモード動作時にメモリ
サイクルを制御すること。
(MM)は主アレイカード(MAC)モジュール102
で構成され、MACにプラグ接続可能な一対の“ドータ
アレイカード″ (DAC)モジュール104が違加の
記憶容量として設けられている。各MACは、表面マウ
ント型のDRAM及び関連のロジックを含む拡張16進
モジユールである。さらに詳しく言えば、MACはDR
AMによって得られる記憶容量に加えて、下記の機能を
与える手段を含む。(11書込データをバッファするこ
と;(2)読取データをバッファすること;(3)電源
故障時にDRAMデータの完全性を保証すること; (
4) 2つのDACのための接続及び理論的サボ−トを
与えること;及び(5)ステップモード動作時にメモリ
サイクルを制御すること。
各メモリモジュール100は、それぞれに配置された4
つのDRAMデータ路(DDP)モジュール106を有
する。第6A図に示されているように、各DDPモジュ
ール106はそれぞれ、論理レベル間でのレベル交換(
EDLからTTLへ及びその逆)を処理する手段108
、読取データ路とそれに関連したバッフプリングを与え
る手段110、書込データ路とそれに関連したバッフプ
リングを与える手段112、及び必要なときにDRAM
バイパスを与える手段144を備えている。
つのDRAMデータ路(DDP)モジュール106を有
する。第6A図に示されているように、各DDPモジュ
ール106はそれぞれ、論理レベル間でのレベル交換(
EDLからTTLへ及びその逆)を処理する手段108
、読取データ路とそれに関連したバッフプリングを与え
る手段110、書込データ路とそれに関連したバッフプ
リングを与える手段112、及び必要なときにDRAM
バイパスを与える手段144を備えている。
さらに各メモリモジュール100はDRAM制御及びア
ドレス(DCA)モジュール116を有し、該モジュー
ルは第6B図に示されているように、レベル変換を与え
る手段118、以下詳述するメモリコマンドを含め、バ
ッフプリング及び制御信号をDDPモジュール106に
与える手段120、及び5PU22 (第2図)の制御
下で異なるシステムタイミングモード間において切り換
えられるときに、ハンドシェークシーケンスを実行する
手段122を含む。
ドレス(DCA)モジュール116を有し、該モジュー
ルは第6B図に示されているように、レベル変換を与え
る手段118、以下詳述するメモリコマンドを含め、バ
ッフプリング及び制御信号をDDPモジュール106に
与える手段120、及び5PU22 (第2図)の制御
下で異なるシステムタイミングモード間において切り換
えられるときに、ハンドシェークシーケンスを実行する
手段122を含む。
次に本発明によるインタフェースの動作を説明すれば、
ACU34によって与えられるインタフェース機能全体
は、次の4つの異なる区分に分けられる。
ACU34によって与えられるインタフェース機能全体
は、次の4つの異なる区分に分けられる。
1) S CUからメモリへのコマンド;2) D R
A Mアドレス機能; 3)メモリからSCUへのコマンド;及び4)データ移
動機能。
A Mアドレス機能; 3)メモリからSCUへのコマンド;及び4)データ移
動機能。
メモリへの書込動作の場合、上記4つの区分全てが利用
可能となる一方、メモリからの読取動作では、メモリか
らSCUヘコマンドを中継する必要がないので、第3の
区分は含まれない。
可能となる一方、メモリからの読取動作では、メモリか
らSCUヘコマンドを中継する必要がないので、第3の
区分は含まれない。
メモリ5CUI 4、特にここでは便宜上同じくSCU
と称するSCUの制御ロジック部との間での交信は、ア
クセスすべき必要のあるメモリのセグメントにリンクさ
れたACU34内に位置する特定のMMU70へSCU
からメモリコマンドを転送することによって達成される
。この機能は、各MMC内に位置し、MMCによって制
御されるメモリセグメントに対応したセグメントコマン
ドバッファ(第10図の180と181)を用いて行わ
れる。
と称するSCUの制御ロジック部との間での交信は、ア
クセスすべき必要のあるメモリのセグメントにリンクさ
れたACU34内に位置する特定のMMU70へSCU
からメモリコマンドを転送することによって達成される
。この機能は、各MMC内に位置し、MMCによって制
御されるメモリセグメントに対応したセグメントコマン
ドバッファ(第10図の180と181)を用いて行わ
れる。
SCUからメモリコマンドを受け取ると、ACUはその
コマンドを適切なコマンドバッファにロードする。特に
、アドレスされるメモリのセグメントつまりバンク、実
施すべき特定のメモリ動作、転送されるメモリワードの
長さ、使われるパリティの種類とクロックサイクルに対
するその有効性、SCUからのメモリコマンドを受け取
るコマンドバッファひいてはACUの利用可能性、指定
メモリコマンドの取消、MMUへ直接転送されるべきメ
モリアドレスを指定するのに用いるためSCUに返送さ
れる指標、及びコマンドのバッファ内へのロード開始を
支持するのに、それぞれ指定のビットが使われる。セグ
メントコマンドバッファの機能を調整するのに使われる
一般的なコマンドビットの指定(及びそれに対応した摘
要)のリストを、 表Aとして次に示す。
コマンドを適切なコマンドバッファにロードする。特に
、アドレスされるメモリのセグメントつまりバンク、実
施すべき特定のメモリ動作、転送されるメモリワードの
長さ、使われるパリティの種類とクロックサイクルに対
するその有効性、SCUからのメモリコマンドを受け取
るコマンドバッファひいてはACUの利用可能性、指定
メモリコマンドの取消、MMUへ直接転送されるべきメ
モリアドレスを指定するのに用いるためSCUに返送さ
れる指標、及びコマンドのバッファ内へのロード開始を
支持するのに、それぞれ指定のビットが使われる。セグ
メントコマンドバッファの機能を調整するのに使われる
一般的なコマンドビットの指定(及びそれに対応した摘
要)のリストを、 表Aとして次に示す。
CTLPAR全ビットにわたって奇数パリティを指定す
る;各クロックサイクル で有効で、2BANKADDERが2セグメントの一方
とコマンドバッファの 選択を指定する CHD 実施すべきメモリ動作を指定するIND
EX SCυアドレスを指定するのに使われる指標
を指示する しDCHD ロードビットの有効性を示すBUFA
VAIL 5CIJがコマンドを受け取り可能なこと
を指示する 5ENODATA メモリが読み取りデータを送信可
能なことを指示する CYCLESTAT要求が取り消されるべきかどうかを
指示する LENCTH転送される4倍長ワードの数を決める。表
Aの長さフィード内のビ ソトは次のようにデコードされる I Oフィール゛ 覧j【艮ま−(4倍長ワード)MM
CがLDCHDビットによって指示されるコマンドを受
け取ると、アクセスすべきメモリの特定バンクを指定す
るBANKADDERビフトの最上位ビット(MSB)
をデコードすることによって、コマンドは適切なセグメ
ントコマンドバッファ内にロードされる。MMCが別の
コマンドを受け取る準備が整うと、BUFAVAIL信
号が1クロツクサイクルの間確認され、MMCコマンド
を受け取るのにセグメントコマンドバッファが使えるこ
とを指示する。
る;各クロックサイクル で有効で、2BANKADDERが2セグメントの一方
とコマンドバッファの 選択を指定する CHD 実施すべきメモリ動作を指定するIND
EX SCυアドレスを指定するのに使われる指標
を指示する しDCHD ロードビットの有効性を示すBUFA
VAIL 5CIJがコマンドを受け取り可能なこと
を指示する 5ENODATA メモリが読み取りデータを送信可
能なことを指示する CYCLESTAT要求が取り消されるべきかどうかを
指示する LENCTH転送される4倍長ワードの数を決める。表
Aの長さフィード内のビ ソトは次のようにデコードされる I Oフィール゛ 覧j【艮ま−(4倍長ワード)MM
CがLDCHDビットによって指示されるコマンドを受
け取ると、アクセスすべきメモリの特定バンクを指定す
るBANKADDERビフトの最上位ビット(MSB)
をデコードすることによって、コマンドは適切なセグメ
ントコマンドバッファ内にロードされる。MMCが別の
コマンドを受け取る準備が整うと、BUFAVAIL信
号が1クロツクサイクルの間確認され、MMCコマンド
を受け取るのにセグメントコマンドバッファが使えるこ
とを指示する。
読取サイクルが実行されるとき、CYCLESTATビ
ットが要求の取消を可能とする。かかる場合、MCD
(第3図の72)がDRAMサイクルのタイミングを完
了し、サイクルの中断によって生じる問題の発生を回避
する。書込サイクル中、CYCLflSTATビットは
無視される。
ットが要求の取消を可能とする。かかる場合、MCD
(第3図の72)がDRAMサイクルのタイミングを完
了し、サイクルの中断によって生じる問題の発生を回避
する。書込サイクル中、CYCLflSTATビットは
無視される。
メモリとSCU間の交信リンクとして働< ACUの機
能について見れば、次に4つの特定条件下でACUはメ
モリをSCUと交信可能とすることに留意すべきである
。(1)読取請求がなされ、データの送信準備が整った
とき;(2)読取データの送信中にエラーが検出された
とき;(3)書込データの送信中にエラーが検出されと
き:(4)コマンドバッファが利用可能なとき。メモリ
コマンドはACUによって受け取られると、適切なコマ
ンドバッファ内にロードされ、ビット指示に基づいてデ
コードされ、必要に応じて機能する。例えば、メモリか
らのコマンドはACUコマンドバフファを介してSCU
に中継され、要求され且つメモリから転送可能となった
データをSCUがSCUを受け取る準備の整っているこ
とを示す5ENDDATA信号を受け取ると、付随のデ
ータがACUを介して転送される。
能について見れば、次に4つの特定条件下でACUはメ
モリをSCUと交信可能とすることに留意すべきである
。(1)読取請求がなされ、データの送信準備が整った
とき;(2)読取データの送信中にエラーが検出された
とき;(3)書込データの送信中にエラーが検出されと
き:(4)コマンドバッファが利用可能なとき。メモリ
コマンドはACUによって受け取られると、適切なコマ
ンドバッファ内にロードされ、ビット指示に基づいてデ
コードされ、必要に応じて機能する。例えば、メモリか
らのコマンドはACUコマンドバフファを介してSCU
に中継され、要求され且つメモリから転送可能となった
データをSCUがSCUを受け取る準備の整っているこ
とを示す5ENDDATA信号を受け取ると、付随のデ
ータがACUを介して転送される。
データ転送の状態をSCUに示すと共に、処理されてい
るメモリコマンドに対応したデータの瞬間的な流れを制
御するため、特定のコマンド指示がACUによって使わ
れる。すなわち、ACUからSCUへ中継される指示ビ
ットが、データエラーの存在、読取データのリターンの
必要、対応するメモリセグメント、セグメントコマンド
バッファの利用可能性とそこへのロードの開始、データ
読取及びデータ書込動作のエラーを含まない完了の指示
、及びSCUに゛中継され°るデータのパリティ状態を
示すのに使われる。ACU内のMMCによって発生され
、メモリからACUを介してSCUへ情報を中継するの
に使われる8ビツト情報ワードの一部を形成する一般的
なコマンドビット指示のリストが、次の表Bに与えであ
る。
るメモリコマンドに対応したデータの瞬間的な流れを制
御するため、特定のコマンド指示がACUによって使わ
れる。すなわち、ACUからSCUへ中継される指示ビ
ットが、データエラーの存在、読取データのリターンの
必要、対応するメモリセグメント、セグメントコマンド
バッファの利用可能性とそこへのロードの開始、データ
読取及びデータ書込動作のエラーを含まない完了の指示
、及びSCUに゛中継され°るデータのパリティ状態を
示すのに使われる。ACU内のMMCによって発生され
、メモリからACUを介してSCUへ情報を中継するの
に使われる8ビツト情報ワードの一部を形成する一般的
なコマンドビット指示のリストが、次の表Bに与えであ
る。
1 CHD
Sll!GMENT
一部なら読取データのリターンを
指定し;−1ならエラーデータを
指定する
メモリセグメントの番号を指示す
1 LDC?ID SUC用のセグメントと
ロードコマンドを指定する 2 BUFAVAIL 各コマンドバッファの
利用可能性を示す l WRITEOK メモリからSCUへのパ
リティエラーを含まないデータの転送を意味 する I REACOK ACU内のMDPを介し
た読取データの転送中にIECCエラーが生じなか ったことを意味する l CTLPAR全ビットにわたって奇数パリテ
ィを示す;各クロックサイクルで有 効 ACUがSCUとメモリ間でのデータの移動を、SCU
におけるデータ転送コマンドの受信と、対応したデータ
が5Cut+制御ロジック内のデータスインチに達し、
ACUを介してメモリに転送される時点との間に一定数
のサイクルが与えられるように制御する。
ロードコマンドを指定する 2 BUFAVAIL 各コマンドバッファの
利用可能性を示す l WRITEOK メモリからSCUへのパ
リティエラーを含まないデータの転送を意味 する I REACOK ACU内のMDPを介し
た読取データの転送中にIECCエラーが生じなか ったことを意味する l CTLPAR全ビットにわたって奇数パリテ
ィを示す;各クロックサイクルで有 効 ACUがSCUとメモリ間でのデータの移動を、SCU
におけるデータ転送コマンドの受信と、対応したデータ
が5Cut+制御ロジック内のデータスインチに達し、
ACUを介してメモリに転送される時点との間に一定数
のサイクルが与えられるように制御する。
その後のメモリへのデータ転送に係わる有効コマンドに
従って、ACUがSCUからデータを受け取る準備が整
うと、ACUはセグメントコマンドバッファの利用可能
性をSCUに中継し、SCuから5IENODATA信
号を受け取るのを待つ。しかし、対応したメモリ転送が
行われるようにメモリコマンドを要求している装置つま
りCPUにも5UNODATA信号が通知されねばなら
ないため、SCUはこの時点で5ENODATA信号を
ACUへ送信するタイミング位置になく、SCUと要求
しているCPU間での相互接続を介した信号の転送はい
ずれかの方向での少なくとも1システムサイクルを必要
とする。この遅延は、システムからACU特にACU内
に位置したMMCモジュール(第3図の70)へ、遅延
信号を与えることによって与えられる。
従って、ACUがSCUからデータを受け取る準備が整
うと、ACUはセグメントコマンドバッファの利用可能
性をSCUに中継し、SCuから5IENODATA信
号を受け取るのを待つ。しかし、対応したメモリ転送が
行われるようにメモリコマンドを要求している装置つま
りCPUにも5UNODATA信号が通知されねばなら
ないため、SCUはこの時点で5ENODATA信号を
ACUへ送信するタイミング位置になく、SCUと要求
しているCPU間での相互接続を介した信号の転送はい
ずれかの方向での少なくとも1システムサイクルを必要
とする。この遅延は、システムからACU特にACU内
に位置したMMCモジュール(第3図の70)へ、遅延
信号を与えることによって与えられる。
メモリコマンドとSCU及びメモリ間でのデータ移動と
の間におけるタイミング関係は、SCUとACU間での
データ転送コマンド及び対応したデータ移動の相対的な
配置を示すタイミング図である第7図を参照すれば明か
となろう。同図に見られるように、交互の文字AとBで
示した垂直の点線が、連続したシステムのクロックサイ
クルを表す。有効コマンドがSCUで受信された後、デ
ータ遅延信号5ENDDATADLYがSCUからMM
Cに送信され、メモリ動作に係わる特定のCPUとSC
U間の相互接続(一般にデータケーブル)を信号が横切
るのに必要な時間のために生じる遅延を与えるベースと
なる。すなわち、5ENDDATA信号がCPUへ達す
るのにかかるサイクル遅延を考慮し、SCUは5END
DATADLY 信号を1サイクル遅らせてMMCに
送信する。さらにMMCは、主メモリ内の対応したセグ
メントへのデータ送信前に、CPUからSCUヘデータ
が転送されるのに必要な1サイクルの遅延を考慮して、
SCUから受信した5ENDDATADLY信号を遅延
する。
の間におけるタイミング関係は、SCUとACU間での
データ転送コマンド及び対応したデータ移動の相対的な
配置を示すタイミング図である第7図を参照すれば明か
となろう。同図に見られるように、交互の文字AとBで
示した垂直の点線が、連続したシステムのクロックサイ
クルを表す。有効コマンドがSCUで受信された後、デ
ータ遅延信号5ENDDATADLYがSCUからMM
Cに送信され、メモリ動作に係わる特定のCPUとSC
U間の相互接続(一般にデータケーブル)を信号が横切
るのに必要な時間のために生じる遅延を与えるベースと
なる。すなわち、5ENDDATA信号がCPUへ達す
るのにかかるサイクル遅延を考慮し、SCUは5END
DATADLY 信号を1サイクル遅らせてMMCに
送信する。さらにMMCは、主メモリ内の対応したセグ
メントへのデータ送信前に、CPUからSCUヘデータ
が転送されるのに必要な1サイクルの遅延を考慮して、
SCUから受信した5ENDDATADLY信号を遅延
する。
次にアドレスインタフェースについて見ると、MMCは
コマンド情報を受信すると同時に、スタート4倍長ワー
ド(8バイトワード)のデータ情報をSCUから受信す
るのが好ましい。コマンド情報は、データ転送のために
アクセスされるメモリの最初の8バイトのアドレスを指
定するビット指示、アドレス指示ビットに係わるパリテ
ィ状態、及び全てのアドレスビットに係わるパリティ状
態を含む。MMCに与えられるアドレスコマンド情報の
一般的なビット指示を、次の表Cに列記する。
コマンド情報を受信すると同時に、スタート4倍長ワー
ド(8バイトワード)のデータ情報をSCUから受信す
るのが好ましい。コマンド情報は、データ転送のために
アクセスされるメモリの最初の8バイトのアドレスを指
定するビット指示、アドレス指示ビットに係わるパリテ
ィ状態、及び全てのアドレスビットに係わるパリティ状
態を含む。MMCに与えられるアドレスコマンド情報の
一般的なビット指示を、次の表Cに列記する。
リティ状態を指定するためSCUによって使われる指標
を示すビット指示信号を用いて達成される。
を示すビット指示信号を用いて達成される。
この目的で使われる信号のこめの一般的なビット指示を
、次の表りに列記する。
、次の表りに列記する。
3 5TADDRスタート4倍長ワードのアドレス
を指定する。
を指定する。
I 5TADDRPARアドレスビツトの奇数パ
リティを指示する 1 ^口DRPARアドレスビットのパリティを示
す尚、ACUによって行う必要のあるメモリ動作に対応
したDRAMの行及び列アドレスは、SCU内に記憶さ
れていることに留意されたい。そこでMMCが、DRA
Mサイクル内の適切な時点で、該当の行または列アドレ
スを伝送するための制御信号をSCUに与える。この点
は、メモリに転送されるべき行/列ア°ドレス、行/列
アドレスに基づいた行または列のいずれかの選択、及び
信号バ4 INDEX セグメントコマンド
バッファにロードされる指標を指定する、I C0LADDRSt!Lが行または列アドレスを指示す
る 1 1NDEXPAI? ロードされたビット
の奇数パリティを示す ACU34 (第3図参照)のインタフェース動作を要
約すれば、要求しているシステム装置から発せられたメ
モリコマンド情報は、5CU14からACU内のMMC
70によって受け取られ、そで情報がデコードされて、
該当のDRAMコマンドがMCD72に送られる。MM
C70がデータ路全体に対する制御を与える一方、MC
D72がDRAM用の全ての制御タイミングを与える。
リティを指示する 1 ^口DRPARアドレスビットのパリティを示
す尚、ACUによって行う必要のあるメモリ動作に対応
したDRAMの行及び列アドレスは、SCU内に記憶さ
れていることに留意されたい。そこでMMCが、DRA
Mサイクル内の適切な時点で、該当の行または列アドレ
スを伝送するための制御信号をSCUに与える。この点
は、メモリに転送されるべき行/列ア°ドレス、行/列
アドレスに基づいた行または列のいずれかの選択、及び
信号バ4 INDEX セグメントコマンド
バッファにロードされる指標を指定する、I C0LADDRSt!Lが行または列アドレスを指示す
る 1 1NDEXPAI? ロードされたビット
の奇数パリティを示す ACU34 (第3図参照)のインタフェース動作を要
約すれば、要求しているシステム装置から発せられたメ
モリコマンド情報は、5CU14からACU内のMMC
70によって受け取られ、そで情報がデコードされて、
該当のDRAMコマンドがMCD72に送られる。MM
C70がデータ路全体に対する制御を与える一方、MC
D72がDRAM用の全ての制御タイミングを与える。
書送動作が行われるときは、データが2つのMDPモジ
ュール74と76に入る。次いで各MDPが、書込デー
タに係わるエラー修正コード(ECC)のチエツクビッ
トを与える倍長ワードを処理する。
ュール74と76に入る。次いで各MDPが、書込デー
タに係わるエラー修正コード(ECC)のチエツクビッ
トを与える倍長ワードを処理する。
その後、データはMMC(第2図の36)に送られ、そ
こに含まれた書込バッファの1つに記憶される。読取動
作が行われるときは、データが両MDP74と76によ
ってMMU36から受け取られる。次いで各MDPが、
データに付与されたチエツクピットをデコードした後、
5CU14を転送する前にシングルビットエラーを修正
し、ダブルビットエラーを検出する。転送されたデータ
はSCUから、メモリコマンドを発したシステム装置に
送られる。
こに含まれた書込バッファの1つに記憶される。読取動
作が行われるときは、データが両MDP74と76によ
ってMMU36から受け取られる。次いで各MDPが、
データに付与されたチエツクピットをデコードした後、
5CU14を転送する前にシングルビットエラーを修正
し、ダブルビットエラーを検出する。転送されたデータ
はSCUから、メモリコマンドを発したシステム装置に
送られる。
メモリの動作に必要なデータバッファは全て、MM03
6内に含まれている。好ましい実施例によれば、MMU
は128バイトの書込データを64バイトの書込バッフ
ァ内に記憶し、1−8バイトの読取データを64バイト
の読取バッファ内に記憶する。書込動作が行われるとき
は、データが両MDPモジュールを介して送られ、MM
U30内に記憶される。この転送が完了したところで、
データはMMU内に設けられたDRAMへ書込可能とな
る。読取動作が行われるときは、1ブロツクのデータが
MMU読取バッファに読み出され、読取データの全ブロ
ックが転送され終るまで、好ましくは1回に8バイトづ
つ、データ全体がMDPを介してシフトアウトされる。
6内に含まれている。好ましい実施例によれば、MMU
は128バイトの書込データを64バイトの書込バッフ
ァ内に記憶し、1−8バイトの読取データを64バイト
の読取バッファ内に記憶する。書込動作が行われるとき
は、データが両MDPモジュールを介して送られ、MM
U30内に記憶される。この転送が完了したところで、
データはMMU内に設けられたDRAMへ書込可能とな
る。読取動作が行われるときは、1ブロツクのデータが
MMU読取バッファに読み出され、読取データの全ブロ
ックが転送され終るまで、好ましくは1回に8バイトづ
つ、データ全体がMDPを介してシフトアウトされる。
前述したように、メモリアドレスのデコーディングは全
てSCUによって与えられ、MMCに送られたコマンド
毎に、要求されたメモリセグメントが利用可能であれば
、付随の指標が行/列選択ビットと共に、MMCによっ
てSCUに返送される。そして、この返送された指標が
該当の行/列アドレスを選択するのに使われ、次いで選
択された行/列アドレスが行/列アドレスライン44(
第2図)を介してMMUに直接与えられる。
てSCUによって与えられ、MMCに送られたコマンド
毎に、要求されたメモリセグメントが利用可能であれば
、付随の指標が行/列選択ビットと共に、MMCによっ
てSCUに返送される。そして、この返送された指標が
該当の行/列アドレスを選択するのに使われ、次いで選
択された行/列アドレスが行/列アドレスライン44(
第2図)を介してMMUに直接与えられる。
以下、(第3及び4図に示した)ACUのモジュラ構成
と関連動作のより詳しい説明、並びに(第5及び6図に
示した”)MMUに関する例示のメモリ構成を、典型的
なメモリからの読取動作及びメモリへの書込動作を実行
する際に関与するインタフェース機能を参照して示す。
と関連動作のより詳しい説明、並びに(第5及び6図に
示した”)MMUに関する例示のメモリ構成を、典型的
なメモリからの読取動作及びメモリへの書込動作を実行
する際に関与するインタフェース機能を参照して示す。
さらに、読取−変更−書込動作、書込−読取動作、及び
書込−バス動作を含め、メモリ資源の効率的な利用を可
能とする幾つか特殊な動作についても説明する。
書込−バス動作を含め、メモリ資源の効率的な利用を可
能とする幾つか特殊な動作についても説明する。
まず特に第8図を参照すれば、SCUとMMU間の読取
動作を行う際に関与するデータ路を明瞭に例示した、M
MU36とACUのMDP74のより詳細な内訳が示し
である。ビットの数に関するデータ路の好ましい幅がそ
れぞれの箇所に示してあり、そこではデータラインが二
重のスラッシュ(//)記号で横切られている。前述し
たように、全てのメモリ動作は64バイトの単位量でな
される。データ読取動作が実行されるとき、MMU内の
指定されたメモリセグメントからの1バンク、つまり6
40のDRAMが読み出され、DRAMバイパスMUX
140を介して第1の読取バッファ141内にロードさ
れる。その後、第1の読取バッファ141内のデータは
、好ましくは80ビツトの区分づつ記録読取バッファ1
42に転送され、他のセグメントからの第2の読取動作
が直ちに継続可能なようにされる。読取バッファ142
からのデータは8:1のマルチプレクサ(M U X
)143に導かれ、クロックサイクル毎に80ビツトづ
つまとめてデータを送出する。転送されるべき最初の8
0ビツトワードは、MMUのコマンドバッファ内の“ス
タート4倍長ワード”のフィルドによって決まる。その
後に転送されるべき80ビフトワードの数は、コマンド
バッファ内の“4倍長ワード数′のフィールドによって
決まる。
動作を行う際に関与するデータ路を明瞭に例示した、M
MU36とACUのMDP74のより詳細な内訳が示し
である。ビットの数に関するデータ路の好ましい幅がそ
れぞれの箇所に示してあり、そこではデータラインが二
重のスラッシュ(//)記号で横切られている。前述し
たように、全てのメモリ動作は64バイトの単位量でな
される。データ読取動作が実行されるとき、MMU内の
指定されたメモリセグメントからの1バンク、つまり6
40のDRAMが読み出され、DRAMバイパスMUX
140を介して第1の読取バッファ141内にロードさ
れる。その後、第1の読取バッファ141内のデータは
、好ましくは80ビツトの区分づつ記録読取バッファ1
42に転送され、他のセグメントからの第2の読取動作
が直ちに継続可能なようにされる。読取バッファ142
からのデータは8:1のマルチプレクサ(M U X
)143に導かれ、クロックサイクル毎に80ビツトづ
つまとめてデータを送出する。転送されるべき最初の8
0ビツトワードは、MMUのコマンドバッファ内の“ス
タート4倍長ワード”のフィルドによって決まる。その
後に転送されるべき80ビフトワードの数は、コマンド
バッファ内の“4倍長ワード数′のフィールドによって
決まる。
メモリモジュールから送出された80ビツトのデータワ
ードは分割されて、AC1J内に存在する2つのMDP
モジュール70(第3及び4図参照)に転送される。次
いで各MDPは、好ましくは何等かの形の変更ハミング
コードに基づき、ダブルビットエラーの修正と検出、及
び必要ならシングルビットエラーの修正を行うことによ
って40ビツトづつを処理する。
ードは分割されて、AC1J内に存在する2つのMDP
モジュール70(第3及び4図参照)に転送される。次
いで各MDPは、好ましくは何等かの形の変更ハミング
コードに基づき、ダブルビットエラーの修正と検出、及
び必要ならシングルビットエラーの修正を行うことによ
って40ビツトづつを処理する。
一方の第2MDP74の動作と構成を次に説明するが、
これは第2MDP76にも同様に当てはまる。すなわち
、第1MDP74について図示したように、MMtJ読
取バッファ141から転送された80ビツトデータワー
ドのうち40ビツトがラッチ70内にラッチされ、次い
でシンドロームデコーダ及びデータ修正装置145に転
送される。
これは第2MDP76にも同様に当てはまる。すなわち
、第1MDP74について図示したように、MMtJ読
取バッファ141から転送された80ビツトデータワー
ドのうち40ビツトがラッチ70内にラッチされ、次い
でシンドロームデコーダ及びデータ修正装置145に転
送される。
ラッチ144の出力は、チエツクビット発生器146を
介してチエツクビットを発生するのにも使われ、チエツ
クビット発生器146の出力がシンドロームデコード装
置145内で組み合わされ、データの有効性を確認する
と共に、必要に応じて適切な修正を行ったりエラー信号
を与えるのに使われる。その後、修正されたデータはパ
リティ発生器147に導かれて処理が施され、その結果
得られたデータがラッチ148にラッチされ、そこから
SCU (第3図の14)に伝送可能となる。
介してチエツクビットを発生するのにも使われ、チエツ
クビット発生器146の出力がシンドロームデコード装
置145内で組み合わされ、データの有効性を確認する
と共に、必要に応じて適切な修正を行ったりエラー信号
を与えるのに使われる。その後、修正されたデータはパ
リティ発生器147に導かれて処理が施され、その結果
得られたデータがラッチ148にラッチされ、そこから
SCU (第3図の14)に伝送可能となる。
上記の読取動作が完了すると、MMC(第3図の70)
はそれぞれのセグメントコマンドバッファ(第10図の
180)内の°利用可能な状態”の指示を更新し、さら
にメモリ動作を続行可能なことを示す。
はそれぞれのセグメントコマンドバッファ(第10図の
180)内の°利用可能な状態”の指示を更新し、さら
にメモリ動作を続行可能なことを示す。
シンドロームデコーダ及びデータ修正装置145のデー
タは、一対のシリアルに接続されたI10マージバッフ
1149と150にも与えられ、そこからバッファされ
たデータがバイトマージマルチプレクサ151に転送さ
れる。マルチプレクサ151はデコーダ修正装置146
から直接修正されたデータも受け取り、マルチプレクサ
151に直接与えられたバイト選択信号を指標として用
いて、書込路に中断されるべき読取データを発生する。
タは、一対のシリアルに接続されたI10マージバッフ
1149と150にも与えられ、そこからバッファされ
たデータがバイトマージマルチプレクサ151に転送さ
れる。マルチプレクサ151はデコーダ修正装置146
から直接修正されたデータも受け取り、マルチプレクサ
151に直接与えられたバイト選択信号を指標として用
いて、書込路に中断されるべき読取データを発生する。
チエツクビット発生器146の出力を受け取り、そこか
ら1つのマークビットを発生するのに、マークビット発
生器152が使われる。マークビットは書込路内におけ
るデータの完全性を確かめるために利用でき、この点に
ついては後で詳しく説明する。向上記の動作において、
MMC及びMCDC千両エールはコマンド情報と指標を
デコードし、SCUからMMCへ直接アドレスをストロ
ーブする。メモリ中のあるセグメントの一部を形成する
DRAMバンクへデータをロードしたりまたはそこから
アンロードするために、DRAMのサイクル進行はDC
Aモジュール116(第6B図)を介して行われる。D
RAMからMMU読取バッファ141 (第8図)への
データのランチ及び読取バッファ142内へのデータの
転送は、MMC及びMCD両モジュールの制御下で行わ
れる。このデータ転送が完了すると、“読取レディ”コ
マンドがSCUに伝送され、SCUをACUとリンクし
ているコマンドラインを介して対応した。
ら1つのマークビットを発生するのに、マークビット発
生器152が使われる。マークビットは書込路内におけ
るデータの完全性を確かめるために利用でき、この点に
ついては後で詳しく説明する。向上記の動作において、
MMC及びMCDC千両エールはコマンド情報と指標を
デコードし、SCUからMMCへ直接アドレスをストロ
ーブする。メモリ中のあるセグメントの一部を形成する
DRAMバンクへデータをロードしたりまたはそこから
アンロードするために、DRAMのサイクル進行はDC
Aモジュール116(第6B図)を介して行われる。D
RAMからMMU読取バッファ141 (第8図)への
データのランチ及び読取バッファ142内へのデータの
転送は、MMC及びMCD両モジュールの制御下で行わ
れる。このデータ転送が完了すると、“読取レディ”コ
マンドがSCUに伝送され、SCUをACUとリンクし
ているコマンドラインを介して対応した。
“5ENDDATA”をSCUから受け取った後、AC
N内に位置したMDPへの4倍長ワードの転送が開始さ
れる。
N内に位置したMDPへの4倍長ワードの転送が開始さ
れる。
次に第9図を参照すると、データ書込動作を処理でる際
に関与するA CU/MM Uロジックブロックのブロ
ック図が示しである。データ読取動作の場合と同様、デ
ータ書込シーケンスはSCUからMMC内の選択された
セグメントコマンドがバッファへの適切なコマンド情報
の転送によって開始される。SCUからメモリサブシス
テムへのデータの転送時、MMC及びMCD両モジュー
ルがコマンド情報と指標をデコードし、関与する特定の
メモリ動作がCPUまたはI10装置によって要求され
ていないかどうかを判定する。さらに、バンク選択情報
がデコードされ、SCUからのアドレスが選択されたセ
グメント内にストローブされて、DRAMのサイクルタ
イミングを開始する。
に関与するA CU/MM Uロジックブロックのブロ
ック図が示しである。データ読取動作の場合と同様、デ
ータ書込シーケンスはSCUからMMC内の選択された
セグメントコマンドがバッファへの適切なコマンド情報
の転送によって開始される。SCUからメモリサブシス
テムへのデータの転送時、MMC及びMCD両モジュー
ルがコマンド情報と指標をデコードし、関与する特定の
メモリ動作がCPUまたはI10装置によって要求され
ていないかどうかを判定する。さらに、バンク選択情報
がデコードされ、SCUからのアドレスが選択されたセ
グメント内にストローブされて、DRAMのサイクルタ
イミングを開始する。
第9図に示したように、データはラッチ160を介して
各MDP内に受け取られ、倍長ワード(4バイトワード
)のパリティが転送された各4倍長ワード毎にワードパ
リティチエツクモジュール162によってチエツクされ
、試験の結果が陽であると適切なエラー信号が発生され
る。試験の結果が陽でなければ、SCUからのランチさ
れた倍長ワードデータが2:1のマルチプレクサ(MU
X)164に送られ、MUX 164は(第8図の読取
データ路から)読取データを構成する倍長ワード入力も
受け取る。MUX164の出力は、データパターン発生
器168から倍長ワード入力を受け取る別の2:1のマ
ルチプレクサ(MUX)166で多重化される。チエツ
クピット発生器モジュール170が、MUX 166か
らそこに送られたデータを受け取り、変更ハミングコー
ドに基づいて各倍長ワード毎に所定数のチエツクビット
、好ましくは7つのチエツクビットを発生する。この出
力が第8図のマークビット発生器152から発生された
ピットと組み合わされ、40ビツトの出力を生じる。チ
エツクピット発生器152の出力はラッチ172に送ら
れ、そこから40ビツトのデータが得られてメモリ内の
対応したMMU36へと転送される。
各MDP内に受け取られ、倍長ワード(4バイトワード
)のパリティが転送された各4倍長ワード毎にワードパ
リティチエツクモジュール162によってチエツクされ
、試験の結果が陽であると適切なエラー信号が発生され
る。試験の結果が陽でなければ、SCUからのランチさ
れた倍長ワードデータが2:1のマルチプレクサ(MU
X)164に送られ、MUX 164は(第8図の読取
データ路から)読取データを構成する倍長ワード入力も
受け取る。MUX164の出力は、データパターン発生
器168から倍長ワード入力を受け取る別の2:1のマ
ルチプレクサ(MUX)166で多重化される。チエツ
クピット発生器モジュール170が、MUX 166か
らそこに送られたデータを受け取り、変更ハミングコー
ドに基づいて各倍長ワード毎に所定数のチエツクビット
、好ましくは7つのチエツクビットを発生する。この出
力が第8図のマークビット発生器152から発生された
ピットと組み合わされ、40ビツトの出力を生じる。チ
エツクピット発生器152の出力はラッチ172に送ら
れ、そこから40ビツトのデータが得られてメモリ内の
対応したMMU36へと転送される。
第1MDP74に関連して上述したモジュラロジックと
動作は、第2MDP76にも同様に当てはまり、第2M
DP76もSCUから倍長ワードデータを受け取り、4
0ビツトのラッチデータを発生する。これらのデータが
第1MDP74のデータ出力と組み合わされ、その結果
得られた80ビツトのデータがMMU36に送られる。
動作は、第2MDP76にも同様に当てはまり、第2M
DP76もSCUから倍長ワードデータを受け取り、4
0ビツトのラッチデータを発生する。これらのデータが
第1MDP74のデータ出力と組み合わされ、その結果
得られた80ビツトのデータがMMU36に送られる。
すなわち、データは1:8のデマルチプレクサ(DEM
UX)174を介して送られ、前述したようにMMU(
第3図の70)及びOCA (第5図の116)両モジ
ュールの制御下で、対応した第1の書込バッファ1フ6
内に記憶される。その後、多重分離されバンファされた
データは80ビツトの区分づつ第2の書込バッファ17
8に転送され、連続したデータブロックが最小のアイド
ル時間でSCUからMMUへ転送可能とされる。
UX)174を介して送られ、前述したようにMMU(
第3図の70)及びOCA (第5図の116)両モジ
ュールの制御下で、対応した第1の書込バッファ1フ6
内に記憶される。その後、多重分離されバンファされた
データは80ビツトの区分づつ第2の書込バッファ17
8に転送され、連続したデータブロックが最小のアイド
ル時間でSCUからMMUへ転送可能とされる。
データは第2の書込バッファ178から、指定されたメ
モリセグメント内の所定のDRAMバンクへと転送され
る。データ書込動作の最後に、MMUがSCUのために
データとセグメントコマンドバッファの状態を更新する
。
モリセグメント内の所定のDRAMバンクへと転送され
る。データ書込動作の最後に、MMUがSCUのために
データとセグメントコマンドバッファの状態を更新する
。
“読取−更新−書込動作”を容易とするため、第8図の
読取データ路と第9図の書込データ路がリンクされてい
る。メモリサブシステムへの書込コマンドがバイトの書
込(すなわち部分的な倍長ワード)を必要とする場合に
は、まずMMC(第3図の70)がメモリから完全な1
ブロツクを受け取り、チエツクビットの発生に充分なデ
ータを得ることが重要である。なぜなら、書込データ用
のチエツクビットの発生は、データのブロックを定義す
る一定数のバイト、好ましくは4バイトに基づいて行わ
れるからである。最小数のバイト、ここでは4バイトよ
り小さいデータがメモリに書き込まれるとき、チエツク
ビットの発生に必要な最小数のバイトを形成するため、
まず特定のアドレスされたメモリロケーションに順次隣
接するメモリロケーションに記憶されたデータが書き込
み路に読み出され、書き込むべき対象データとマージさ
れる。次いで、メモリから読み出されたデータと書き込
むべきデータを含む完全な1ブロツクのデータがメモリ
へ書き込まれる前に、必要なチエツクビットがマージデ
ータに基づいて発生される。データの完全性は、マージ
データに関し発生されたチエツクビットに基づいて維持
される。
読取データ路と第9図の書込データ路がリンクされてい
る。メモリサブシステムへの書込コマンドがバイトの書
込(すなわち部分的な倍長ワード)を必要とする場合に
は、まずMMC(第3図の70)がメモリから完全な1
ブロツクを受け取り、チエツクビットの発生に充分なデ
ータを得ることが重要である。なぜなら、書込データ用
のチエツクビットの発生は、データのブロックを定義す
る一定数のバイト、好ましくは4バイトに基づいて行わ
れるからである。最小数のバイト、ここでは4バイトよ
り小さいデータがメモリに書き込まれるとき、チエツク
ビットの発生に必要な最小数のバイトを形成するため、
まず特定のアドレスされたメモリロケーションに順次隣
接するメモリロケーションに記憶されたデータが書き込
み路に読み出され、書き込むべき対象データとマージさ
れる。次いで、メモリから読み出されたデータと書き込
むべきデータを含む完全な1ブロツクのデータがメモリ
へ書き込まれる前に、必要なチエツクビットがマージデ
ータに基づいて発生される。データの完全性は、マージ
データに関し発生されたチエツクビットに基づいて維持
される。
第8図のブロック図において、前記したマージ動作のた
めの読取データは、マージバッファ149.150とバ
イトマージマルチプレクサ151によって与えられるバ
イトマージ路を介してメモリから得られ、データはそこ
から書込路MUX 164(第9図)に送られた後、メ
モリに書き込まれる。
めの読取データは、マージバッファ149.150とバ
イトマージマルチプレクサ151によって与えられるバ
イトマージ路を介してメモリから得られ、データはそこ
から書込路MUX 164(第9図)に送られた後、メ
モリに書き込まれる。
この種の要求は、バイト書込とし得るI10書込によっ
て発生可能である。読取動作の初期段階時に、I10書
込データが第1の書込バッファ176(第9図参照)を
介して転送され、第2の書込バッファ178から第8図
のDRAMバイパスマルチプレクサ140によって限定
されたDRAMバイパス路を介して第1の読取バンファ
141、さらに第2の読取バッファ142へと転送され
る。
て発生可能である。読取動作の初期段階時に、I10書
込データが第1の書込バッファ176(第9図参照)を
介して転送され、第2の書込バッファ178から第8図
のDRAMバイパスマルチプレクサ140によって限定
されたDRAMバイパス路を介して第1の読取バンファ
141、さらに第2の読取バッファ142へと転送され
る。
次いで、1つまたは2つの4倍長ワードが読取バッファ
142から、ラップマルチプレクサ143を介して対応
したMDP、に転送され、マージバッファ149.15
0とバイトマージマルチプレクサ151を介してI10
書込データとバイトマージされる。要するに、新しいチ
エツクビットが発生可能なように、I10書込データの
バイトは必要な読取データのバイトと組み合わされる。
142から、ラップマルチプレクサ143を介して対応
したMDP、に転送され、マージバッファ149.15
0とバイトマージマルチプレクサ151を介してI10
書込データとバイトマージされる。要するに、新しいチ
エツクビットが発生可能なように、I10書込データの
バイトは必要な読取データのバイトと組み合わされる。
チエツクビットの発生後、利用可能なデータをMMU3
6内にロードする準備が整う。
6内にロードする準備が整う。
読取−変更−書込動作のシーケンスは、5CU(第3図
の14)内の制御ロジックからMMC内のそれぞれのセ
グメントコマンドバッファ(第10図の180.181
)に対するコマンド情報の転送によって開始される。そ
の後、MMC及びMCD両モジュールが協働して、コマ
ンド情報(すなわち書込コマンド)と選択すべきDRA
Mの特定バンク(0または1)に関する情報をデコード
し、行アドレスから始まって列アドレスに終る指定のア
ドレスデータをMMU内にストローブする。さらに、S
CUからの状態ビットが受け取られてデコードされ、D
RAM読取サイクルのタイミングが開始される。次いで
MMCの制御下において、MDPがI10書込データを
MMUに送る。その後、MMC及びMCD両モジュール
の複合制御下で、I10書込データが1:8の付設デマ
ルチプレクサ174を介して書込バッファ176.17
8(第9図)に受け取られる。次いでデータは、DRA
Mバイパスを介して読取バッファ141.142の両方
に移される。その後、データはマルチプレクサ143を
介して対応したMDPに転送され、バイトマージングが
行われる。
の14)内の制御ロジックからMMC内のそれぞれのセ
グメントコマンドバッファ(第10図の180.181
)に対するコマンド情報の転送によって開始される。そ
の後、MMC及びMCD両モジュールが協働して、コマ
ンド情報(すなわち書込コマンド)と選択すべきDRA
Mの特定バンク(0または1)に関する情報をデコード
し、行アドレスから始まって列アドレスに終る指定のア
ドレスデータをMMU内にストローブする。さらに、S
CUからの状態ビットが受け取られてデコードされ、D
RAM読取サイクルのタイミングが開始される。次いで
MMCの制御下において、MDPがI10書込データを
MMUに送る。その後、MMC及びMCD両モジュール
の複合制御下で、I10書込データが1:8の付設デマ
ルチプレクサ174を介して書込バッファ176.17
8(第9図)に受け取られる。次いでデータは、DRA
Mバイパスを介して読取バッファ141.142の両方
に移される。その後、データはマルチプレクサ143を
介して対応したMDPに転送され、バイトマージングが
行われる。
MMCの制御下で、それぞれのMDPがMMUから書込
データを受け取り、エラーをチエツクして、必要なら修
正を行うかあるいは適切なエラー信号を発生し、I10
マージバッファ(第8図の149.150)において読
取データのバイトをI10書込データのバイトとマージ
し、有効な倍長ワードを発生する。また、MDPは各倍
長ワード毎に7つのチエツクビットを発生し、マークビ
ットを設定し、さらにSCUからのコマンド信号の要求
に応じて1つまたは2つの4倍長ワードのデータをMM
Uに転送する。追加のシングルビットエラーが後で発生
される場合でも、検出されたダブルビットエラーを含む
記憶データに関するダブルビットエラー検出用の“マー
ク”ビットなど、追加のエラー指示ビットを用いること
もできる。
データを受け取り、エラーをチエツクして、必要なら修
正を行うかあるいは適切なエラー信号を発生し、I10
マージバッファ(第8図の149.150)において読
取データのバイトをI10書込データのバイトとマージ
し、有効な倍長ワードを発生する。また、MDPは各倍
長ワード毎に7つのチエツクビットを発生し、マークビ
ットを設定し、さらにSCUからのコマンド信号の要求
に応じて1つまたは2つの4倍長ワードのデータをMM
Uに転送する。追加のシングルビットエラーが後で発生
される場合でも、検出されたダブルビットエラーを含む
記憶データに関するダブルビットエラー検出用の“マー
ク”ビットなど、追加のエラー指示ビットを用いること
もできる。
1つのデータの4倍長ワードがクロックサイクル毎にM
MUによって受け取られ、このような各4倍長ワードが
付設のデマルチプレクサ174を介して書込バッファ(
第9図の176.178)にロードされる。その後、書
込データの全ての有効な倍長ワードが、適切なDRAM
タイミングに基づいてDRAM内にロードされる。MM
C及びMCD両モジュールはDRAMのタイミングシー
ケンスを完了し、最終的にSCUに係わるセグメントコ
マンドバッファ(180,181)及びデータの状態を
更新する。
MUによって受け取られ、このような各4倍長ワードが
付設のデマルチプレクサ174を介して書込バッファ(
第9図の176.178)にロードされる。その後、書
込データの全ての有効な倍長ワードが、適切なDRAM
タイミングに基づいてDRAM内にロードされる。MM
C及びMCD両モジュールはDRAMのタイミングシー
ケンスを完了し、最終的にSCUに係わるセグメントコ
マンドバッファ(180,181)及びデータの状態を
更新する。
別の混合式モードのメモリ動作は“データ書込−読取動
作”と称され、この動作ではまずデータがあるロケーシ
ョンに書き込まれ、次いで同じロケーションから読み出
される。この動作の書込サイクル時には、メモリセグメ
ントを構成する640のDRAM全てには書き込まれな
いのが好ましい。
作”と称され、この動作ではまずデータがあるロケーシ
ョンに書き込まれ、次いで同じロケーションから読み出
される。この動作の書込サイクル時には、メモリセグメ
ントを構成する640のDRAM全てには書き込まれな
いのが好ましい。
しかし、動作の読取サイクル時には、640のDRAM
全てが読み出される。−船釣な書込−読取動作のシーケ
ンスは、適切なコマンド情報のSCUからMMU内の選
択されたコマンドバッファへの転送によって開始される
。データのメモリサブシステムへの転送は、データをM
DPへ送りまたマスク情報をMMCへ送ることで、SC
Uによって達成される。MMCとMCDが協働して、コ
マンド情@(書込−読取コマンドと付設の指標及びバン
ク選択情報)をデコードする。次いで、指定のアドレス
が選択されたメモリセグメント内にストローブされ、D
RAMサイクルのタイミングがMMCの制御下で開始さ
れる。両MDPがクロックサイクル毎に1つの4倍長ワ
ードのデータを受け取り、各4倍長ワードの転送毎に倍
長ワードのパリティをチエツクする。7つのチエツクビ
ットが各倍長ワード毎に発生され、データがMDPから
MMUへ転送される。
全てが読み出される。−船釣な書込−読取動作のシーケ
ンスは、適切なコマンド情報のSCUからMMU内の選
択されたコマンドバッファへの転送によって開始される
。データのメモリサブシステムへの転送は、データをM
DPへ送りまたマスク情報をMMCへ送ることで、SC
Uによって達成される。MMCとMCDが協働して、コ
マンド情@(書込−読取コマンドと付設の指標及びバン
ク選択情報)をデコードする。次いで、指定のアドレス
が選択されたメモリセグメント内にストローブされ、D
RAMサイクルのタイミングがMMCの制御下で開始さ
れる。両MDPがクロックサイクル毎に1つの4倍長ワ
ードのデータを受け取り、各4倍長ワードの転送毎に倍
長ワードのパリティをチエツクする。7つのチエツクビ
ットが各倍長ワード毎に発生され、データがMDPから
MMUへ転送される。
MMCとMCPの制御下で、MMUがクロックサイクル
毎に80ビツトのデータを受け取り、そのデータを付設
のデマルチプレクサ174を介して書込バッファ(第9
図の176)にロードする。
毎に80ビツトのデータを受け取り、そのデータを付設
のデマルチプレクサ174を介して書込バッファ(第9
図の176)にロードする。
次いで、データは書込バッファ178に移された後、D
RAMの適切なタイミングでDRAM内にロードされ、
DRAMサイクルの書込部分は完了する。
RAMの適切なタイミングでDRAM内にロードされ、
DRAMサイクルの書込部分は完了する。
その後、DRAMサイクルの読取部分が開始され、DR
AMの適切なタイミング時点において読取データがDR
AMで利用可能となり、読取バッファ141 (第8図
)内にロードされる。MMCとMCDの制御下で、DR
AMのタイミングシーケンスが完了し、“読取レディ”
信号がSCUに伝送される0次いで、SCUから” 5
IENDDATA”コマンドを受け取ると、各4倍長ワ
ードが両MDPを介してSCUに転送されるMMCの制
御下で、両MDPは1クロツクサイクル毎に1つの4倍
長ワードのデータをMMUから受け取り、エラーをチエ
ツクし、必要なら適切なシングルピントの修正を行って
、倍長ワードのパリティを発生する。
AMの適切なタイミング時点において読取データがDR
AMで利用可能となり、読取バッファ141 (第8図
)内にロードされる。MMCとMCDの制御下で、DR
AMのタイミングシーケンスが完了し、“読取レディ”
信号がSCUに伝送される0次いで、SCUから” 5
IENDDATA”コマンドを受け取ると、各4倍長ワ
ードが両MDPを介してSCUに転送されるMMCの制
御下で、両MDPは1クロツクサイクル毎に1つの4倍
長ワードのデータをMMUから受け取り、エラーをチエ
ツクし、必要なら適切なシングルピントの修正を行って
、倍長ワードのパリティを発生する。
次いで、データは両MDPからSCUに転送され、その
後MMCからSCUに係わるセグメントコマンドバッフ
ァの状態を更新する。
後MMCからSCUに係わるセグメントコマンドバッフ
ァの状態を更新する。
さらに別のメモリ動作は、“データ書込−パス動作”と
称される。この動作は通常の書込サイクルと同じ書込タ
イミングに基づいてなされ、この動作中、DRAM書込
バッファ(176,178)がロードされた直後、デー
タをDRAM読取バンファ(第8図の141.142)
へ直接送るためにDRAMバイパス路が使われる。書込
サイクル中全てのデータが有効なので、メモリのセグメ
ントを構成する全てのDRAMが書き込まれ、DRAM
読取バッファ内に位置したデータは読取動作と全く同じ
方法でアンロードされる。
称される。この動作は通常の書込サイクルと同じ書込タ
イミングに基づいてなされ、この動作中、DRAM書込
バッファ(176,178)がロードされた直後、デー
タをDRAM読取バンファ(第8図の141.142)
へ直接送るためにDRAMバイパス路が使われる。書込
サイクル中全てのデータが有効なので、メモリのセグメ
ントを構成する全てのDRAMが書き込まれ、DRAM
読取バッファ内に位置したデータは読取動作と全く同じ
方法でアンロードされる。
次に第10図を参照すれば、第2及び3図のACU34
で使われるMMCモジュール70のより詳細なブロック
図が示しである。MMC70は一対のコマンドバッファ
180と181を含み、ACUがリンクされるMMUモ
ジュール36内の2つのメモリセグメントの各々に対し
て1つのコマンドバッファが専用となっている。各コマ
ンドバッファは、アドレスされるメモリセグメント、ア
ドレスされるメモリバンク、行われる特定のメモリ動作
、及び転送されるべきデータの4倍長ワードの所望数を
それぞれ示す信号を含め、コマンド信号をSCUから受
け取り可能な1′6ビツトのレジスタであるのが好まし
い。セグメントコマンドバッファの動作を制御するコマ
ンドビット指示の包括的なリストは、前に与えである。
で使われるMMCモジュール70のより詳細なブロック
図が示しである。MMC70は一対のコマンドバッファ
180と181を含み、ACUがリンクされるMMUモ
ジュール36内の2つのメモリセグメントの各々に対し
て1つのコマンドバッファが専用となっている。各コマ
ンドバッファは、アドレスされるメモリセグメント、ア
ドレスされるメモリバンク、行われる特定のメモリ動作
、及び転送されるべきデータの4倍長ワードの所望数を
それぞれ示す信号を含め、コマンド信号をSCUから受
け取り可能な1′6ビツトのレジスタであるのが好まし
い。セグメントコマンドバッファの動作を制御するコマ
ンドビット指示の包括的なリストは、前に与えである。
また、MMC70は一対のコマンド実行ロジックモジュ
ール182と183を含み、各ロジックモジュールがM
MCによってアドレス可能なセグメントの1つに対し専
用となっている。ロジックモジュール182.183は
、関連セグメントの状態と対応マスクサイクルの状態を
示す信号をSCUから受け取り、対応データがメモリに
書き込まれるべきかどうかの確認をこれらの信号が与え
る。
ール182と183を含み、各ロジックモジュールがM
MCによってアドレス可能なセグメントの1つに対し専
用となっている。ロジックモジュール182.183は
、関連セグメントの状態と対応マスクサイクルの状態を
示す信号をSCUから受け取り、対応データがメモリに
書き込まれるべきかどうかの確認をこれらの信号が与え
る。
MDPモジュール(第3及び40図の64.76)の動
作用制御I信号の発生、及びコマンド実行ロジック18
2から発生されたコマンドに基づ<DDPモジュール(
第5図の106)内でのデータ路制御のため、データ路
制御モジュール184が設けられている。同様に、アド
レス路![alモジュール185も設けられており、コ
マンド実行ロジックモジュール182と183から受け
取ったメモリコマンドのアドレス部分を受け入れ、SC
Uに関連されるべき指標と同じ<SCUに中継されるべ
き行/列選択信号を発生する。またコマンド実行ロジッ
クモジュール182と183は、SCUに直接中継され
ると共に、対応したセグメントに係わるMCDモジュー
ル72へのコマンドと、MMCの状態及びSCUがらメ
モリコマンドを受け取る対応したセグメントバッファの
利用可能性を示す信号とを含んだ信号も発生する0次に
第11図を参照すれば、本発明のACU34で用いるの
に適したMCDモジュール72に関する望ましいモジュ
ラ構成の詳しいダイアダラム表示である。
作用制御I信号の発生、及びコマンド実行ロジック18
2から発生されたコマンドに基づ<DDPモジュール(
第5図の106)内でのデータ路制御のため、データ路
制御モジュール184が設けられている。同様に、アド
レス路![alモジュール185も設けられており、コ
マンド実行ロジックモジュール182と183から受け
取ったメモリコマンドのアドレス部分を受け入れ、SC
Uに関連されるべき指標と同じ<SCUに中継されるべ
き行/列選択信号を発生する。またコマンド実行ロジッ
クモジュール182と183は、SCUに直接中継され
ると共に、対応したセグメントに係わるMCDモジュー
ル72へのコマンドと、MMCの状態及びSCUがらメ
モリコマンドを受け取る対応したセグメントバッファの
利用可能性を示す信号とを含んだ信号も発生する0次に
第11図を参照すれば、本発明のACU34で用いるの
に適したMCDモジュール72に関する望ましいモジュ
ラ構成の詳しいダイアダラム表示である。
MCDは、MMCモジュール7oがら制御及び状態コマ
ンドを受け取る入力ラッチ/スタートロジックモジュー
ル200を含む。入力ラッチ/スタートロジックモジュ
ール200に送られる信号は、MCDモジュールによっ
て制御される2つのセグメント(セグメント0とセグメ
ントl)に差し向けられるコマンドと、MMC状態信号
と、特定のメモリ動作がステップモードの動作下で行わ
れるべきことをMCDモジュールに示すステップモード
(SM)エネーブル信号を含む。入力される制御信号に
応じて、入力ラッチ/スタートロジックモジュール20
0は、アドレスDRAMのザイルルを開始させるための
コマンド信号を含め、対応した一組の制御信号を発生す
る。
ンドを受け取る入力ラッチ/スタートロジックモジュー
ル200を含む。入力ラッチ/スタートロジックモジュ
ール200に送られる信号は、MCDモジュールによっ
て制御される2つのセグメント(セグメント0とセグメ
ントl)に差し向けられるコマンドと、MMC状態信号
と、特定のメモリ動作がステップモードの動作下で行わ
れるべきことをMCDモジュールに示すステップモード
(SM)エネーブル信号を含む。入力される制御信号に
応じて、入力ラッチ/スタートロジックモジュール20
0は、アドレスDRAMのザイルルを開始させるための
コマンド信号を含め、対応した一組の制御信号を発生す
る。
より詳しく言えば、セグメントOに係わるサイクルコマ
ンド信号が発生され、セグメントθ用のDRAMコント
ローラ201に与えられる。セグメント1に係わる対応
したサイクルコマンド信号はセグメント1用の別のDR
AMコントローラ202に与えられる。サイクルコマン
ドを受け取ると、DRAMコントローラは、行アドレス
選択(RAS)信号、列アドレス選択(CAS)信号、
及び書込エネーブル(WE)信号を含め、MMUのアド
レスされるセグメント内に位置したDRAMの動作を制
御するのに使われるDRAM制御信号を発生する。
ンド信号が発生され、セグメントθ用のDRAMコント
ローラ201に与えられる。セグメント1に係わる対応
したサイクルコマンド信号はセグメント1用の別のDR
AMコントローラ202に与えられる。サイクルコマン
ドを受け取ると、DRAMコントローラは、行アドレス
選択(RAS)信号、列アドレス選択(CAS)信号、
及び書込エネーブル(WE)信号を含め、MMUのアド
レスされるセグメント内に位置したDRAMの動作を制
御するのに使われるDRAM制御信号を発生する。
またMCDモジエール72は、メモリサブシステムが自
己テストモードを通じてサイクル進行されるときに制御
及び状態信号を発生し、メモリサブシステムを構成する
各種モジュールの動作上の安全性をテストするための埋
込式自己テスト(BIST)コントローラ203も含ん
でいる。
己テストモードを通じてサイクル進行されるときに制御
及び状態信号を発生し、メモリサブシステムを構成する
各種モジュールの動作上の安全性をテストするための埋
込式自己テスト(BIST)コントローラ203も含ん
でいる。
すなわち、BISTコントローラ203はMMC状態信
号とステップモード(SM)エネーブル信号を受け取り
、セグメント0と1に係わる特定のステップモードエネ
ーブル信号と共に、対応した自己テストコマンド及び状
態信号を発生する。さらに、BISTコントローラ20
3は、RAS。
号とステップモード(SM)エネーブル信号を受け取り
、セグメント0と1に係わる特定のステップモードエネ
ーブル信号と共に、対応した自己テストコマンド及び状
態信号を発生する。さらに、BISTコントローラ20
3は、RAS。
CAS及びWEの各信号を含め、自己テストモードでの
MMU内におけるDRAM動作を制御するのに使われる
3Mコマンドも発生する。
MMU内におけるDRAM動作を制御するのに使われる
3Mコマンドも発生する。
ステップモードコントローラ204もMCD72内に設
けられ、入力ラッチ/スタートロジックモジュール20
0から送出されたSMサイクルコマンドを受け取り、B
I STコントローラ203から送出されるコマンド
と同様にCAS、RAS及びWEの各信号を含み、ステ
ップモードでのMMU内におけるDRAM動作を制御す
るのに使われる対応した3Mコマンドを発生する。また
ステップモードコントローラ204は、セグメント0及
びlに係わる別個の3M状態コマンドも発生する。BI
STコントローラ203とステップモートコントローラ
204から発生される二組みの3Mコマンドは2:1′
のマルチプレクサ(MUX)205に送られ、該マルチ
プレクサ205がMMCからMCDへ中継されたSMエ
ネーブル信号に基づいて上記両コントローラのいずれか
からの3Mコマンドの選択を可能とする。
けられ、入力ラッチ/スタートロジックモジュール20
0から送出されたSMサイクルコマンドを受け取り、B
I STコントローラ203から送出されるコマンド
と同様にCAS、RAS及びWEの各信号を含み、ステ
ップモードでのMMU内におけるDRAM動作を制御す
るのに使われる対応した3Mコマンドを発生する。また
ステップモードコントローラ204は、セグメント0及
びlに係わる別個の3M状態コマンドも発生する。BI
STコントローラ203とステップモートコントローラ
204から発生される二組みの3Mコマンドは2:1′
のマルチプレクサ(MUX)205に送られ、該マルチ
プレクサ205がMMCからMCDへ中継されたSMエ
ネーブル信号に基づいて上記両コントローラのいずれか
からの3Mコマンドの選択を可能とする。
マルチプレクサ205によって選択された3Mコマンド
は別の2:1のマルチプレクサ(MUX)206に送ら
れ、該マルチプレクサ206はDRAMコントローラ2
01から発生されたセグメントOに係わるコマンド信号
も受け取り、BISTコントローラ203から発生され
たセグメントOに係わる3Mエネーブルコマンドに基づ
いて、二組みの入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ206の出力は、MMUのセ
グメントOをベースとしたDRAMの動作を制御するた
め、MMUに中継されるべき最終的なRAS 。
は別の2:1のマルチプレクサ(MUX)206に送ら
れ、該マルチプレクサ206はDRAMコントローラ2
01から発生されたセグメントOに係わるコマンド信号
も受け取り、BISTコントローラ203から発生され
たセグメントOに係わる3Mエネーブルコマンドに基づ
いて、二組みの入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ206の出力は、MMUのセ
グメントOをベースとしたDRAMの動作を制御するた
め、MMUに中継されるべき最終的なRAS 。
CAS及びWEの各制御信号を表す。
同じく、マルチプレクサ205からの3Mコマンドはセ
グメント1に係わる2:1のマルチプレクサ(MUX)
207にも送られ、該マルチプレクサ207は対応する
DRAMコントローラ202から発生されたコマンド信
号も受け取り、BISTコントローラ203から発生さ
れたセグメント1に係わる3Mエネーブルコマンドに基
づいて、二組の入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ207の出力は、MMUのセ
グメント1内に位置したDRAMの動作を制御するため
、MMUに中継されるべきRAS、、CAS及びWEの
各制御信号を表す。
グメント1に係わる2:1のマルチプレクサ(MUX)
207にも送られ、該マルチプレクサ207は対応する
DRAMコントローラ202から発生されたコマンド信
号も受け取り、BISTコントローラ203から発生さ
れたセグメント1に係わる3Mエネーブルコマンドに基
づいて、二組の入力コマンドのうちいずれかの選択を可
能とする。マルチプレクサ207の出力は、MMUのセ
グメント1内に位置したDRAMの動作を制御するため
、MMUに中継されるべきRAS、、CAS及びWEの
各制御信号を表す。
要するに上記の構成は、通常のメモリ動作時にMCD内
に配設されたDRAMコントローラ201と202に基
づいて、MMUを構成する2つのDRAMベースのメモ
リセグメントの各々を制御可能にする一方で、ステップ
モード動作時におけるMCDから独立なり RA M′
#!11iを可能とする。
に配設されたDRAMコントローラ201と202に基
づいて、MMUを構成する2つのDRAMベースのメモ
リセグメントの各々を制御可能にする一方で、ステップ
モード動作時におけるMCDから独立なり RA M′
#!11iを可能とする。
さらに上記の構成は、ステップモード動作時におけるD
RA Mml信号を、ステップモードコントローラ2
04またはBISTコントローラ203のいずれからも
発生可能とする。
RA Mml信号を、ステップモードコントローラ2
04またはBISTコントローラ203のいずれからも
発生可能とする。
DRAMコントローラ201と202は、DRAM制御
信号すなわちRASSCAS及びWEの各信号を、予め
定義された入力サイクルコマンドに基づいて順序付ける
状態マシンの形であるのが好ましい。またDRAMコン
トローラは、メモリシステムのクロックに使われる特定
の周波数に対する所定の対応に従ってDRAM制御信号
のタイミングを制御可能なように、プログラマブルな型
であるのが好ましい。尚、MCD72によって制御され
るMMU内の2つのセグメントは、(第2A図のインタ
リーブ構成から明らかなように)共通のデータ路を介し
てリンクされていることに留意されたい。従って、共通
のデータ路を衝突の生じない方法で利用可能とするため
、仲裁つまり優先順位付はロジック208がDRAMコ
ントローラに付設されている。
信号すなわちRASSCAS及びWEの各信号を、予め
定義された入力サイクルコマンドに基づいて順序付ける
状態マシンの形であるのが好ましい。またDRAMコン
トローラは、メモリシステムのクロックに使われる特定
の周波数に対する所定の対応に従ってDRAM制御信号
のタイミングを制御可能なように、プログラマブルな型
であるのが好ましい。尚、MCD72によって制御され
るMMU内の2つのセグメントは、(第2A図のインタ
リーブ構成から明らかなように)共通のデータ路を介し
てリンクされていることに留意されたい。従って、共通
のデータ路を衝突の生じない方法で利用可能とするため
、仲裁つまり優先順位付はロジック208がDRAMコ
ントローラに付設されている。
またDRAMコントローラ201と202は各々、対応
したメモリセグメントに係わるコントローラの通常のメ
モリ動作を示す状態信号も発生する。これらの信号はB
ISTコントローラ203から発生されたSMエネーブ
ル信号に基づき、それぞれ対応した2:1のマルチプレ
クサ209と210で、自己テスト状態信号と多重化さ
れる。
したメモリセグメントに係わるコントローラの通常のメ
モリ動作を示す状態信号も発生する。これらの信号はB
ISTコントローラ203から発生されたSMエネーブ
ル信号に基づき、それぞれ対応した2:1のマルチプレ
クサ209と210で、自己テスト状態信号と多重化さ
れる。
各DRAMコントローラから発生された状態信号は、通
常のメモリ動作時MMCに中継される;−方自己テスト
と動作時には、B I STコントローラ203から発
生された自己テスト状態信号が使われる。
常のメモリ動作時MMCに中継される;−方自己テスト
と動作時には、B I STコントローラ203から発
生された自己テスト状態信号が使われる。
さらに各DRAMコントローラ201と202は、書込
−バスのメモリ動作を実行するのに使われるバイパス選
択信号を発生する;この信号は、DRAMへのアクセス
路をバイパスするようにメモリ書込路を制御可能とし、
メモリに書き込まれつつあるデータが同じデータを読み
取るためもう一度DRAMへアクセスする必要なく、書
込バッファから直接読み取られるのを可能とする。前述
したように、バイパス選択信号はMMUに中継され、選
択されたセグメント内のDRAMへ書き込まれたばかり
で、対応した書込バッファ内に存在するデータをその対
応した書込みバッファにラッチせしめ、DRAMアクセ
ス動作へ進む必要なく瞬間的に読み取られるようにする
。
−バスのメモリ動作を実行するのに使われるバイパス選
択信号を発生する;この信号は、DRAMへのアクセス
路をバイパスするようにメモリ書込路を制御可能とし、
メモリに書き込まれつつあるデータが同じデータを読み
取るためもう一度DRAMへアクセスする必要なく、書
込バッファから直接読み取られるのを可能とする。前述
したように、バイパス選択信号はMMUに中継され、選
択されたセグメント内のDRAMへ書き込まれたばかり
で、対応した書込バッファ内に存在するデータをその対
応した書込みバッファにラッチせしめ、DRAMアクセ
ス動作へ進む必要なく瞬間的に読み取られるようにする
。
つまり、セグメントサイクルコマンドを受け取るは、D
RAMコントローラ201と202は第8図に関連して
前述したように、DRAMからのデータを対応した入力
読取バッファにラッチし、データ読取シーケンスを開始
させる制御信号を発生する。
RAMコントローラ201と202は第8図に関連して
前述したように、DRAMからのデータを対応した入力
読取バッファにラッチし、データ読取シーケンスを開始
させる制御信号を発生する。
次に第12図を参照すると、本発明に従って使用される
第6図のDDPモジュール106用の好ましいモジュラ
構成のより詳しい図が示しである。
第6図のDDPモジュール106用の好ましいモジュラ
構成のより詳しい図が示しである。
第12図に示すように、DDPモジュール106に入力
するデータは、MMU内で発生される書込選択信号に基
づいて第1の書込バッファ220にラッチされる。書き
込まれるデータは1回に5ビツトづつクロック入力され
るのが好ましく、また書込選択信号は、同じ<MMUモ
ジュール内で発生される書込ストローブ信号に基づいて
デコーダ装置221にストローブされる3ビット信号の
形であるのが好ましい。入力する5ビツトグループのデ
ータを受け入れるため、書込バッファ220は複数の5
ビツトラツチを備えている。好ましくは、40ビツトま
でのデータが読取バッファ220内へラッチ可能なよう
に、8組のラッチが設けられる。入力する各5ピントグ
ループのデータは、書込ストローブ信号によってデコー
ダ装置221にクロック入力される書込選択信号に応じ
てデコーダ装置221から与えられるロードエネーブル
信号に基づき、選択された一組のラッチ内にラッチされ
る。
するデータは、MMU内で発生される書込選択信号に基
づいて第1の書込バッファ220にラッチされる。書き
込まれるデータは1回に5ビツトづつクロック入力され
るのが好ましく、また書込選択信号は、同じ<MMUモ
ジュール内で発生される書込ストローブ信号に基づいて
デコーダ装置221にストローブされる3ビット信号の
形であるのが好ましい。入力する5ビツトグループのデ
ータを受け入れるため、書込バッファ220は複数の5
ビツトラツチを備えている。好ましくは、40ビツトま
でのデータが読取バッファ220内へラッチ可能なよう
に、8組のラッチが設けられる。入力する各5ピントグ
ループのデータは、書込ストローブ信号によってデコー
ダ装置221にクロック入力される書込選択信号に応じ
てデコーダ装置221から与えられるロードエネーブル
信号に基づき、選択された一組のラッチ内にラッチされ
る。
その後、第1の書込バッファ220内に記憶された40
ビツトのデータが、MMU内で発生されて書込エネーブ
ル信号に基づいて、第2の書込バッファ222にラッチ
される。次いで、第2の書込バッファ222からの書込
データが、(−船釣にDRAMに使われるTTLロジッ
クとメモリシステムモジュールを介して通例使われるE
CLロジックとの間での)レベル変換装置223による
適切なレベル変換後、対応するメモリセグメント内に位
置したDRAMへパラレルに転送される。
ビツトのデータが、MMU内で発生されて書込エネーブ
ル信号に基づいて、第2の書込バッファ222にラッチ
される。次いで、第2の書込バッファ222からの書込
データが、(−船釣にDRAMに使われるTTLロジッ
クとメモリシステムモジュールを介して通例使われるE
CLロジックとの間での)レベル変換装置223による
適切なレベル変換後、対応するメモリセグメント内に位
置したDRAMへパラレルに転送される。
読取データ器について見ると、アドレスされたDRAM
からのデータはまずレベル変換装置224によって適合
するロジックレベルに変換された後、書込バッファ22
2から発生された40ビツトの書込データをメモリへの
記憶前に他方の入力として受け取る2:1のマルチプレ
クサ(MUX)225に送られる。マルチプレクサ22
5はMCDモジュール(第11図参照)から発生された
DRAMバイパス信号によって指標付けされ、バイパス
信号が確認されると、書込バッファ222から送出され
た書込データが第1の読取バッファ226に転送され、
SCUに中継される。一方、DRAMバイパス信号が確
認されないと、マルチプレクサ225は、ステップモー
ドの動作下でメモリシステムが動作されているときはD
CAモジュールから発生されたステップモード読取エネ
ーブル信号に基づいて、あるいは通常のメモリ動作時に
はMCD (第11図のブロック206.207参照)
から発生された第1の読取バッファ226に係わる読取
エネーブル信号に基づいて、DRAMから読み取った4
0ビツトのデータを第1の読取バッファ226に転送す
る。
からのデータはまずレベル変換装置224によって適合
するロジックレベルに変換された後、書込バッファ22
2から発生された40ビツトの書込データをメモリへの
記憶前に他方の入力として受け取る2:1のマルチプレ
クサ(MUX)225に送られる。マルチプレクサ22
5はMCDモジュール(第11図参照)から発生された
DRAMバイパス信号によって指標付けされ、バイパス
信号が確認されると、書込バッファ222から送出され
た書込データが第1の読取バッファ226に転送され、
SCUに中継される。一方、DRAMバイパス信号が確
認されないと、マルチプレクサ225は、ステップモー
ドの動作下でメモリシステムが動作されているときはD
CAモジュールから発生されたステップモード読取エネ
ーブル信号に基づいて、あるいは通常のメモリ動作時に
はMCD (第11図のブロック206.207参照)
から発生された第1の読取バッファ226に係わる読取
エネーブル信号に基づいて、DRAMから読み取った4
0ビツトのデータを第1の読取バッファ226に転送す
る。
その後、第1の読取バッファ226からのデータはその
バッファに係わる読取エネーブル信号に基づき、40ビ
ツトのデータストリームとして第2の読取バッファ22
フ内に転送される。第2の読取バッファ227は第1の
書込バッファ220と同様、複数組のラッチを含む。各
組のラッチは、MMUから発生された読取選択信号と組
み合わされたバッファ227に係わる読取エネーブル信
号に基づいて、5ビツトのデータを記憶可能である。
バッファに係わる読取エネーブル信号に基づき、40ビ
ツトのデータストリームとして第2の読取バッファ22
フ内に転送される。第2の読取バッファ227は第1の
書込バッファ220と同様、複数組のラッチを含む。各
組のラッチは、MMUから発生された読取選択信号と組
み合わされたバッファ227に係わる読取エネーブル信
号に基づいて、5ビツトのデータを記憶可能である。
第2の読取バッファ227からの40ビツトのラッチデ
ータは、5ビツトのデータブロックづつ5ビツトの8:
1マルチプレクサ(MUX)226に転送され、データ
はそこから5ビツトの出力ラッチに転送された後、最終
的にはMMUを介して中継される読取ストローブ信号に
基づき読取データとしてSCUに転送される。読取スト
ローブ信号は、SCUに設けられたプログラマブルクロ
ック(第2図の66)から都合よく抽出可能なバッファ
を施した後のクロック信号であるのが好ましい。
ータは、5ビツトのデータブロックづつ5ビツトの8:
1マルチプレクサ(MUX)226に転送され、データ
はそこから5ビツトの出力ラッチに転送された後、最終
的にはMMUを介して中継される読取ストローブ信号に
基づき読取データとしてSCUに転送される。読取スト
ローブ信号は、SCUに設けられたプログラマブルクロ
ック(第2図の66)から都合よく抽出可能なバッファ
を施した後のクロック信号であるのが好ましい。
また読取ストローブ信号は読取選択信号をマルチプレク
サ228にクロック入力させ、出力ランチ229を介し
てSCUへ最初に転送されるべき特定の5ビット−組の
ラッチデータを識別する二つまり読取選択信号は、メモ
リコマンドを発したシステム装置によって要求された最
初の4倍長ワードに基づき、データが“ラップされて(
まとめて)”SCUに送出される方法を制御する役割を
果たす。
サ228にクロック入力させ、出力ランチ229を介し
てSCUへ最初に転送されるべき特定の5ビット−組の
ラッチデータを識別する二つまり読取選択信号は、メモ
リコマンドを発したシステム装置によって要求された最
初の4倍長ワードに基づき、データが“ラップされて(
まとめて)”SCUに送出される方法を制御する役割を
果たす。
次に第13図を参照すると、MMU (第2図の36)
のメモリモジュール(第5図の100)で使われるDC
Aモジュール(第5及び6B図の116)内の、全体を
230で示した制御信号路の概略図が示しである。DC
Aモジュールは実質上、DRAMベースのメモリセグメ
ント用制御信号をバッファすると共に、あるMMU装置
からなる各モジュールの動作に係わる対応したコマンド
信号を発生する手段として機能する。すわなちDCAは
、(詳しく前述したように)ACU内のMCDモジュー
ルから発生された全てのDRAM制御信号を受け取る2
:1のマルチプレクサ(MUX)231を含む。またマ
ルチプレクサ231は、第1図のステップモードコント
ローラ204とBISTコントローラ203から発生さ
れたものなど、非M、MCの制御信号も受け取る。
のメモリモジュール(第5図の100)で使われるDC
Aモジュール(第5及び6B図の116)内の、全体を
230で示した制御信号路の概略図が示しである。DC
Aモジュールは実質上、DRAMベースのメモリセグメ
ント用制御信号をバッファすると共に、あるMMU装置
からなる各モジュールの動作に係わる対応したコマンド
信号を発生する手段として機能する。すわなちDCAは
、(詳しく前述したように)ACU内のMCDモジュー
ルから発生された全てのDRAM制御信号を受け取る2
:1のマルチプレクサ(MUX)231を含む。またマ
ルチプレクサ231は、第1図のステップモードコント
ローラ204とBISTコントローラ203から発生さ
れたものなど、非M、MCの制御信号も受け取る。
MCDからのDRAM制御信号は、レベル変換手段23
2によって適切なロジックレベルへ変換された後、マル
チプレクサ231に送られる。
2によって適切なロジックレベルへ変換された後、マル
チプレクサ231に送られる。
ステップモード動作または自己テスト動作時に確認され
たエネーブル信号はマルチプレクサ231に送られ、メ
モリサブシステムが通常モード以外のモードで動作して
いるとき、非MCDのDRAM制御信号をエネーブルす
るためのベースとして機能する。次いでこれらの信号は
、適切なレベル変換手段233を介して送られ、対応し
たメモリセグメントに付与可能となる。通常モードの動
作時、マルチプレクサ231はMCDからその出力とし
て発生されたDRAM制御信号を選択し、これらの制m
(を号はレベル変換された後、対応したメモリセグメン
トに位置するDRAMに付与可能となる。
たエネーブル信号はマルチプレクサ231に送られ、メ
モリサブシステムが通常モード以外のモードで動作して
いるとき、非MCDのDRAM制御信号をエネーブルす
るためのベースとして機能する。次いでこれらの信号は
、適切なレベル変換手段233を介して送られ、対応し
たメモリセグメントに付与可能となる。通常モードの動
作時、マルチプレクサ231はMCDからその出力とし
て発生されたDRAM制御信号を選択し、これらの制m
(を号はレベル変換された後、対応したメモリセグメン
トに位置するDRAMに付与可能となる。
DCAモジュールは、レベル変換された後のMCD D
RAMIIIIII信号をコマンドバッファ234で受
け取り、コマンドバッファ234はステップ制御マルチ
プレクサ231をエネーブルするためのコマンド、ステ
ップモードの動作時にデータ転送ラッチをエネーブルす
るためのコマンド、及びDRAMに対して行われるべき
リフレッシュ動作の必要を指示するリフレッシュフラグ
を受け取るためのコマンドを含む、その、他のシステム
制御コマンドも受け取る。コマンドバッファ234は、
選択される入力コマンドに対応して予め定義されたコマ
ンドバッファ234内に記憶されたコマンド出力に基づ
き、MCD及びシステム制御コマンドの受信に応じて対
応したコマンド出力を発生せしめる。コマンドバッファ
234から発生されたコマンド出力は、待機モードの動
作すなわちMMU内のあるモジュールがメモリサイクル
のある一部で占有されている事実を示す信号、及びメモ
リサブシステムに関する動作の自己テストモードがエネ
ーブルされたことを示す信号を含む。
RAMIIIIII信号をコマンドバッファ234で受
け取り、コマンドバッファ234はステップ制御マルチ
プレクサ231をエネーブルするためのコマンド、ステ
ップモードの動作時にデータ転送ラッチをエネーブルす
るためのコマンド、及びDRAMに対して行われるべき
リフレッシュ動作の必要を指示するリフレッシュフラグ
を受け取るためのコマンドを含む、その、他のシステム
制御コマンドも受け取る。コマンドバッファ234は、
選択される入力コマンドに対応して予め定義されたコマ
ンドバッファ234内に記憶されたコマンド出力に基づ
き、MCD及びシステム制御コマンドの受信に応じて対
応したコマンド出力を発生せしめる。コマンドバッファ
234から発生されたコマンド出力は、待機モードの動
作すなわちMMU内のあるモジュールがメモリサイクル
のある一部で占有されている事実を示す信号、及びメモ
リサブシステムに関する動作の自己テストモードがエネ
ーブルされたことを示す信号を含む。
第14図は、本発明の好ましいメモリ構成にょるDCA
モジュール(第5及び6・B図の116)内の全体を2
40で示したアドレス路の概略図と、メモリアドレスが
同モジュールによって扱われる方法を示している。DC
Aアドレス路240は、MMUに与えられるメモリアド
レス及び対応したアドレスパリティビットの、それぞれ
レベル変換手段242と243を介した適切なレベル変
換後における組合せを受け取る第1のアドレスランチ2
41を含む。次いで、アドレスデータはレベル変換手段
244を通過後、対応したメモリセグメントに係わるM
MU装置から発生されたアドレスストローブ信号に基づ
き、アドレスラッチ241にクロック入力される。その
後、アドレスラッチ241からのメモリアドレスデータ
は、対応したメモリセグメント(この場合セグメントO
)に係わるアドレスマルチプレクサ(MUX)245に
転送され、さらにそこからレベル変換手段246によっ
て処理された後、アドレスされるメモリセグメントに中
継可能造なる。
モジュール(第5及び6・B図の116)内の全体を2
40で示したアドレス路の概略図と、メモリアドレスが
同モジュールによって扱われる方法を示している。DC
Aアドレス路240は、MMUに与えられるメモリアド
レス及び対応したアドレスパリティビットの、それぞれ
レベル変換手段242と243を介した適切なレベル変
換後における組合せを受け取る第1のアドレスランチ2
41を含む。次いで、アドレスデータはレベル変換手段
244を通過後、対応したメモリセグメントに係わるM
MU装置から発生されたアドレスストローブ信号に基づ
き、アドレスラッチ241にクロック入力される。その
後、アドレスラッチ241からのメモリアドレスデータ
は、対応したメモリセグメント(この場合セグメントO
)に係わるアドレスマルチプレクサ(MUX)245に
転送され、さらにそこからレベル変換手段246によっ
て処理された後、アドレスされるメモリセグメントに中
継可能造なる。
入力端のメモリアドレスデータは、MMU内の別のメモ
リセグメントに対応した第2のアドレスラッチ247に
も送られる。これらのデータは、対応したメモリセグメ
ント(この場合セグメント1)に係わる、MMCから発
生されレベル変換手段246によって処理された後のア
ドレスストローブ信号に基づき、アドレスラッチ247
にクロック入力される。その後、アドレスラッチ247
からのアドレスデータはメモリセグメント1に係わるア
ドレスマルチプレクサ(MUX)249に転送され、さ
らにそこから適切なレベル変換手段250を通過後、対
応したメモリセグメントに中継可能となる。
リセグメントに対応した第2のアドレスラッチ247に
も送られる。これらのデータは、対応したメモリセグメ
ント(この場合セグメント1)に係わる、MMCから発
生されレベル変換手段246によって処理された後のア
ドレスストローブ信号に基づき、アドレスラッチ247
にクロック入力される。その後、アドレスラッチ247
からのアドレスデータはメモリセグメント1に係わるア
ドレスマルチプレクサ(MUX)249に転送され、さ
らにそこから適切なレベル変換手段250を通過後、対
応したメモリセグメントに中継可能となる。
通常の動作時、アドレスされようとする特定のメモリセ
グメントに応じて、アドレスパリティデータがアドレス
ラッチ241と247のいずれか一方にストローブされ
る。好ましくは、行アドレスの方が列アドレスより先行
して記憶される。その後、アドレスデータは後続するマ
ルチプレクサ245.249のいずれか一方を通じて送
られ、レベル変換後所望のセグメントに中継可能となる
。
グメントに応じて、アドレスパリティデータがアドレス
ラッチ241と247のいずれか一方にストローブされ
る。好ましくは、行アドレスの方が列アドレスより先行
して記憶される。その後、アドレスデータは後続するマ
ルチプレクサ245.249のいずれか一方を通じて送
られ、レベル変換後所望のセグメントに中継可能となる
。
行アドレスがまずクロック出力され、所定の遅延後、列
アドレスが利用可能となる。自己テストの動作時には、
前記したのと実質上同じシーケンスが実行される。しか
し、アドレスラッチ内にストローフ゛されるアドレスデ
ータは、テスト目的のため通常のアドレスパターン発生
器(図示せず)を介してMMUモジュールから発生され
たメモリアドレスである。ストローブデータに対して行
われるその後の多重化及びレベル変換の動作は、通常モ
ードの動作時に実行されるものと同等である。
アドレスが利用可能となる。自己テストの動作時には、
前記したのと実質上同じシーケンスが実行される。しか
し、アドレスラッチ内にストローフ゛されるアドレスデ
ータは、テスト目的のため通常のアドレスパターン発生
器(図示せず)を介してMMUモジュールから発生され
たメモリアドレスである。ストローブデータに対して行
われるその後の多重化及びレベル変換の動作は、通常モ
ードの動作時に実行されるものと同等である。
また、それぞれセグメント0とセグメント1に対応した
アドレスラッチ241と247からのアドレスデータは
、ステップモードマルチプレクサ(SMMUX)251
への別個の入力として送られ、該マルチプレクサ251
がステップモードの動作時に別個のアドレス路を与えて
、アドレスデ−タがDRAMコントローラ手段から回送
されるのを可能とする。ステップモードの動作時、マル
チプレクサ251は行及び列アドレスを対応したメモリ
セグメントへ選択的に導くように動作する。
アドレスラッチ241と247からのアドレスデータは
、ステップモードマルチプレクサ(SMMUX)251
への別個の入力として送られ、該マルチプレクサ251
がステップモードの動作時に別個のアドレス路を与えて
、アドレスデ−タがDRAMコントローラ手段から回送
されるのを可能とする。ステップモードの動作時、マル
チプレクサ251は行及び列アドレスを対応したメモリ
セグメントへ選択的に導くように動作する。
すなわちステップモードでは、行及び列アドレスが同一
のアドレスラッチに逐次記憶されない。その代わり、行
及び列アドレスが分離されてそれぞれアドレスラッチへ
別々に送られるように、入力したメモリアドレスが分割
される。例えば、行アドレスがアドレスラッチ241に
記憶される一方、。
のアドレスラッチに逐次記憶されない。その代わり、行
及び列アドレスが分離されてそれぞれアドレスラッチへ
別々に送られるように、入力したメモリアドレスが分割
される。例えば、行アドレスがアドレスラッチ241に
記憶される一方、。
列アドレスはアドレスラッチ247に記憶される。
行及び列両アドレスはラッチされた後、ステップモード
マルチプレクサ251を経、さらに対応したアドレスマ
ルチプレクサ(245または249)及びレベル変換器
(246または250)によって処理されてから指定の
メモリセグメント(セグメントOまたは1)に導かれる
。
マルチプレクサ251を経、さらに対応したアドレスマ
ルチプレクサ(245または249)及びレベル変換器
(246または250)によって処理されてから指定の
メモリセグメント(セグメントOまたは1)に導かれる
。
次に第15図を参照すれば、典型的なメモリからの読取
要求を実行する際に本発明のシステムに従って設けられ
るインタフェース動作を表した、全体を260で示す簡
略化したフローチャートが示しである。
要求を実行する際に本発明のシステムに従って設けられ
るインタフェース動作を表した、全体を260で示す簡
略化したフローチャートが示しである。
インタフェース動作はステップ261で、コマンドバッ
ファがメモリコマンドを受け入れ可能な状態にあること
を示す信号がACUからSCUへ転送されることによっ
て開始される。ステップ262で、SCUによる実行の
ため優先順位の付けられたメモリコマンドが、対応した
指標フィールドと共にACUに転送される。受け取った
メモリコマンドがステップ263でチエツクされ、シス
テムCPUまたはI10装置いずれかのメモリ動作に適
用可能な制限の該当プロトコルが辿られるように、コマ
ンドがシステムCPUまたはI10装置どちらによって
開始されたかを判定する。すなわち、要求している装置
がCPUであると判定されると、ステップ264が開始
され、メモリシステムは、書込転送を1回に8つの4倍
長ワードまでに限る制限と転送データの各倍長ワード毎
に1つのマスクビー/ )の指定とを含むのが好ましい
CPU制限プロトコルを辿る。
ファがメモリコマンドを受け入れ可能な状態にあること
を示す信号がACUからSCUへ転送されることによっ
て開始される。ステップ262で、SCUによる実行の
ため優先順位の付けられたメモリコマンドが、対応した
指標フィールドと共にACUに転送される。受け取った
メモリコマンドがステップ263でチエツクされ、シス
テムCPUまたはI10装置いずれかのメモリ動作に適
用可能な制限の該当プロトコルが辿られるように、コマ
ンドがシステムCPUまたはI10装置どちらによって
開始されたかを判定する。すなわち、要求している装置
がCPUであると判定されると、ステップ264が開始
され、メモリシステムは、書込転送を1回に8つの4倍
長ワードまでに限る制限と転送データの各倍長ワード毎
に1つのマスクビー/ )の指定とを含むのが好ましい
CPU制限プロトコルを辿る。
要求している装置がI10装置であると判定されると、
ステップ265が開始され、I10用の制限プロトコル
が辿られるが、この場合書込転送は1.2.4.6また
は8の4倍長ワードのいずれか1つで可能とされるのが
好ましい。またI10100場合には、転送データの各
バイト毎に1つのマスクビットが指定されるのが好まし
い。
ステップ265が開始され、I10用の制限プロトコル
が辿られるが、この場合書込転送は1.2.4.6また
は8の4倍長ワードのいずれか1つで可能とされるのが
好ましい。またI10100場合には、転送データの各
バイト毎に1つのマスクビットが指定されるのが好まし
い。
その後ステップ266で、受けをったメモリコマンドが
デコードされ、とりわけアクセスされるメモリの特定セ
グメント及びバンクの指示を与える。
デコードされ、とりわけアクセスされるメモリの特定セ
グメント及びバンクの指示を与える。
次にステップ267で、メモリコマンドを実施するのに
MCDモジュールが利用可能かどうかを調べるため、チ
エツクが行われる;この段階でMCDモジュールは、メ
モリの要求されたセグメントが利用可能かどうかの指示
を与える。アドレスメモリセグメントが利用可能であれ
ば、対応したメモリアドレスが指標フィールドを用いて
MMU内にストローブされ、行/列選択信号がSCUに
返送される。
MCDモジュールが利用可能かどうかを調べるため、チ
エツクが行われる;この段階でMCDモジュールは、メ
モリの要求されたセグメントが利用可能かどうかの指示
を与える。アドレスメモリセグメントが利用可能であれ
ば、対応したメモリアドレスが指標フィールドを用いて
MMU内にストローブされ、行/列選択信号がSCUに
返送される。
次いで、メモリモジュールのDRAM制御がステップ2
69で、MCDから発生されたDRAM制御信号によっ
て開始される。ステップ270では、MCD発生制御信
号のバッファリング及び適切なレベル変換が、DCAモ
ジュールを介して行われる。
69で、MCDから発生されたDRAM制御信号によっ
て開始される。ステップ270では、MCD発生制御信
号のバッファリング及び適切なレベル変換が、DCAモ
ジュールを介して行われる。
その後、アドレスされたメモリセグメントからの読取デ
ータが、ステップ271でメモリモジュールの読取バッ
ファにラッチされる。DRAMデータのラッチ後、MM
C読取データの転送シーケンスがステップ272で行わ
れ、次いで“データレディ”の指示がステップ273で
SCUからMMCに転送される。
ータが、ステップ271でメモリモジュールの読取バッ
ファにラッチされる。DRAMデータのラッチ後、MM
C読取データの転送シーケンスがステップ272で行わ
れ、次いで“データレディ”の指示がステップ273で
SCUからMMCに転送される。
要求されたデータを受け取るSCUの準備が整うと、ス
テップ274で“データ転送”の指示信号がMMCに伝
送され。この結果ステップ275で、実行されたメモリ
コマンドによって指示されたスタートのデータビットを
示す情報と共に、要求された読取データがDDPモジュ
ールを介してSCUに転送される。この段階で、読取デ
ータはメモリコマンドを発したシステム装置に転送され
、その後ACUはステップ276で、SCUから発生さ
れた優先順位リスト中の次のメモリコマンドを受け取っ
て実行可能な状態となる。
テップ274で“データ転送”の指示信号がMMCに伝
送され。この結果ステップ275で、実行されたメモリ
コマンドによって指示されたスタートのデータビットを
示す情報と共に、要求された読取データがDDPモジュ
ールを介してSCUに転送される。この段階で、読取デ
ータはメモリコマンドを発したシステム装置に転送され
、その後ACUはステップ276で、SCUから発生さ
れた優先順位リスト中の次のメモリコマンドを受け取っ
て実行可能な状態となる。
ACUによって処理及び中継される信号のエラー検出と
修正は、ACUモジュールに設けられた標準的な専用の
ECCロジック(図示せず)によって達成される。エラ
ー検出ロジックは、断続的なシングル障害の検出を可能
とし、ACUとMMU間でやり取りされるものを除き、
全ての信号グループに付設されたパリティピットに対し
て動作する。すわなち、SCUとACU間で中継される
全ての信号グループ、及びACUそれ自体内部のモジュ
ラ状マクロセルアレイ間で中継される全ての信号グルー
プが、パリティ保護されている。SCUからMMUへの
直接のアドレス路も、パリティピットによって保護され
ている。つまり、ACUとMMU間の制御路はパリティ
チエツクを備える一方、ACUとMMU間のデータ路は
ECCチエツクピットを備えているニジステムクロック
のタイミング欠如が制御信号のラッチを困難としている
ため、奇数のパリティ計算はMMUによってなされ、A
CUに返送される。
修正は、ACUモジュールに設けられた標準的な専用の
ECCロジック(図示せず)によって達成される。エラ
ー検出ロジックは、断続的なシングル障害の検出を可能
とし、ACUとMMU間でやり取りされるものを除き、
全ての信号グループに付設されたパリティピットに対し
て動作する。すわなち、SCUとACU間で中継される
全ての信号グループ、及びACUそれ自体内部のモジュ
ラ状マクロセルアレイ間で中継される全ての信号グルー
プが、パリティ保護されている。SCUからMMUへの
直接のアドレス路も、パリティピットによって保護され
ている。つまり、ACUとMMU間の制御路はパリティ
チエツクを備える一方、ACUとMMU間のデータ路は
ECCチエツクピットを備えているニジステムクロック
のタイミング欠如が制御信号のラッチを困難としている
ため、奇数のパリティ計算はMMUによってなされ、A
CUに返送される。
エラーの修正、すなわち記憶データに関するシングルビ
ットエラーの修正とダブルビットエラーの検出は、AC
Uに含まれた標準的なECCロジックによって行われる
。データエラーのレポートはACU内に配置されたエラ
ーレジスタを用いてなされ、その内容はエラーの検出後
、前述した5P01B(第2図)へのデータ路を介し、
SCUの制御ロジック部分を通じて転送される。制御及
びアドレス信号に関するものなど、致命的なエラーが検
出されると、通常のレポート機構をバイパスすることに
よって(すなわちエラーレジスタのダンプ処理を介して
)、ACUはシステムの完全性を保証する。
ットエラーの修正とダブルビットエラーの検出は、AC
Uに含まれた標準的なECCロジックによって行われる
。データエラーのレポートはACU内に配置されたエラ
ーレジスタを用いてなされ、その内容はエラーの検出後
、前述した5P01B(第2図)へのデータ路を介し、
SCUの制御ロジック部分を通じて転送される。制御及
びアドレス信号に関するものなど、致命的なエラーが検
出されると、通常のレポート機構をバイパスすることに
よって(すなわちエラーレジスタのダンプ処理を介して
)、ACUはシステムの完全性を保証する。
上記の点を達成するため、ACUのモジュラ構造が基礎
を置いている各マクロセルアレイモジュール毎に、致命
的なエラーをレポートする専用の1つの出力信号ライン
を有するように、ACUは設計されている。効率的な取
扱処理のため、致命的なエラー信号は全て1つのマクロ
セルアレイモジュール、好ましくはACU34のMMC
70(第3図)に回送される。MMC70はレポートさ
れた致命的なエラー信号をSCU内の該当する制御ロジ
ックに直接送り、さらにその制御ロジックがエラー信号
をサービスプロセッサ装置(SPU)18に中継する。
を置いている各マクロセルアレイモジュール毎に、致命
的なエラーをレポートする専用の1つの出力信号ライン
を有するように、ACUは設計されている。効率的な取
扱処理のため、致命的なエラー信号は全て1つのマクロ
セルアレイモジュール、好ましくはACU34のMMC
70(第3図)に回送される。MMC70はレポートさ
れた致命的なエラー信号をSCU内の該当する制御ロジ
ックに直接送り、さらにその制御ロジックがエラー信号
をサービスプロセッサ装置(SPU)18に中継する。
5PU18(第2図)はその制御ラインを介してシステ
ムクロックを停止させ、メモリモジュールが待機状態に
置かれ、メモリの内容が損傷しないようにリフレッシュ
サイクルがDRAMに対して起動される走査モードの動
作下で、システムは該当のSPUから開始されたハンド
シェーキングを介して処理機能を進める。上記のプロセ
スによって、致命的なエラーが迅速にレポートすること
が保証され、また走査モードの動作下で矯正措置を施す
ことが可能となる。
ムクロックを停止させ、メモリモジュールが待機状態に
置かれ、メモリの内容が損傷しないようにリフレッシュ
サイクルがDRAMに対して起動される走査モードの動
作下で、システムは該当のSPUから開始されたハンド
シェーキングを介して処理機能を進める。上記のプロセ
スによって、致命的なエラーが迅速にレポートすること
が保証され、また走査モードの動作下で矯正措置を施す
ことが可能となる。
第1図は複数のプロセッサがシステム制御装置(SCU
)の制御下で動作されるマルチ処理コンピュータシステ
ムにおける本発明の使用を示す筒略化ブロック図;第2
図は本発明によるSCUとシステムメモリ間での交信リ
ンクとして機能するメモリサブシステムのブロック図;
第2A図はブロック境界におけるメモリセグメントのイ
ンタリーブを示す好ましいメモリ構成のブロック図;第
3図はSCUとシステムメモリ間でのインタフェース作
用を与えるアレイ制御装置(ACU)のモジュラ構成の
内訳図;第4A図はACUモジュール内で使われる主メ
モリ制?In (MMC)モジュールを示すブロック図
;第4B図はACUモジュール内で使われるメモリ制?
illDRAM (MCD)モジュールを示すブロック
図;第4C図はACUモジュール内で使われるメモリデ
ータ路(MDP)モジュールを示すブロック図;第5図
はSCUとメモリ間でのインタフェースを与えるのに、
第3及び4図のACUで使われる主メモリ装置(MMC
)のモジュラ構成を示す概略図;第6A図は主メモリ装
置(MMU)のメモリモジュールで使われるDRAMデ
ータ路(DDP)モジュールのプロッり図;第6B図は
主メモリ装置(MMU)のメモリモジュールで使われる
DRAM制御及びアドレス(DCA)モジュールのブロ
ック図;第7図はSCUとACU間でのデータ転送信号
の相対的な配置を示すタイミング図;第8図はメモリ動
作用の読取路を与える際における、MMU及びMDPモ
ジュールのモジュラ構成と動作を詳細に示すブロック図
;第9図はMMU及びMDPモジュールによるメモリ動
作用書込路の設定を示すブロック図;第10図はACU
内におけるMMCモジュールの好ましい編成の詳細を示
すブロック図;第11図はACU内におけるMCDモジ
ュールの詳しいモジュラ構成を示すブロック図;第12
図は第6A図のDDPモジュール用の好ましいモジュラ
構成を示す詳細図;第13図はMMUのメモリモジュー
ルで使われるDCAモジュール内の制御信号路を示す概
略図;第14図は本発明の好ましいメモリ構成に基づ<
DCAモジュール内のアドレス路を示す概略図;及び第
15図は本発明に従ってメモリ動作を実行する際の基本
手順を示す簡略化フローチャートである。 10・・・・・・マルチ処理コンピュータシステム12
.20A・・・・・・システム装置(12;中央処理装
置(CPU) 、20A・・・・・弓10装置)14・
・・・・・システム制御装置(SCU)16 (16A
SB)・・・・・・システムメモリ30(32,34)
・・・・・・インタフェース手段(32;メモリサブシ
ステム、34;アレイ制御装置(ACU)) 36・・・・・・主メモリ装置(MMU)IG IG6A IG6B A
)の制御下で動作されるマルチ処理コンピュータシステ
ムにおける本発明の使用を示す筒略化ブロック図;第2
図は本発明によるSCUとシステムメモリ間での交信リ
ンクとして機能するメモリサブシステムのブロック図;
第2A図はブロック境界におけるメモリセグメントのイ
ンタリーブを示す好ましいメモリ構成のブロック図;第
3図はSCUとシステムメモリ間でのインタフェース作
用を与えるアレイ制御装置(ACU)のモジュラ構成の
内訳図;第4A図はACUモジュール内で使われる主メ
モリ制?In (MMC)モジュールを示すブロック図
;第4B図はACUモジュール内で使われるメモリ制?
illDRAM (MCD)モジュールを示すブロック
図;第4C図はACUモジュール内で使われるメモリデ
ータ路(MDP)モジュールを示すブロック図;第5図
はSCUとメモリ間でのインタフェースを与えるのに、
第3及び4図のACUで使われる主メモリ装置(MMC
)のモジュラ構成を示す概略図;第6A図は主メモリ装
置(MMU)のメモリモジュールで使われるDRAMデ
ータ路(DDP)モジュールのプロッり図;第6B図は
主メモリ装置(MMU)のメモリモジュールで使われる
DRAM制御及びアドレス(DCA)モジュールのブロ
ック図;第7図はSCUとACU間でのデータ転送信号
の相対的な配置を示すタイミング図;第8図はメモリ動
作用の読取路を与える際における、MMU及びMDPモ
ジュールのモジュラ構成と動作を詳細に示すブロック図
;第9図はMMU及びMDPモジュールによるメモリ動
作用書込路の設定を示すブロック図;第10図はACU
内におけるMMCモジュールの好ましい編成の詳細を示
すブロック図;第11図はACU内におけるMCDモジ
ュールの詳しいモジュラ構成を示すブロック図;第12
図は第6A図のDDPモジュール用の好ましいモジュラ
構成を示す詳細図;第13図はMMUのメモリモジュー
ルで使われるDCAモジュール内の制御信号路を示す概
略図;第14図は本発明の好ましいメモリ構成に基づ<
DCAモジュール内のアドレス路を示す概略図;及び第
15図は本発明に従ってメモリ動作を実行する際の基本
手順を示す簡略化フローチャートである。 10・・・・・・マルチ処理コンピュータシステム12
.20A・・・・・・システム装置(12;中央処理装
置(CPU) 、20A・・・・・弓10装置)14・
・・・・・システム制御装置(SCU)16 (16A
SB)・・・・・・システムメモリ30(32,34)
・・・・・・インタフェース手段(32;メモリサブシ
ステム、34;アレイ制御装置(ACU)) 36・・・・・・主メモリ装置(MMU)IG IG6A IG6B A
Claims (1)
- 【特許請求の範囲】 1、マルチ処理コンピュータシステムにおいて、複数の
中央処理装置(CPU)と少なくとも1つの入/出力(
I/O)装置を含む複数のシステム装置、 データを記憶するためのシステムメモリで、独立にアク
セス可能なDRAMベースのメモリセグメントを含む少
なくとも1つのメモリ装置からなるメモリ、 前記CPUをパラレルに動作すると共に、前記CPUと
その他のシステム装置がメモリのアドレスされるセグメ
ントへ制御可能にアクセスすことを可能とするシステム
制御装置(SCU)で、該SCUが前記システム装置か
らのメモリコマンドを受け取り、該メモリコマンドに付
随したメモリアドレスをデコードし、さらにメモリコマ
ンドを発したメモリコマンドとアドレスされる対応され
たメモリセグメントへの及びメモリコマンドからのデー
タの転送を許容するように動作するSCU、及び 前記SCUと前記システムメモリ間での更新を確立する
インタフェース手段、を備え、 前記メモリ装置の各々が、SCUへの転送のためアドレ
スされたメモリセグメントから前記インタフェース手段
へ読取データを転送する第1の専用データ路(“読取路
”)を与える手段、SCUから受け取った書込データを
アドレスされるメモリセグメントへ前記インタフェース
手段を介して転送する第2の専用データ路 (“書込路”)を与える手段、及び メモリのアドレスされるセグメント及びバンクとメモリ
内に配置されたDRAとを識別するため、SCUからメ
モリアドレスを転送する第3の専用データ路(“アドレ
ス路”)を与える手段、を含む前記システムメモリを構
成しているマルチ処理システム。 2、前記メモリ装置(MMU)を構成する前記メモリセ
グメントの各々が複数のバンクのDRAMからなり、該
各バンクが所定のサイズを有する各ブロックの境界でイ
ンタリーブされたメモリアドレスを有する請求項1記載
のマルチ処理システム。 3、前記読取データ路を与える前記手段が、メモリのア
ドレスされるセグメント及びバンクにアクセスし、そこ
に記憶されているデータを検索する手段、 前記検索されたデータを好ましい論理レベルに変換する
手段、及び 前記記憶されているデータの選定グループを前記インタ
フェース手段に、その後のSCUへの転送のため選定順
序に従って転送する手段、を含む請求項1記載のマルチ
処理システム。 4、前記書込データ路を与える前記手段が、前記インタ
フェース手段からメモリへ書き込まれるべきデータを、
選択的に順序付けられたデータグループの形で受け取り
記憶する手段、現像データを好ましい論理レベルに変換
する手段、及び メモリのアドレスされるセグメント及びバンクにアクセ
スし、そこに前記受け取った書込データを記憶する手段
、を含む請求項3記載のマルチ処理システム。 5、前記MMUがさらに、前記書込データを記憶する手
段から前記読取データを記憶する手段へ直接書込データ
を転送し、該転送された書込データがその後前記インタ
フェース手段へ読取データとして転送可能なように成す
ことによって、前記アドレスされるメモリセグメントに
アクセスせずに、メモリのアドレスセグメントへの書き
込まれつつあるデータを読み取る手段を含む請求項1記
載のマルチ処理システム。 6、前記MMUがさらに、読取データ路及び書込データ
路を与える前記手段の動作を制御する制御信号を発生す
る手段を備えている請求項5記載のマルチ処理システム
。 7、前記MMUがさらに、 前記メモリセグメント及びバンクを構成する前記DRA
M用の制御信号を受信する手段、 前記受信に応答して、予め定義された対応するメモリ制
御コマンドを発生する手段、及び前記DRAM制御信号
のうち選択されたものをアドレスされる対応したメモリ
セグメントに転送する手段を含む請求項6記載のマルチ
処理システム。 8、複数のプロセッサ(CPU)をパラレルに動作する
マルチ処理コンピュータシステム制御装置(SCU)で
、少なくとも1つの入/出力(I/O)装置、及び 前記SCUとメモリのアドレスされるセグメント間で関
連データを転送することによって、CPUまたはI/O
用メモリコマンドを受け取って実行する専用のインタフ
ェース手段を含むものにおいて、 独立にアクセス可能なDRAMベースのメモリセグメン
トを含む少なくとも1つの主メモリ装置(MMU)を備
え、各セグメントが複数のバンクのDRAMからなり、
該バンクが所定のサイズを有する各ブロックの境界でイ
ンタリーブされたメモリアドレスを有しており、 前記MMUが、SCUへの転送のためアドレスされたメ
モリセグメントから前記インタフェース手段へ読取デー
タを転送する第1の専用データ路(“読取路”)を与え
る手段、 SCUから受け取った書込データをアドレスされるメモ
リセグメントへ前記インタフェース手段を介して転送す
る第2の専用データ路 (“書込路”)を与える手段、及び メモリのアドレスされるセグメントとメモリ内に配置さ
れたDRAMを識別するため、SCUからメモリアドレ
スを転送する第3の専用データ路(“アドレス路”)を
与える手段、を含むマルチ処理システム。 9、前記読取データ路を与える前記手段が、メモリのア
ドレスされるセグメント及びバンクにアクセスし、そこ
に記憶されているデータを検索する手段、 前記検索されたデータを好ましい論理レベルに変換する
手段、及び 前記記憶されているデータの選定グループを前記インタ
フェース手段に、その後のSCUへの転送のため選定順
序に従って転送する手段、を含む請求項8記載のマルチ
処理システム。 10、前記書込データ路を与える前記手段が、前記イン
タフェース手段からメモリへ書き込まれるべきデータを
、選択的に順序付けられたデータグループの形で受け取
り記憶する手段、前記データを好ましい論理レベルに変
換する手段、及び メモリのアドレスされるセグメント及びバンクにアクセ
スし、そこに前記受け取った書込データを記憶する手段
、を含む請求項9記載のマルチ処理システム。 11、前記MMUがさらに、前記書込データを記憶する
手段から前記読取データを記憶する手段へ直接書込デー
タを転送し、該転送された書込データがその後前記イン
タフェース手段へ読取データとして転送可能なように成
すことによって、前記アドレスされるメモリセグメント
にアクセスせずに、メモリのアドレスセグメントへ書き
込まれつつあるデータを読み取る手段を含む請求項10
記載のマルチ処理システム。 12、前記MMUがさらに、該データ路及び書込データ
路を与える前記手段の動作を制御する制御信号を発生す
る手段を備えている請求項11記載のマルチ処理システ
ム。 13、前記MMUがさらに、 前記メモリセグメント及びバンクを構成する前記DRA
M用の制御信号を受信する手段、前記受信に応答して、
予め定義された対応するメモリ制御コマンドを発生する
手段、及び前記DRAM制御信号のうち選択されるもの
をアドレスされる対応したメモリセグメントに転送する
手段を含む請求項12記載のマルチ処理システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/306,404 US5043874A (en) | 1989-02-03 | 1989-02-03 | Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory |
US306404 | 2001-07-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02208771A true JPH02208771A (ja) | 1990-08-20 |
Family
ID=23185151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1244889A Pending JPH02208771A (ja) | 1989-02-03 | 1989-09-20 | マルチプロセッサシステム用のシステム制御装置をシステム主メモリとインタフェースする手段で用いられるメモリ構成 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5043874A (ja) |
EP (1) | EP0380855B1 (ja) |
JP (1) | JPH02208771A (ja) |
AT (1) | ATE135833T1 (ja) |
AU (1) | AU628528B2 (ja) |
CA (1) | CA1323929C (ja) |
DE (1) | DE68926036T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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