JPH05134867A - 制御記憶アクセスシステム - Google Patents
制御記憶アクセスシステムInfo
- Publication number
- JPH05134867A JPH05134867A JP29704891A JP29704891A JPH05134867A JP H05134867 A JPH05134867 A JP H05134867A JP 29704891 A JP29704891 A JP 29704891A JP 29704891 A JP29704891 A JP 29704891A JP H05134867 A JPH05134867 A JP H05134867A
- Authority
- JP
- Japan
- Prior art keywords
- address
- control memory
- arithmetic units
- clock
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】制御記憶を複数の演算ユニットによってアクセ
スすることにより、メモリーの量を減らすことを目的と
する。 【構成】演算ユニット１，２より出力されるマイクロプ
ログラム読み出しのアドレスをアドレスセレクタ５によ
り一つにまとめる。このアドレスセレクタを１クロック
間に数回切り換えて、制御記憶８に演算ユニット１，２
のアドレスを出力する。制御記憶８は１クロック間に数
度読み出しを行ない、演算ユニット１，２にマイクロプ
ログラムを出力する。
スすることにより、メモリーの量を減らすことを目的と
する。 【構成】演算ユニット１，２より出力されるマイクロプ
ログラム読み出しのアドレスをアドレスセレクタ５によ
り一つにまとめる。このアドレスセレクタを１クロック
間に数回切り換えて、制御記憶８に演算ユニット１，２
のアドレスを出力する。制御記憶８は１クロック間に数
度読み出しを行ない、演算ユニット１，２にマイクロプ
ログラムを出力する。
Description
【０００１】
【産業上の利用分野】本発明は制御記憶アクセスシステ
ム、特に複数の演算ユニットが制御記憶を使用する制御
記憶アクセスシステムに関する。
ム、特に複数の演算ユニットが制御記憶を使用する制御
記憶アクセスシステムに関する。
【０００２】
【従来の技術】従来のこの種の制御記憶アクセスシステ
ムは、図３に示し通りに演算ユニット１，２と、演算ユ
ニット１，２のマイクロプログラム読み出しアドレスを
制御記憶８−１，８−２に伝えるアドレス線３，４と、
制御記憶８−１，８−２と、制御記憶８−１，８−２よ
り読み出されたマイクロプログラムを演算ユニットへ伝
える制御記憶データ線９−１，９−２とを有している。
ムは、図３に示し通りに演算ユニット１，２と、演算ユ
ニット１，２のマイクロプログラム読み出しアドレスを
制御記憶８−１，８−２に伝えるアドレス線３，４と、
制御記憶８−１，８−２と、制御記憶８−１，８−２よ
り読み出されたマイクロプログラムを演算ユニットへ伝
える制御記憶データ線９−１，９−２とを有している。
【０００３】次に本例の動作について、図４に示すタイ
ミングチャートをもとに説明する。
ミングチャートをもとに説明する。
【０００４】Ｔ0 で演算ユニット１より出力されたマイ
クロプログラム読み出しの為のアドレスは、アドレス線
３によって制御記憶８−１に伝えられる。制御記憶８−
１より読み出されたマイクロプログラムは、制御記憶デ
ータ線９−１を伝わって演算ユニット１にＴ1 までに出
力される。ここで演算ユニット１が、Ｔ0 で次のマイク
ロプログラム読み出しアドレスを生成するのと、制御記
憶をアクセスしてＴ1 でデータ（マイクロプログラム）
を取り込むためのセットアップ時間がそれぞれ必要なた
め１サイクルの大半の時間を使用する。よって、各演算
ユニット１，２は単独で制御記憶８−１，８−２を占有
せざるを得ない。
クロプログラム読み出しの為のアドレスは、アドレス線
３によって制御記憶８−１に伝えられる。制御記憶８−
１より読み出されたマイクロプログラムは、制御記憶デ
ータ線９−１を伝わって演算ユニット１にＴ1 までに出
力される。ここで演算ユニット１が、Ｔ0 で次のマイク
ロプログラム読み出しアドレスを生成するのと、制御記
憶をアクセスしてＴ1 でデータ（マイクロプログラム）
を取り込むためのセットアップ時間がそれぞれ必要なた
め１サイクルの大半の時間を使用する。よって、各演算
ユニット１，２は単独で制御記憶８−１，８−２を占有
せざるを得ない。
【０００５】
【発明が解決しようとする課題】この従来の制御記憶ア
クセスシステムでは、制御記憶を演算ユニットと直接接
続せざるを得ないため、複数の演算ユニットが一つの中
央処理装置内に存在しても、同じ内容の制御記憶を演算
ユニットの数だけ用意しなくてはならないので、使用す
るメモリーが増加するという問題点がある。
クセスシステムでは、制御記憶を演算ユニットと直接接
続せざるを得ないため、複数の演算ユニットが一つの中
央処理装置内に存在しても、同じ内容の制御記憶を演算
ユニットの数だけ用意しなくてはならないので、使用す
るメモリーが増加するという問題点がある。
【０００６】
【課題を解決するための手段】本発明の制御記憶アクセ
スシステムは、マイクロプログラムにより制御される複
数の演算ユニットと、前記演算ニットの動作クロックの
周波数に対し数逓倍のクロック周波数で動作する制御記
憶と、各演算ユニットからマイクロプログラム読み出し
の為に必要な前記制御記憶へのアドレスを切り換えるセ
レクタと、前記演算ユニットの基本クロックの１サイク
ル内に全演算ユニットからの制御記憶アクセスを行うた
めに、前記セレクタを切り換えるセレクト信号を発生す
るセレクト信号発生回路と、演算ユニットと制御記憶の
間でのアドレス、データのやり取りを行う際のタイミン
グをとるレジスタとを有することにより、複数の演算ユ
ニットが制御記憶を使用できることを特徴とする。
スシステムは、マイクロプログラムにより制御される複
数の演算ユニットと、前記演算ニットの動作クロックの
周波数に対し数逓倍のクロック周波数で動作する制御記
憶と、各演算ユニットからマイクロプログラム読み出し
の為に必要な前記制御記憶へのアドレスを切り換えるセ
レクタと、前記演算ユニットの基本クロックの１サイク
ル内に全演算ユニットからの制御記憶アクセスを行うた
めに、前記セレクタを切り換えるセレクト信号を発生す
るセレクト信号発生回路と、演算ユニットと制御記憶の
間でのアドレス、データのやり取りを行う際のタイミン
グをとるレジスタとを有することにより、複数の演算ユ
ニットが制御記憶を使用できることを特徴とする。
【０００７】
【実施例】次に本発明に付いて図面を参照して説明す
る。
る。
【０００８】図１は、２台の演算ユニット１および２が
１台の制御記憶８をアクセスする本発明の制御記憶アク
セスシステムの一実施例である。３，４は演算ユニット
１，２が制御記憶８に格納されているマイクロプログラ
ムを読み出すためのアドレスを制御記憶へ伝えるアドレ
ス線、５は演算ユニット１，２から制御記憶８をアクセ
スするためのアドレス信号を制御記憶アドレス線７と接
続するアドレスセレクタ、６は演算ユニット１，２の基
本クロックの１サイクル内に全ての演算ユニットがマイ
クロプログラム読み出しのアクセスを行うためにアドレ
スセレクタ５の切り換えるセレクト信号を発生するセレ
クト信号発生回路、７はアドレスセレクタ５により選択
されたアドレスを制御記憶８へ伝える制御記憶アドレス
線、８は演算ユニット１，２の動作クロック周波数の２
倍のクロック周波数で読み出しを行う制御記憶、９は制
御記憶８より読み出されたマイクロプログラムを演算ユ
ニット１，２に伝える制御記憶データ線、１０は制御記
憶８より読み出された演算ユニット１のマイクロプログ
ラムを演算ユニット１のクロックのタイミングで読み込
むためのデータレジスタ、１１，１２は演算ユニット
１，２より出力されたマイクロプログロム読み出しの為
のアドレスを次のクロックで制御記憶８に出力し、マイ
クロプログラム読み出しを行うために、格納しておくア
ドレスレジスタである。
１台の制御記憶８をアクセスする本発明の制御記憶アク
セスシステムの一実施例である。３，４は演算ユニット
１，２が制御記憶８に格納されているマイクロプログラ
ムを読み出すためのアドレスを制御記憶へ伝えるアドレ
ス線、５は演算ユニット１，２から制御記憶８をアクセ
スするためのアドレス信号を制御記憶アドレス線７と接
続するアドレスセレクタ、６は演算ユニット１，２の基
本クロックの１サイクル内に全ての演算ユニットがマイ
クロプログラム読み出しのアクセスを行うためにアドレ
スセレクタ５の切り換えるセレクト信号を発生するセレ
クト信号発生回路、７はアドレスセレクタ５により選択
されたアドレスを制御記憶８へ伝える制御記憶アドレス
線、８は演算ユニット１，２の動作クロック周波数の２
倍のクロック周波数で読み出しを行う制御記憶、９は制
御記憶８より読み出されたマイクロプログラムを演算ユ
ニット１，２に伝える制御記憶データ線、１０は制御記
憶８より読み出された演算ユニット１のマイクロプログ
ラムを演算ユニット１のクロックのタイミングで読み込
むためのデータレジスタ、１１，１２は演算ユニット
１，２より出力されたマイクロプログロム読み出しの為
のアドレスを次のクロックで制御記憶８に出力し、マイ
クロプログラム読み出しを行うために、格納しておくア
ドレスレジスタである。
【０００９】次に本発明の制御記憶アスセスシステム
を、図２に示すタイミングチャートをもとに説明する。
ここでＴ1 の立り上がりとはＴ0 〜Ｔ1 間のクロックの
立ち上がりの事である。
を、図２に示すタイミングチャートをもとに説明する。
ここでＴ1 の立り上がりとはＴ0 〜Ｔ1 間のクロックの
立ち上がりの事である。
【００１０】演算ユニット１，２の基本クロックに対し
制御記憶８のクロックは、１／２の周期を持つ。Ｔ0 〜
Ｔ1 間で演算ユニット１，２のマイクロプログラム読み
出しの為のアドレス（アドレス１、アドレス２）が出力
され、アドレスレジスタ１１，１２にＴ1 のクロックの
立ち上がりで取り込まれる。
制御記憶８のクロックは、１／２の周期を持つ。Ｔ0 〜
Ｔ1 間で演算ユニット１，２のマイクロプログラム読み
出しの為のアドレス（アドレス１、アドレス２）が出力
され、アドレスレジスタ１１，１２にＴ1 のクロックの
立ち上がりで取り込まれる。
【００１１】Ｔ1 〜Ｔ2 間でアドレスレジスタ１１，１
２の出力がアドレス線３，４にマイクロプラグラム読み
出しの為のアドレスとしてアドレスセレクタ５にそれぞ
れ入力される。演算ユニット１の読み出しアドレス（ア
ドレス１）が先に制御記憶８をアクセスするようにセレ
クト信号発生回路６によりアドレスセレクタ５は切り換
えられる。
２の出力がアドレス線３，４にマイクロプラグラム読み
出しの為のアドレスとしてアドレスセレクタ５にそれぞ
れ入力される。演算ユニット１の読み出しアドレス（ア
ドレス１）が先に制御記憶８をアクセスするようにセレ
クト信号発生回路６によりアドレスセレクタ５は切り換
えられる。
【００１２】そして、アドレス線３の制御記憶読み出し
アドレス（アドレス１）は、制御記憶アドレス線７に出
力される。制御記憶８より読み出された演算ユニット１
のマイクロプログラム（データ１）は、制御記憶データ
線９により、データレジスタ１０の入力となる。データ
レジスタ１０は演算ユニット１の基本クロックＴ1 の立
ち下がり時に演算ユニット１のマイクロプログラムを取
り込む。
アドレス（アドレス１）は、制御記憶アドレス線７に出
力される。制御記憶８より読み出された演算ユニット１
のマイクロプログラム（データ１）は、制御記憶データ
線９により、データレジスタ１０の入力となる。データ
レジスタ１０は演算ユニット１の基本クロックＴ1 の立
ち下がり時に演算ユニット１のマイクロプログラムを取
り込む。
【００１３】次に演算ユニット２のマイクロプログラム
読み出しアドレス（アドレス２）が制御記憶８をアクセ
スするように、セルクト信号発生回路６によりアドレス
セレクタ５が切り換えられる。そして、アドレス線４の
制御記憶アドレスは、制御記憶アドレス線７に出力され
る。制御記憶８より読み出された演算ユニット２のマイ
クロプログラム（データ２）は、制御記憶データ線９に
より、演算ユニット２へ出力さる。Ｔ2 のクロックで、
演算ユニット１，２はそれぞれ制御記憶８より読み出さ
れたマイクロプログラムを同時に取り込むことができ
る。
読み出しアドレス（アドレス２）が制御記憶８をアクセ
スするように、セルクト信号発生回路６によりアドレス
セレクタ５が切り換えられる。そして、アドレス線４の
制御記憶アドレスは、制御記憶アドレス線７に出力され
る。制御記憶８より読み出された演算ユニット２のマイ
クロプログラム（データ２）は、制御記憶データ線９に
より、演算ユニット２へ出力さる。Ｔ2 のクロックで、
演算ユニット１，２はそれぞれ制御記憶８より読み出さ
れたマイクロプログラムを同時に取り込むことができ
る。
【００１４】
【発明の効果】以上説明したように本発明は、制御記憶
の読み出しクロック周波数を演算ユニットのクロック周
波数の整数倍にし、各演算ユニットのアドレスを切り換
えるセレクタを設けて、１クロック間に複数回マイクロ
プログラムの読み出しを行うようにしたので、複数の演
算ユニットから１つの制御記憶にアクセスできるように
なった。この結果、同じ内容の制御記憶を設置する必要
がなくなったので、制御記憶の量を減らすことができる
という効果を有する。
の読み出しクロック周波数を演算ユニットのクロック周
波数の整数倍にし、各演算ユニットのアドレスを切り換
えるセレクタを設けて、１クロック間に複数回マイクロ
プログラムの読み出しを行うようにしたので、複数の演
算ユニットから１つの制御記憶にアクセスできるように
なった。この結果、同じ内容の制御記憶を設置する必要
がなくなったので、制御記憶の量を減らすことができる
という効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例のタイミングチャートであ
る。
る。
【図３】従来の一例を示すブロック図である。
【図４】図３に示した従来例のタイミングチャートであ
る。
る。
１ 演算ユニット ２ 演算ユニット ３ アドレス線 ４ アドレス線 ５ アドレスセレクタ ６ セレクト信号発生回路 ７ 制御記憶アドレス線 ８ 制御記憶 ９ 制御記憶データ線 １０ データレジスタ １１ アドレスレジスタ
Claims (1)
- 【請求項１】 マイクロプログラムにより制御される複
数の演算ユニットと、 前記演算ニットの動作クロックの周波数に対し数逓倍の
クロック周波数で動作する制御記憶と、 各演算ユニットからマイクロプログラム読み出しの為に
必要な前記制御記憶へのアドレスを切り換えるセレクタ
と、 前記演算ユニットの基本クロックの１サイクル内に全演
算ユニットからの制御記憶アクセスを行うために、前記
セレクタを切り換えるセレクト信号を発生するセレクト
信号発生回路と、 演算ユニットと制御記憶の間でのアドレス、データのや
り取りを行う際のタイミングをとるレジスタとを有する
ことにより、複数の演算ユニットが制御記憶を使用でき
ることを特徴とする制御記憶アクセスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29704891A JPH05134867A (ja) | 1991-11-13 | 1991-11-13 | 制御記憶アクセスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29704891A JPH05134867A (ja) | 1991-11-13 | 1991-11-13 | 制御記憶アクセスシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134867A true JPH05134867A (ja) | 1993-06-01 |
Family
ID=17841541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29704891A Withdrawn JPH05134867A (ja) | 1991-11-13 | 1991-11-13 | 制御記憶アクセスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134867A (ja) |
-
1991
- 1991-11-13 JP JP29704891A patent/JPH05134867A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |