JPH0571947U - 命令処理装置のメモリアドレス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 命令処理装置のメモリアドレス制御回路に関
し、メモリアドレス制御回路の構成を簡略化することを
目的とする。 【構成】 マスタ／スレイブユニットを備えるメモリア
ドレスレジスタと、該スレイブユニットの出力を歩進す
る歩進回路と、該歩進回路の出力と前記メモリからのデ
ータを処理する演算回路の出力の中のいずれかを選択し
て前記マスタユニットに入力するマルチプレクサと、前
記メモリから読み出された命令がロード／ストア命令の
時、該命令を実行するために必要なデータの命令アドレ
スとして前記マスタユニットに入力されたアドレスが該
マスタユニットから前記スレイブユニットへ転送される
ことを阻止し、該スレイブユニットの内容の更新を阻止
する制御信号を出力する制御信号回路よりなるメモリア
ドレス制御回路に構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、命令処理装置のメモリアドレス制御回路の改良に関する。

【０００２】

【従来の技術】

図４は従来例を説明する図であり、データ処理装置における命令処理装置のメ モリアドレス制御回路を示している。

【０００３】 図４中、１はメモリ、２はメモリデータレジスタ、３は命令レジスタ、４は命 令デコード回路、５は演算回路である。また、６は命令アドレスレジスタ、７は メモリアドレスレジスタ、８はマルチプレクサ、９は歩進回路である。

【０００４】 図４において、データ処理装置の命令処理装置が備えるメモリ１には命令とデ ータが格納されている。 このメモリ１の内容を読み出し、或いはメモリ１に命令またはデータを書き込 む際には、メモリアドレスレジスタ７はアクセスすべきアドレスをメモリ１に出 力する。

【０００５】 アドレスを指定されて読み出されたメモリ１の内容は、一旦、メモリデータレ ジスタ２に格納される。 メモリ１から読み出しされた内容が命令であれば、命令レジスタ３を介して命 令デコ−ド回路４に送出されて解読され、演算回路５でこの命令に基づいた処理 が実行される。

【０００６】 また、メモリデータレジスタ２から読み出された内容がデータであれば、直接 に演算回路５に送出され、実行中の命令のデータとされる。 演算回路５は入力された命令あるいはデータを処理して命令アドレスまたはデ ータアドレスを生成する。

【０００７】 このアドレスが命令アドレスの場合は、命令アドレスレジスタ６を介してマル チプレクサ８に出力し、また、データアドレスの場合は直接マルチプレクサ８に 出力する。

【０００８】 マルチプレクサ８は命令アドレスレジスタ６からの出力と演算回路５からの出 力のうちいずれか一方を選択し、メモリアドレスレジスタ７に出力する。 １つのジョブを実行するための命令群は、通常連続するメモリ領域に格納され ていて、各命令の先頭アドレスは一定間隔で配置されている。

【０００９】 歩進回路９は、１つの命令アドレスから次の命令アドレスを算出するものであ る。即ち、命令アドレスレジスタ６に格納された命令アドレスに所定値を加算し て、現在実行中の命令アドレスの次に実行される命令アドレスを生成し、これを 再び命令アドレスレジスタ６に転送する。

【００１０】 この命令アドレスは、マルチプレクサ８を経てメモリアドレスレジスタ７に転 送され、かつ歩進回路９にも送られる。このようにして、アクセスすべきメモリ １の命令アドレスが連鎖的に生成される。

【００１１】 一方、メモリ１から読み出された命令がメモリ１自体をアクセスする命令の場 合、即ち、ロード／ストア命令であった際には、メモリアドレスレジスタ７には 命令アドレスレジスタ６に格納されている命令アドレスではなく、演算回路５か ら出力したロード／ストア命令をデータとして転送する必要がある。

【００１２】 上記ロード／ストア命令に対するデータのアクセスが実行される間、命令アド レスレジスタ６は格納された命令レジスタを保持している。 そして、データのアクセスが終わった後、命令アドレスレジスタ６に格納され たデータが、メモリアドレスレジスタ７に送出されることになる。

【００１３】

【考案が解決しようとする課題】

上記したように、従来技術においては、ロード／ストア命令を実行する間、メ モリアドレスレジスタにデータアドレスが格納されるので、この間はロード／ス トア命令の次に実行される命令アドレスは、命令アドレスレジスタに保持する。

【００１４】 従って、アドレスを格納するレジスタとしては、同じ容量のメモリアドレスレ ジスタと命令アドレスレジスタの２個が必要であり、この２個のレジスタはそれ ぞれ実装場所を占有し、しかもそれぞれ互いの各構成ビットを接続する接続線を 必要とする等、回路構成を複雑にし、実装面積が大きくなるという課題がある。

【００１５】 本考案は、メモリアドレス制御回路のアドレスレジスタ部分の回路構成を簡略 化することを目的とする。

【００１６】

【課題を解決するための手段】

上記の目的を達成するため、図１に示すごとく、命令とデータの２つの異なる データを格納するメモリ１のアドレスとなるマスタ出力をもつマスタ／スレイブ ユニット103,104 を備えるメモリアドレスレジスタ10と、前記マスタ／スレイブ ユニット103,104 の内のスレイブユニット104 からのスレイブ出力を歩進する歩 進回路９と、該歩進回路９の出力と前記メモリ１からのデータを処理する演算回 路５の出力の中のいずれかを選択して前記マスタユニット103 に入力するマルチ プレクサ81と、前記メモリ１から読み出された命令がロード／ストア命令のとき 、該命令を実行するために必要なデータの命令アドレスとして前記マスタユニッ ト103 に入力されたアドレスが該マスタユニット103 から前記スレイブユニット 104 へ転送されることを阻止することにより該スレイブユニット104 の内容の更 新を阻止する制御信号を出力する制御信号回路11とによりメモリアドレス制御回 路Ａを構成し、前記の一つのメモリアドレスレジスタ10のみで前記メモリ１から 異なる２つのデータの読みだしを可能にするように構成する。

【００１７】

【作用】 本考案は図１に示すように、制御信号回路11が出力する制御信号によって、ロ ード／ストア命令実行時のデータアドレスは、マスタユニット103 のみに格納さ れてメモリ１をアクセスする。

【００１８】 この時、スレイブユニット104 にはマスタユニット103 の内容が転送されず、 そのままロード／ストア命令の命令アドレスが保持される。 そして、通常の命令アドレスの時は、この命令アドレスはマスタユニット103 とスレイブユニット104 とに格納され、マスタユニット103 の内容がメモリ１に 出力された後、スレイブユニット104 の内容が歩進回路９で加算されて、メモリ １に格納された連続した命令アドレスがマスタユニット103 に入力されることに なる。

【００１９】

【実施例】

本考案の回路構成を説明するのに先立って、本考案のメモリアドレスレジスタ が構成されるマスタ出力をもつマスタ／スレイブフリップフロップの動作を説明 する。

【００２０】 図２はマスタ出力をもつマスタ／スレイブフリップフロップを説明する図であ り、図３は図２のタイミングチャ−トである。 図２に示すように、マスタ出力をもつマスタ／スレイブフリップフロップ（マ スタ／スレイブＦＦ）は、マスタフリップフロップ（マスタＦＦ）101 にスレイ ブフリップフロップ（スレイブＦＦ）102 が従属して接続され、両フリップフロ ップを一体化して構成した回路素子である。

【００２１】 マスタ／スレイブＦＦは図２に示すように、入力端子Ｉ、マスタＦＦ101 より 出力される信号をスレイブＦＦ102 に転送するのを阻止する制御信号端子Ｂ、ク ロック信号端子ＣＬ、および、マスタＦＦ101 の出力端子Ｍ、スレイブＦＦ102 の出力端子Ｓを有する。

【００２２】 図３に示すように、上記入力端子Ｉに信号ａ1,ａ2,ａ3 ・・・が入力され、ク ロック信号端子ＣＬにクロック信号ＣＬ１，ＣＬ２，ＣＬ３・・・が入力されて いるものとすると、クロック信号ＣＬ１の立ち下がり時に入力される信号ａ1 が マスタＦＦ101 に取り込まれ、出力端子Ｍから該信号ａ1 が出力される。

【００２３】 しかし、上記クロック信号ＣＬ１の立ち上がり時にスレイブＦＦ102 の端子Ｂ に制御信号ｂが入力されていないので、マスタＦＦ101 よりの信号ａ1 を取り込 んで、出力端子Ｓから信号ａ1 を出力する。

【００２４】 次に、クロック信号ＣＬ２の立ち上がり時に、マスタＦＦ101 は次の信号ａ2 を取り込むが、端子Ｂには制御信号ｂが入力されているので、スレイブＦＦ102 はマスタＦＦ101 からの信号の転送を阻止し、信号ａ1 をそのまま保持する。

【００２５】 さらに、クロック信号ＣＬ３の立ち上がり時に、マスタＦＦ101 は入力信号ａ 3 を取り込む。 この時、制御信号ｂは入力されていないので、信号ａ3 がマスタＦＦ101 より スレイブＦＦ102 に転送され、スレイブＦＦ102 の内容は信号ａ1 から信号ａ3 に入れ替えられる。

【００２６】 このように、マスタ出力をもつマスタ／スレイブＦＦは、マスタＦＦ101 から スレイブＦＦ102 への信号の転送が、制御信号によって制御されるフリップフロ ップである。

【００２７】 本考案では、このマスタ出力をもつマスタ／スレイブＦＦを装置の所要ビット 数並列に接続してレジスタを構成し、メモリアドレスレジスタとして用いた。 図１は本考案の一実施例の構成を示すブロック図である。なお、全図を通じて 同一符号は同一対象物を示す。

【００２８】 図１に示すように、メモリアドレスレジスタ10は、マスタ出力をもつマスタ／ スレイブＦＦのマスタＦＦで構成されるマスタユニット103 と、スレイブＦＦで 構成されるスレイブユニット104 とで形成される。

【００２９】 このメモリアドレスレジスタ10は、前述したように、図２と図３を用いて説明 したマスタ出力をもつマスタ／スレイブＦＦが、並列に接続されてレジスタを形 成する。

【００３０】 図１に示すメモリアドレスレジスタ10の各端子Ｉ，Ｍ，Ｓ，Ｂは、前記図２の 端子Ｉ，Ｍ，Ｓ，Ｂにそれぞれ対応するものである。 演算回路５は生成したアドレスがデータアドレスの場合は、この旨を制御信号 回路11に指示する。

【００３１】 制御信号回路11はこの指示に基づいて、制御信号をメモリアドレスレジスタ10 のＢ端子に送出する。 マルチプレクサ81は、演算回路５が生成した命令アドレス、データアドレス、 あるいは歩進回路９で生成した命令のアドレスの中の１つを選択してメモリアド レスレジスタ10の入力端子Ｉに出力する。

【００３２】 以下、図１のメモリアドレス制御回路Ａにおける演算回路５から出力されるデ ータアドレスおよび命令アドレスの処理を説明する。 演算回路５はメモリデータレジスタ２から読み出した命令がロード／ストア命 令であると、この命令を実行するために必要なデータアドレスをメモリアドレス 制御回路Ａに出力する。

【００３３】 同時に演算回路５は、制御信号回路11に指示して、制御信号を端子Ｂに送出さ せる。 データアドレスは、マスタユニット103 を経て端子Ｍからメモリ１に出力され るが、上記制御信号によってマスタユニット103 からスレイブユニット104 への 内容の転送が阻止されるため、スレイブユニット104 の内容は更新されない。即 ち、ロード／ストア命令の命令アドレスが格納されたままとなる。

【００３４】 そして、ロード／ストア命令の実行が終了すると制御信号は停止し、ロード／ ストア命令の命令アドレスはスレイブユニット104 の出力端子Ｓから出力され、 歩進回路９を介して歩進され、ロード／ストア命令の命令アドレスの次に実行さ れる命令アドレスをマルチプレクサ81を介してマスタユニット103 の入力端子Ｉ に出力する。

【００３５】 この命令アドレスは端子Ｍからメモリ１に出力されるとともに、スレイブユニ ット104 に転送され、端子Ｓから歩進回路９に出力され、命令アドレスの更新が 行われる。

【００３６】 また、演算回路５がデータのアクセスを必要としない通常の命令アドレスを送 出した時は制御信号は送出されず、従って上記アドレスはマスタユニット103 と スレイブユニット104 に格納され、マスタユニット103 からメモリ１に上記アド レスが出力される。

【００３７】 一方、スレイブユニット104 からは歩進回路９を介して命令アドレスが転送さ れ、マルチプレクサ81を経て命令アドレスの更新が行われる。 本実施例の回路構成では、従来例の命令アドレスレジスタ６とメモリアドレス レジスタ７がメモリアドレスレジスタ10に一体化することによりレジスタ間の接 続線が削減され、回路部品の実装率が向上する。

【００３８】

【考案の効果】

以上の説明から明らかなように本考案によれば、メモリアドレスレジスタをマ スタ出力をもつマスタ／スレイブフリップフロップで構成することによって回路 構成が簡略化され、ハ−ドウェアの占有容積を縮小することができるという効果 を奏する。

【図面の簡単な説明】

【図１】 本考案の一実施例の構成を示すブロック図で
ある。

【図２】 マスタ出力をもつマスタ／スレイブフリップ
フロップを説明する図である。

【図３】 図２のタイミングチャ−トである。

【図４】 従来例を説明する図である。

【符号の説明】

Ａはメモリアドレス制御回路 １はメモリ ２はメモリデータレジスタ ３は命令レジスタ ４は命令デコード回路 ５は演算回路 ６は命令アドレスレジスタ ７,10 はメモリアドレスレジスタ ８,81 はマルチプレクサ 11は制御信号回路 103 はマスタユニット 104 はスレイブユニット

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 命令とデータの２つの異なるデータを格
   納するメモリ(1) のアドレスとなるマスタ出力をもつマ
   スタ／スレイブユニット(103,104) を備えるメモリアド
   レスレジスタ(10)と、 前記マスタ／スレイブユニット(103,104) の内のスレイ
   ブユニット(104) からのスレイブ出力を歩進する歩進回
   路(9) と、 該歩進回路(9) の出力と前記メモリ(1) からのデータを
   処理する演算回路(5)の出力の中のいずれかを選択して
   前記マスタユニット(103) に入力するマルチプレクサ(8
   1)と、 前記メモリ(1) から読み出された命令がロード／ストア
   命令のとき、該命令を実行するために必要なデータの命
   令アドレスとして前記マスタユニット(103) に入力され
   たアドレスが該マスタユニット(103) から前記スレイブ
   ユニット(104)へ転送されることを阻止することにより
   該スレイブユニット(104) の内容の更新を阻止する制御
   信号を出力する制御信号回路(11)とによりメモリアドレ
   ス制御回路(A) を構成し、 前記の一つのメモリアドレスレジスタ(10)のみで前記メ
   モリ(1) から異なる２つのデータの読みだしを可能にす
   ることを特徴とした命令処理装置のメモリアドレス制御
   回路。