JPH0296261A

JPH0296261A - Ｄｍａ転送装置

Info

Publication number: JPH0296261A
Application number: JP24800388A
Authority: JP
Inventors: Yoshiyuki Miki; 三木　良行
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-09
Anticipated expiration: 2012-12-10
Also published as: JP2689523B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ビット幅の広いデータを主記憶装置と、ビッ
ト幅の狭いデータを複数の入出力装置と、各入出力装置
に対応して設けられたチャネルを介し、チャネルの優先
順位に従ってそれぞれ交換し、ＤＭＡ転送を行うＤＭＡ
転送装置に関する。

〔従来の技術〕

従来、この種のＤＭＡ転送装置は、磁気ディスク装置、
通信装置、デイスプレィ装置などの入出力装置が共通デ
ータ転送経路（以下システム・バスと略す）に接続され
たときに応答性能を上げるために入出力装置（以下１０
と略す）と主記憶装置（以下メモリと略す）との間のデ
ータ転送を中央処理装置（以下ｃｐｕと略す）に代わっ
て高速に行うためのものである。

ＣＰｕの性能が向上すると共にＣＰｕにつながるシステ
ム・バスはバス幅が広がり、１回のリード／ライト（以
下転送サイクルと略す）に要する時間も短くなり最大転
送速度が上げられている。

しかし、入出力装置は転送速度がそれほど高くはないた
め、システム・バスより狭い８ビツトまたは１６ビツト
の入出力経路（以下■０ボートと略す）の幅を持ってお
り、また転送サイクルもＣＰＵに比べて長い。

このためＤＭＡ転送装置はＣＰＵに代わって入出力装置
→主記憶装置の転送を行うと同時に１０ボート幅からシ
ステム・バスのバス幅への変換（以下ファネリングと略
す）や入出力装置の転送速度とシステム・バスの転送速
度の差の吸収等を行わなければならない。

例えばファネリングを行う場合であって、■０ボートが
８ビツトでシステム・バスの幅が３２ビツトの場合、Ｄ
ＭＡ転送装置が入出力装置から４回読み込みを行ない、
１回システム・バス上の主記憶装置に書き込むという動
作を行う。

またＤＭＡ転送装置は通常複数のデータ転送経路（入出
力装置と主記憶装置との間の転送を複数組同時に行える
。）を持っている。この入出力装置と主記憶装置との間
のデータ転送経路の１つをチャネルと呼ぶ。システム・
バスは１本しかないので複数のチャネルのＤＭＡ転送は
優先順位の高いチャネルの転送から行うという方式にな
る。

しかしファネリングを行いながらＤＭＡ転送を行ってい
る場合には１転送単位（例えば８ビツトの入出力装置か
ら３２ビツトのシステム・バス上の主記憶装置への転送
では、入出力装置から４回リードしてから主記憶装置に
１回ライト）が終ってからでないとより優先順位の高い
チャネルに切り替えられない。このためより優先順位の
高いチャネルのＤＭＡ転送要求がきてから実際にそのチ
ャネルのＤＭＡ転送が開始されるまでにかなりの時間が
かかる。

第６図は４つのチャネル（：ｌｌＯ，ＣＩ、　ＣＨ２，
ＣＨ３を有する従来のＤＭＡ転送装置を示すブロック図
、第７図は第６図の従来例の全体を制御するメイン・シ
ーケンサ６１５を詳細に示すブロック図、第８図は第７
図のメイン・シーケンサ６１５の動作を示す状態遷移図
、第９図は第６図の従来例の転送サイクルを制御するバ
ス・サイクル・シーケンサ１１６を示すブロック図、第
１θ図は第９図のバス・サイクル・シーケンサ１１Ｂの
動作を示す状態遷移図、第１１図は第６図の従来例にお
いてＤＭＡ転送がチャネルＣＨ２からチャネルＣＩＯに
移るのを示すタイムチャートである。

カウント・レジスタ　＋０３は、チャネルＣＨＯ。

Ｃｌ１１．０１１２．　ＣＨ３にそれぞれ対応する４個
の２４ビツトのカウント・レジスタ１０３ｏ、　１０３
１．１０３２．１０３３を有する。カウント・レジスタ
　１０３．、１０３．１０３２、１０３３は、それぞれ
チャネルＣ■Ｏ，ＣＨｌ、　Ｃ）＋２゜ＣＨ３の転送バ
イト数をデータ・バス１０１を介して取り入れ保持して
いる。５ＥＬ−（：Ｈ信号デコーダ１０４は２ピットノ
５ＥＬ−ＯＨ信号を入力し、５ＥＬ−ＯＨ信号が指示す
るチャネルＣＨＯ，ＣＨＩ、　（：ｌ＋２．　Ｃ）１３
ニ対応するカウント・レジスタ１０３ｏ、　１０３１．
１０３２．１０３３（７）保持している転送バイト数を
レジスタ１０５に出力させる。デクリメンタ１０６は、
１バイトデータ転送される毎にレジスタ１０５に出力さ
れた転送バイト数をデクリメントして、デクリメントし
た転送バイト数を、先にレジスタ１０５に転送バイト数
を出力したカウント・レジスタ！０３ｏ、　１０３．、
１０３゜。

１０３３に格納する。メモリ・アドレス・レジスタ１０
７は各チャネル（：Ｉ（Ｏ，ＣＨＩ、　ＣＩ（２，ＣＨ
ｌ３にそれぞれ対応する４個の３２ビツトのアドレス・
レジスタ１０７゜、　１０７１．１０７２．１０７３を
有する。アドレス・レジスタ１０７゜、　１０７１．１
０７２．１０７３はそれぞれチャネルＣ）ＩＱ、　（：
Ｈｌ、　Ｃｌ１２．　ＣＨ３がアクセスする主記憶装置
のアドレスを保持する。５ＥＬ−ＯＨ信号デコーダ１０
８は、５ＥＬ−Ｃ８信号を入力し、５ＥＬ−（：Ｈ信号
が指示するチャネルＣｌｌ０．　Ｃｌ１ｌ、　ＣＨ２，
０１１３に対応するアドレス・レジスタ１０７゜、　１
０７１．１０７２．１０７ａの保持しているアドレスを
レジスタ１０９に出力させる。レジスタ１０９は入力し
たアドレスをアドレス・バス１０２とインク／デクリメ
ンタ１１０とに出力する。インク／デクリメンタ１１０
は入力したアドレスから次にアクセスすべきアドレスを
計算し、計算結果を先にアドレスを出力したアドレス・
レジスタ１０７ｏ、　１０７１．１０７２．１０７３に
格納する。ボート・アドレス・レジスタ１１１は、各チ
ャネルＣＨＯ，（：）ＩＩ、ＣＨ２，ＣＨ３に対応する
４個の３２ビツトのアドレス・レジスタ１１１゜、　１
１１１．１１１２．　ｌ１ｌｓを有する。アドレス・レ
ジスタ１１１０．１１１．、１１１２゜１１１、は、そ
れぞれチャネルＣＨＯ，Ｃ）ＩＩ、　ＣＨ２，ＣＩ（３
がアクセスする入出力装置のアドレスを保持する。

５ＥＬ−Ｃ）！信号デコーダ１１４は、５ＥＬ−Ｃｌ信
号を入力し、５ＥＬ−（：ｌ信号が指示するチャネルＣ
ＨＯ，ＣＨＩ。

（：）１２．　Ｃ１１３に対応するアドレス・レジスタ
１１１．。

１１１１、１１１２．１１１３が保持しているアドレス
をアドレス・バス１０２に出力させる。テンポラリ・レ
ジスタ６１３は、３２ビツトのデータを格納し、格納し
たデータを出力できるもので、データが空のときＥｍｐ
ｔｙ信号を、またデータで満杯のときＦｕｌ　ｌ信号を
それぞれ出力する。メイン・シーケンサ６１５は、ＤＭ
Ａ装置の全体を制御するものであって、状態入力用レジ
スタ６２５を含む入力用レジスタ６３５と、入力用レジ
スタ６３５が人力するＦｕｌｌ信号またはＥｏ＋ｐｔｙ
信号および前のステップの状態出力から、出力すべき制
御信号を生成する制御信号発生論理部６４５（以降、Ｐ
ＬＡ６４５と記す）と、状態出力用レジスタ６５５を含
み、ＰＬＡ６４５の生成した制御信号を保持出力する出
力用レジスタ６６５とからなる。メイン・シーケンサ６
１５は、アイドル状態劇と、ファネリングのために行う
２バス・サイクル転送のうちのリード転送状態Ｍｓと、
ライト転送状態Ｍｄと、メモリ上にコマンドの列として
用意されているコマンドチエインを読み込むコマンド・
チエイン読み込み状態Ｍｃｈｒとの４つの状態をとる。

バス・サイクル・シーケンサ１１Ｂは、ＤＭＡ転送装置
の転送サイクルの制御をするものであって、状態入力レ
ジスタ１２６を含む入力用レジスタ１３６と、入力用レ
ジスタ１３６が人力するＤＭＡ転送要求信号であるＤＲ
Ｑ信号、バス占有許可信号）ＩＬＤＡＧＫ、前のステッ
プの状態出力から出力すべき制御信号を生成する制御信
号発生論理部１４６（以降、ＰＬＡ１４６と記す）と、
状態出力用レジスタ１５６を含み、ＰＬＡＩ４６の生成
した制御信号を保持出力する出力用レジスタ１６６とか
らなる。バス・サイクル・シーケンサ１１６は、アイド
ル状態Ｔｉと、　ｃｐｕ　（不図示）からのバス占有許
可信号）ＩＬＤＡｃにがアクティブになるのを待つシス
テム・バス使用要求状態Ｔｈと、メモリまたはＩＯ装置
ヘアドレスを出力するアドレス出力状態Ｔａと、メモリ
または１０装置に対し、データの読み書きを行うデータ
入出力状態Ｔｂとの４つの状態をとる。ＤＲＱ決定回路
１１７は、各チャネル（：ｌＩＯ，Ｃ）ＩＩ、　Ｃ）１
２．ＣＨ３に係るＤＭＡ転送要求信号ＣＨＯＤＲＱ、　
ＣＨＩＤＲＱ、Ｃｌ１２ＤＲＱ、　ＣＨ３ＤＲＱを入力
し、優先順位の高いチャネルを選択し、選択されたチャ
ネルのＤＭＡ転送要求信号（：ＨＯＤＲＱ、　Ｃ）ＩＩ
ＤＲＱ。

（：Ｉ（２ＤＲＱ、　ＣＨ３ＤＲ’Ｑを出力するととも
に、ＤＭＡ転送要求信号であるＤＲＱ信号、選択された
チャネルを示す５ＥＬ−Ｃｌ信号、現在行っているＤＭ
Ａ転送を中止させるＨＰＤＲＱ信号を出力する。

次に、第６図の従来例において、ＤＭＡ転送をするチャ
ネルＣ１１２からチャネルＣ１１０への切替について第
１１図を参照して説明する。ＤＲＱ決定回路１１７から
は、ＤＭＡ転送要求信号ＤＲＱと、チャネルｃ］１２を
指示する５ＥＬ−Ｃ１１信号が出力され、テンポラリ・
レジスタ６１３からはＥｍｐｔｙ信号が出力されている
ので、時刻ｔ、にメイン・シーケンサ６１５は、チャネ
ルＣＨ２のＤＭＡ転送のリード転送状態Ｍｓに入る。

したがって、５ＥＬ−にＨ信号デコーダ１１２はポ′−
ト・アドレス・レジスタ１１１のアドレス・レジスタ１
１１２を選択し、アドレス・レジスタ１１１゜が保持し
ているアドレスＰＡ２をアドレス・バス＋０２に出力さ
せる。時刻１．、１２間において、優先順位の最も高い
チャネルＣＨＯに係るＤＭＡ転送要求Ｃｌｌ０ＤＲＱが
出力されるが、チャネルＣＨ２のリード転送状態Ｍｓな
のでこの要求は待たされる。バス・サイクル・シーケン
サ１１６の状態Ｔａ、　Ｔｂのうちデータ入出力状態Ｔ
ｂの始め、すなわち時刻ｔ２．　ｔ４．　ｔｓ、　ｔａ
において、リード信号１０Ｒがアクティブになる。また
、アドレスＰＡ２により選択されたＩＯ表装置ら、デー
タ入出力状態Ｔｂの後半から次のアドレス出力状態Ｔａ
の前半にかけてデータＰＤ２１．　ＰＤ２２．　ＰＤ２
３゜ＰＤ２４が出力され、それぞれ時刻１３．　ｊｓ、
　ｆ、ｔ、　ｔｏに順次テンポラリ・レジスタ６１３に
取り込まれ、時刻ｔ９にテンポラリ・レジスタ６１３か
らＦｕｌｌ信号が出力される。Ｆｕｌｌ信号が出力され
ると、メイン・シーケンサ６１５は、ライト転送状態Ｍ
ｄに移り、アドレス・バス１０２上には主記憶装置のア
ドレスＭ＾が出力される。時刻ｊｌｏ＋　ｊｌｌに、主
記憶装置に対するライト信号ＭＥＭＷがアクティブにな
ると、データＰＤ２１．　ＰＤ２２．　ＰＤ２３．　Ｐ
Ｄ２４からなるデータＭＯが主記憶装置のアドレスＭＡ
に書き込まれる。時刻ＬＩＩ＋ｔｌＲ間においてる、バ
ス・サイクル・シーケンサ１１Ｂは転送終了してアイド
ル状態Ｔｉを経てシステム・バス使用要求状態Ｔｈにな
り、メイン・シーケンサ６１５はバス占有許可要求信号
ＨＬＤＲＱを出力する。バス占有許可信号ＨＬＤＡＣＫ
が出力されると、ＤＲＱ決定回路１１７は、時刻ｔ１２
にＤＭＡ転送要求信号ＤＲＱ、チャネルＣ）１０を指示
する５ＥＬ−ｅｌｌ信号を出力する。したがって、時刻
ｔ１２以降チャネル０１１０に係るＤＭＡ転送が実行さ
れる。

チャネルＣＨＯに係るＤＭＡ転送要求信号ＣＨＯＤＲＱ
が時刻１＋直後に出力されてから、チャネルＣＨＯによ
るＤＭＡ転送が実行される時刻ｔ１２まで、チャネルＣ
Ｈ２からチャネルＣＨＯへの切替は１１クロツクを必要
としたことになる。

（発明が解決しようとする課題）上述した従来のＤＭＡ転送装置は、優先順位の低いチャ
ネルがＤＭＡ転送を行っている際、より優先順位の高い
チャネルのＤＭＡ転送の要求が発生しても、優先順位の
低いチャネルのＤＭＡ転送の１転送単位（従来例では４
回のＩＯリードと１回のメモリ・ライト）の処理が終了
するまではチャネルが切り替えられず、より優先順位の
高いチャネルのＤＭＡ転送要求が１転送単位の処理が終
了するまで、待たされるという欠点がある。

〔課題を解決するための手段〕

本発明のＤＭＡ転送装置は、各チャネルのうち優先順位の高いものから予め選択され
た１個以上のチャネルにそれぞれ対応して設けられた状
態レジスタと、前記選択されたチャネルにそれぞれ対応して設けられ、
前記ビット幅の広いデータを保持できるデータレジスタ
と、ＤＭＡ転送を行っている第１のチャネルから、優先順位
の高い第２のチャネルにＤＭＡ転送を切替るように指示
された第２のチャネルが前記選択されたチャネルに該当
する場合、第１のチャネルのＤＭＡ転送を１転送単位の
途中であっても中止させ、第２のチャネルに対応する状
態レジスタおよびデータレジスタがそれぞれ保持してい
るＤＭＡ転送状態および転送データに基づいて、第２の
チャネルが指示される以前に行ったＤＭＡ転送に引続い
たＤＭＡ転送を実行させ、実行させたＤＭＡ転送が終了
すると、中止させた第１のチャネルのＤＭＡ転送を中止
させた時点から再開させる制御手段とを有する。

（作用）ＤＭＡ転送を行っている第１のチャネルから優先順位の
高い第２のチャネルにＤＩＡＡ転送を切替える場合、第
１．第２のチャネルのＤＭＡ転送状態と転送データ゛は
別個に保持されているので、第１のチャネルが１転送単
位の途中であっても、第１のチャネルのデータ転送を途
中の状態で中止させ、第２のチャネルの状態レジスタお
よびデータレジスタを用いて第２のチャネルのＤＭＡ転
送に切替えることができる。

（実施例）次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のＤＭＡ転送装置を示すブロック図、第
２図は第１図の実施例のメイン・シーケンサ１１５を詳
細に示すブロック図、第３図は第２図のメイン・シーケ
ンサ１１５の動作を示す状態遷移図、第４図は第１図の
実施例において、ＤＭＡ転送がチャネルＣＨ２からチャ
ネルＣＨＯに移るのを示すタイムチャートである。

本実施例は、第６図の従来例のテンポラリ・レジスタ６
１３、メイン・シーケンサ６１５の代りにテンポラリ・
レジスタ１１３と５ＥＬ−Ｃ１（信号デコーダ１１４　
、メイン・シーケンサ１１５を用いている。

テンポラリ・レジスタ１１３は３２ビツトの４個のレジ
スタ１１３ｏ、　１１３１．１１３２．１１３３を有す
る。

５ＥＬ−（：）ｌ信号デコーダ１１４は５ＥＬ−Ｃ）ｌ
信号の指示するレジスタ１１３゜、　１１３．、１１３
２．１１３．をデータ・バス１０１に接続する。メイン
・シーケンサ１１５は、第７図の状態出力用レジスタ６
５５の代りに、状態出力用レジスタ１５５と、５ＥＬ−
Ｃｌ信号デコーダ１７５とを有する。状態出力用レジス
タ１５５は、それぞれ状態出力用レジスタ６５毛と同様
の機能を有するレジスタ１５５゜、　１５５．、１５５
□、　１５５３を有し、５ＥＬ−ＣＨ信号デコーダ＋７
５は５ＥＬ−ＣＩ（信号の指示するレジスタ１５５゜、
　１５５．、１５５□、　１５５３を状態人力用レジス
タ６２５に接続する。したがって、各レジスタ　１５５
．。

１５５、、１５５□、　１５５３が第８図と同様に各チ
ャネルＣ）１０．　ＣＨＩ、　Ｃ１１２，（：ｌ１３ご
とに状態Ｍｉｊ、　Ｍｓｊ、　Ｍｄｊ。

Ｍｃｈｒｊ　（ｊは各レジスタと各チャネルを表わし、
ｊ＝　ｏ、　ｔ、　２．３である）を保持する。

次に、第１図の実施例の動作について第４図を参照して
説明する。従来例と特に異なる点のみ説明する。

時刻ｔ１にチャネルＣＨ２のＤＭＡ転送要求（：Ｈ２Ｄ
ＲＱに従って、ＤＲＱ決定回路１１７は５ＥＬ−ＣＨ信
号によりチャネルＣＨ２を指示する。メイン・シーケン
サね１！５の状態出力用レジスタ１５５は、５ＥＬ−（
：ｌ信号デコーダ１７５によりレジスタ１５５が選択さ
れ、チャネルＣ１１２のリード転送状態Ｍｓ２となる。

ボート・アドレス・レジスタ１１１のアドレス・レジス
タ１１１２の保持していたアドレスＰＡ２がアドレス・
バス１０２上に出され、５ＥＬ−（：ｌ信号デコーダ１
１４によりテンポラリ・レジスタ　１１３のレジスタ１
１３２がデータ・バス１０１に接続される。時刻ｊ２＋
　ｔ３にリード信号１０Ｒがアクティブになり、チャネ
ルＣＨ２に係る■０装置からデータＰＤ２１がデータ・
バス１０１を介してレジスタ１１３２に読み込まれる。

しかし、時刻１．、１２間でチャネルＣＨ２より優先順
位の高いチャネルＣ）１０に係るＤＭＡ転送要求信号Ｃ
）ＩＯＤＲＱが出力されているので、ＤＲＱ決定回路１
１７のＨＰＤＲＱ信号がアクティブになり、時刻１．、
１４間でバス・サイクル・シーケンサは、現在実行中の
チャネルＣＨ２の転送サイクルを終了し、アイドル状態
を経て、−旦、システム・バス使用要求状態Ｔｈに移る
。システム・バス使用要求状態Ｔｈである時刻ｔ４に、
５ＥＬ−ＣＨ信号の指示がチャネルＧＨＱに変る。

５ＥＬ−ＣＨ信号の指示がチャネルＧ）１０に変ること
によって、カウントレジスタ１０３、メモリ・アドレス
・レジスタ１０７、ボート・アドレス・レジスタ１１１
　、テンポラリ・レジスタ１１３　、状態出力用レジス
タ１５５ともにチャネルＣＨＯ用のものに変る。

そして次にバス・サイクル・シーケンサはリード転送状
態Ｔａに遷移し、チャネルＣ１１０に対する転送サイク
ルを開始する。この時リード転送サイクルか、ライト転
送サイクルかはチャネルＣＨＯが以前に起動されていた
ときのメイン・シーケンサの状態により決定される。最
後にチャネルＣ）１０に対するＤＭＡ転送要求信号ＤＲ
ＱをアクティブにしてＤＭＡ転送を開始する。

この様にして従来例では１転送単位でチャネルが切り替
わっていたのに対し、本発明では転送サイクル単位でチ
ャネルを切り替えることが可能になる。

第４図、第１１図のタイミング・チャートの比較から分
かるようにチャネルＣＩＯのＤＭＡ転送要求信号Ｃｌｌ
０ＤＲＱがアクティブになってから従来例より短い２ク
ロツクでチャネルＣＨ２のＤＭＡ転送サイすルＭｓを終
了し、チャネルＣＨＯを指示する５ＥＬ−Ｃ）ｌ信号を
アクティブにし、チャネルＣ■０に切り替えを行ってチ
ャネルＣＨＯのＤＭＡ転送を開始している。

第５図（ａ）　、　（ｂ）は、それぞれ本発明の第２の
実施例に用いられるテンポラリ・レジスタ２１３と、メ
イン・シーケンサ２１５とを示すブロック図である。

本実施例は、第１図の実施例のテンポラリ・レジスタ１
１３　、メイン・シーケンサ１１５の代りにテンポラリ
・レジスタ２１３、メイン・シーケンサ２１５を用いた
ものである。

テンポラリ・レジスタ２１３は、レジスタ２１３゜。

２１３、を有する。チャネルＣＨＯを選択する５ＥＬ−
ＣＨＯ信号がレジスタ２１３゜に直接印加され、レジス
タ２１３、にインバータ２１４を介して印加されている
。

メイン・シーケンサ２１５は第２図の出力用レジスタ６
７５の代りに出力用レジスタ６８５を有しており、出力
用レジスタ６７５は状態出力用レジスタ２５５を有して
いる。状態出力用レジスタ２５５は、レジスタ２５５ｏ
、　２５５．を有する。５ＥＬ−ＣＨＯ信号がレジスタ
２５５゜に直接に、レジスタ２５５１にインバータ２７
５を介して印加されている。

したがって、第１の実施例ではチャネルＣｌｌ０゜Ｃｌ
１ｌ、　ＣＩ（２，ＣＨ３間に優先順位をつけたが、本
実施例ではチャネルＧＨＱのみが、１転送率位の途中で
も、他のチャネルＣ）Ｉｌ、　に１１２．０１１３に対
して優先することになる。つまり、５ＥＬ−ＣＨＯ信号
が論理レベルロウ（以降、“し”と記す）のときはレジ
スタ２１３＋、　２５５＋が使用され、チャネルＣＨＩ
、　ＣＩ２．０１１３については従来例と同様に制御さ
れる。しかし、５ＥＬ−０８０信号が論理レベルハイ（
以降、“Ｈ”と記す）になるとレジスタ２１３゜、２５
５゜が使用され、他のチャネルＣＨ１，Ｃ）１２．　Ｃ
Ｈ３に優先して、ＤＭＡ転送がチャネルＧＨＱに移る。

このように本実施例ではチャネルＣＨＯのみを特権扱い
とし、チャネル（：ＩＯのＤＭＡ転送要求信号Ｃ）ＩＯ
ＤＲＱがアクティブになるとすぐさまチャネルＣ（１０
に他のチャネルから切り替わるようになっている。実用
上はチャネルＣＨＯだけを特権扱いとしただけでもシス
テムの応答性能は大幅に上がる。

〔発明の効果〕

以上説明したように本発明は、他のチャネルからＤＭＡ
転送の切り替えを早くしようと望むチャネルに対応して
状態レジスタおよびデータレジスタを別個に設けている
ことにより、他のチャネルが１転送率位の途中であって
も、他のチャネルのデータ転送を途中の状態で中止させ
、所望のチャネルの状態レジスタおよびデータレジスタ
を用いて所望のチャネルのＤＭＡ転送に切り替えること
ができ、他のチャネルの１転送率位のデータ転送が終了
するまで待つ必要がなくなり、応答性能を向上できる効
果がある。

【図面の簡単な説明】

第１図は本発明のＤＭＡ転送装置を示すブロック図、第
２図は第１図の実施例のメイン・シーケンサ１１５を詳
細に示すブロック図、第３図は第２図のメイン・シーケ
ンサ１１５の動作を示す状態遷移図、第４図は第１図の
実施例において、ＤＭＡ転送がチャネルＣ■２からチャ
ネルＣＨＯに移るのを示すタイムチャート、第５図（ａ
）　、　（ｂ）は、それぞれ本発明の第２の実施例に用
いられるテンポラリ・レジスタ２１３と、メイン・シー
ケンサ２１５とを示すブロック図、第６図は４つのチャ
ネル（ＪＩＧ、　ＣＩ。ＣＨ２，ＣＨ３従来のＤＭＡ転送装置を示すブロック図
、第７図は第６図の従来例の全体を制御するメイン・シ
ーケンサ６１５を詳細に示すブロック図、第８図は第７
図のメイン・シーケンサ６１５の動作を示す状態遷移図
、第９図は第６図の従来例の転送サイクルを制御するバ
ス・サイクル・シーケンサ１１６を示すブロック図、第
１Ｏ図は第９図のバス・サイクル・シーケンサ１１６の
動作を示す状態遷移図、第１１図は第６図の従来例にお
いてＤＭＡ転送がチャネルＣＨ２からチャネルＣＨＯに
移るのを示すタイムチャートである。１０１・・・・・・・・・・・データ・バス、１０２・
・・・・・・・・・・アドレス・バス、Ｉ０３・・・・
・・・・・・・カウント・レジスタ、＋０６・・・・・
・・・・・・デクリメンタ、１０７・・・・・・・・・
・・メモリ・アドレス・レジスタ、１１０・・・・・・
・・・・・インク／デクリメンタ、Ｉｌｌ・・・・・・
・・・・・ボート・アドレス・レジスタ、１ｉ３・・・
・・・・・・・・テンポラリ・レジスタ、１１５・・・
・・・・・・・・メイン・シーケンサ、１１６・・・・
・・・・・・・バス・サイクル・シーケンサ、１１７・
・・・・・・・・・・ＤｎＱ決定回路。弔第図図弔図 −１←

Claims

【特許請求の範囲】ビット幅の広いデータを主記憶装置と、ビット幅の狭い
データを複数の入出力装置と、各入出力装置に対応して
設けられた複数のチャネルを介し、チャネルの優先順位
に従ってそれぞれ交換し、ＤＭＡ転送を行うＤＭＡ転送
装置において、前記各チャネルのうち優先順位の高いも
のから予め選択された１個以上のチャネルにそれぞれ対
応して設けられた状態レジスタと、前記選択されたチャネルにそれぞれ対応して設けられ、
前記ビット幅の広いデータを保持できるデータレジスタ
と、ＤＭＡ転送を行っている第１のチャネルから、優先順位
の高い第２のチャネルにＤＭＡ転送を切替るように指示
された第２のチャネルが前記選択されたチャネルに該当
する場合、第１のチャネルのＤＭＡ転送を１転送単位の
途中であっても中止させ、第２のチャネルに対応する状
態レジスタおよびデータレジスタがそれぞれ保持してい
るＤＭＡ転送状態および転送データに基づいて、第２の
チャネルが指示される以前に行ったＤＭＡ転送に引続い
たＤＭＡ転送を実行させ、実行させたＤＭＡ転送が終了
すると、中止させた第１のチャネルのＤＭＡ転送を中止
させた時点から再開させる制御手段とを有することを特
徴とするＤＭＡ転送装置。