JPH10105308A - 情報伝送バス及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 バスの帯域幅の利用、特にプロセッサと第２
レベルキャッシュ間のプロセッサバスの利用を改善する
方法。 【解決手段】 バスを介して双方向にコマンドを伝送
し、コマンドバスを不必要にするために、１つのハーフ
バスにより、一方向にコマンドの伝送が可能となり、他
のハーフバスにより、他の方向にコマンド伝送が可能と
なるバスの初期状態を確立する。この初期状態におい
て、コマンドは同時に双方向に伝送可能である。さら
に、一方の半帯域幅が一方向向けに設計され、他方の半
帯域幅が他の方向向けに使われるバスの初期状態から、
全帯域幅が一方向のデータの伝送に使われるデータ伝送
に特に適した状態へ変換することが可能である。これを
行うには、一方のハーフバスまたは他方のハーフバスが
反転切り換えされなければならない。この目的のため
に、少なくとも１つのハーフバスは双方向ラインから成
るものでなければならない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データプロセッシ
ングシステムにおける情報伝送用のバスおよびデータプ
ロセッシングシステムにおけるバスを通るデータの伝送
方法に関する。

【０００２】

【従来の技術】データプロセッシングシステムにおいて
機能ユニット間の情報を伝送するには、一方向だけにデ
ータを伝送することのできるいわゆる単方向バスと呼ば
れるバスシステムが知られている。

【０００３】２つの機能ユニットＡおよびＢ間に２つの
方向に伝送可能な双方向バスのアプリケーションも知ら
れている。情報は、バスの全帯域幅を、ＡからＢまたは
ＢからＡへのいずれかに伝送される。そのため、伝送待
ちの情報があるときは、送信者はデータが伝送可能とな
る前にそのバスに割り当てられる送信権を予め有してい
なければならない。

【０００４】このモードは、送信権が割り当てられるま
で待ち行列遅延が生じるため、タイムクリティカルなコ
マンドの伝送には適していない。プロトコルプロセスの
同期およびタイミングのための短い指示は特にタイムク
リティカルである。

【０００５】このため、数多くのコントロールラインと
共に専用コマンドバスがこれらのコマンドの伝送のため
に導入されている。この方法では、タイムリミットを見
守りながらコマンドを正しく伝達することが可能であっ
た。しかし、このタイプのバスの回路には、かなりの無
駄があった。

【０００６】マルチプロセッサシステム、特に、多くの
プロセッサを共通のＬ２キャッシュを備えたプロセッサ
バスによりリンクしなければならないシステムでは、Ｌ
２で使用可能なピンが限られている。コネクタの技術上
の理由から、これらのピンの数は自由に増やすことがで
きない。従って、キャッシュとプロセッサ間の高伝送帯
域幅を数少ないラインで実行できるようになればなるほ
ど、より多くのプロセッサがＬ２に連結できるようにな
る。

【０００７】

【発明が解決しようとする課題】このように、本発明の
目的は、一方では、タイムリミットを見守りながら伝送
パートナー間にタイムクリティカルなコマンドを伝送す
ることができ、他方では、伝送帯域幅に関して最適なバ
スラインを用いることのできるバスを得ることである。

【０００８】

【課題を解決するための手段】本発明の目的は、少なく
とも一方の伝送ラインのグループの伝送方向が反転する
ように、伝送ラインを反対の伝送方向を有する２つのグ
ループに分けた初期状態と、伝送ラインの２つのグルー
プの伝送方向が同じとなる第２の状態とを有し、この初
期状態と第２の状態との間でバスを切り換える手段とを
有するバスにより達成される。

【０００９】本発明の目的はまた、バスの伝送ラインを
２つのグループに分け、伝送ラインの２つのグループが
逆の伝送方向を有する初期状態から、２つのグループの
伝送方向が同じである第２の状態に切り換え反転をする
方法によっても達成される。

【００１０】バスの初期状態において、コマンドを、遅
延することなく、双方向に伝送することができる。これ
により、コマンド伝送に分割バスを用いることができ
る。データ伝送が行われるとき、バスの第２状態へコン
バートすることが可能となる。このとき、バスラインの
両方のグループの伝送方向は同じである。このように、
データは、必要に応じてバスの全帯域幅で伝送される。
この方式では、バス帯域幅を特定の要件に柔軟にマッチ
ングさせることが可能である。

【００１１】本発明のさらに有益な構成においては、伝
送ラインの一方のグループの伝送ラインは、伝送方向が
反転できる双方向ラインであり、伝送ラインの他方のグ
ループの伝送ラインは、伝送方向が固定された単方向ラ
インである。

【００１２】本実施例の利点は、バスの一方向におい
て、バス帯域幅を２分の１から全帯域幅に変換可能なこ
とである。この方法では、データの最大部分が交換され
るバス方向にとって最適な伝送モードが設計できる。バ
スの２分の１が単方向ラインより成るという事実から、
この解決策の実施によるハードウェアの消費は、すべて
のラインは、双方向ラインとして実施されなければなら
ない。最新技術によるバスによるものより大幅に少な
い。

【００１３】本発明の実施例のさらなる利点は、両方の
グループの伝送ラインは、伝送方向が反転する双方向ラ
インであることである。

【００１４】この解決策においては、半帯域幅のデータ
伝送から全帯域幅のデータ伝送への変換が、両方のバス
方向で行われる。これにより、コマンドおよびデータ伝
送に必要な帯域幅の幅決めがとりわけ柔軟に行われる。
この解決策は、伝送されるデータ量が一方向において、
ほぼ同じようなシステムに特に有益である。

【００１５】本発明のさらなる実施例によれば、２つの
伝送方向のそれぞれに少なくとも１つのタグラインが存
在し、このタグラインの状態がバス上を伝送される情報
のタイプを指定する。

【００１６】この方式では、伝送されたデータのタイプ
別のプロセッシングが受信側で行われる。特に、受信し
た情報を正しいレジスタへ即時に書き込むことが可能で
ある。

【００１７】本発明のさらなる実施例によれば、初期状
態と第２の状態との間の反転が、タグラインの状態の関
数として行われる。

【００１８】この方式では、全伝送帯域幅の割り当てを
受信する要求を、伝送におけるパートナー間で素早く伝
達することができる。

【００１９】本発明のさらなる実施例によれば、初期状
態と第２の状態との間の反転が、バスを通じて伝送され
る情報の関数として行われる。

【００２０】本実施例において、とりわけ初期から第２
の状態へ、またその逆のバスの変換に関わるタグライン
は省かれている。この方法はピンを節約するものであ
る。

【００２１】本発明のさらなる有益な実施例によれば、
タグラインを通じてのタグ信号の伝送が、バスを通じる
情報の伝送より速いタイミングサイクルの一部分で行わ
れる。

【００２２】この方法では、入ってくるバス信号のタイ
プ別プロセッシングを開始するための、受信側で使用可
能な時間が増える。また、入ってくる情報のプリプロセ
ッシングを開始するときも同様である。

【００２３】本発明のさらなる有益な実施例によれば、
バスが初期状態にあり、情報が一方の伝送方向に伝送さ
れるが、バスがまだ反対方向にアクティブの場合には、
初期状態から第２の状態への変換は、反対の伝送方向へ
のバスのアクティビティが完了するまで遅延される。

【００２４】バスの２分の１が使用されている場合に、
本発明の利点は、反対方向へのデータ伝送が半帯域幅で
開始され、反対側での伝送が完了したときには、全帯域
幅に変換されることである。これにより、バスをかなり
柔軟に活用できるようになる。

【００２５】

【発明の実施の形態】コンピュータシステムの機能ユニ
ット間で伝送される情報は、次の４つのグループに分類
することができる。まず第一に、機能ユニットにより実
行されるオペレーションを指定するコマンドがある。こ
れらのコマンドと共に、データおよびメモリアドレスを
コマンドのオペランドとして伝送する。そして、この他
にコントロール信号がある。これは、データ伝送に関与
している機能ユニットの状態を伝達し、データ伝送を同
期する。

【００２６】コンピュータ内のバスシステムは、上に挙
げた４つの情報すべてを、双方向に伝送できなければな
らない。このタイプのバスシステムの例として、最新技
術によるプロセッサバスを図１に示す。このプロセッサ
バスは、第２レベルのキャッシュ（Ｌ２）を備えたプロ
セッサ（ＰＵ）とリンクする。図示したバスは、データ
および／またはアドレスの伝送用データバス、コマンド
伝送用コマンドバスおよびコントロール情報の伝送用ラ
インの３つのセグメントに分割されている。

【００２７】データバスは、ここでは双方向バスとして
インプリメントされている。これは、データ伝送に関与
している両パートナー、すなわち、プロセッサおよび第
２レベルのキャッシュチップが、６４のデータライン
（１０２）への送信権を保持できることを意味してい
る。プロセッサが、データをＬ２へ伝送したい場合に
は、これらのデータはまず、プロセッサが送信権を有し
ていると仮定すると、データアウトレジスタ１００へ書
き込まれ、送信ドライバ１０１、バスライン１０２およ
び受信側ドライバ１０３を通じて、受信側つまりＬ２側
のデータインレジスタ１０６へ伝送される。

【００２８】反対向きの例で説明すると、第２レベルの
キャッシュが送信権を持っているときは、データは、Ｌ
２のデータアウトレジスタ１１０、送信側ドライバ１０
９、バスライン１０２および受信側ドライバ１０８を通
じて、プロセッサのデータインレジスタ１１１へ移動す
る。送信権の管理は、出力信号が送信されるコントロー
ルユニット１０４を通じて、プロセッサ側送受信ドライ
バ（１０１、１０８）と、キャッシュ側の送受信ドライ
バ（１０９、１０３）との両方へなされる。コントロー
ルユニット１０４の出力信号のレベルに応じて、１０１
および１０３の２つのドライバ、または１０８および１
０９の２つのドライバのいずれかが作動する。従って、
コントロールユニットの出力信号が、データバスのデー
タ伝送方向を決める。

【００２９】一方、２つのコマンドバスのラインは、単
方向の設計、すなわち、はじめからデータ伝送に関与し
ている２つのパートナーが送信権を有している構成であ
る。プロセッサから第２レベルキャッシュへのコマンド
の伝送の際、コマンドはまず、プロセッサにより送信側
コマンドレジスタ１２０へ書き込まれる。そこから、コ
マンドバスの５つのライン（１２１）通じて第２レベル
のキャッシュへ伝送され、入ってくるコマンドが、そこ
に位置するコマンドレジスタ１２２へ書き込まれ、さら
に処理が行われる。第２レベルのキャッシュからプロセ
ッサへのコマンドの伝送のイベントシーケンスが、これ
に対応する。コマンドは再び、受信側コマンドレジスタ
１２３へ書き込まれ、そこから、単方向ライン１２４を
通じてプロセッサへ伝送され、プロセッサ側コマンドレ
ジスタ１２５へ書き込まれる。

【００３０】さらに、全ての単方向コントロールライン
が、プロセッサからＬ２へ、またＬ２からプロセッサへ
存在している。このように、例えば、バリッドアドレス
データが双方向バス上で伝送されることを示す、２つの
それぞれの方向に「アドレスバリッド」コントロールラ
イン（１３０、１３８）がある。これと同様に、バス上
で伝送されるデータがバリッドであることを示す、２つ
のそれぞれの方向に「バリッドデータ」コントロールラ
インがある。コマンドバスを通じたコマンドの伝送は、
それぞれのコントロール信号に対する「バリッドコマン
ド」（１３１、１３９）のアプリケーションにより示さ
れる。さらに、各方向には、要求および応答ライン、そ
して、伝送エラーの表示、バスプロトコルの正しいプロ
セッシングを確実なものにするタスクを担う追加のコン
トロールラインがある。

【００３１】コントロール信号は、プロセッサからＬ２
へ伝送され、プロセッサにより送信側コントロールレジ
スタ１２６へ書き込まれ、そこから送信側ドライバへ、
そしてそれぞれの単方向コントロールラインを通じて、
受信側コントロールレジスタ１３３へ、さらにそこでＬ
２により読み込まれる。Ｌ２からプロセッサへのコント
ロール信号の伝送もこれと同様である。

【００３２】現在の最新技術による図１に示したバス構
成を、さらに図２に概略的に示す。２つの単方向コマン
ドバス２０３および２０４上に伝送されるコマンドおよ
びコントロールライン２００の状態の関数として、送信
権が、双方向データおよびアドレスバス上に割り当てら
れる。双方向バスには、２つの状態がある。ＡおよびＢ
を、双方向バスによりリンクされた２つの機能ユニット
とする。第１の状態２０１において、ユニットＡは、す
べてのバスライン上に送信権を保持しており、これによ
りデータをバスの全帯域幅でＢへ送信することができ
る。第２の状態２０２において、ユニットＡは受信モー
ドにあり、ここで送信権を得る。

【００３３】第１から第２の状態またはその逆へ変換す
るためには、全双方向バスライン上のデータ伝送方向を
反転する必要がある。これは、ＢＩＤＩコントロールユ
ニット１０４の出力信号を逆転することによりなされ
る。しかし、このようなバスの伝送方向の逆転には、複
数のプロセッササイクルが必要である。

【００３４】信号ラインを節約し、バスを有効利用する
ために、双方向バスを通じてユニット間にデータおよび
アドレスのみを伝送するだけでなく、コマンドも伝送す
ることも考えられる。この方法では、実際、２つの単方
向コマンドバス（２０３、２０４）の両方を完全に排除
することができるが、そのかわり性能が非常に落ちる。
ＡからＢへ短い命令を送るとき、ＢからＡへ他のデータ
の伝送が双方向バス上で実行されていると、データ伝送
は、中断するか、完了するまで実行しなければならず、
その後でバスの伝送方向が変わる。ここでやっと短い命
令はＡからＢへ伝達される。このように遅延が生じるた
め、この解決策は有益ではない。

【００３５】本発明による図３に示す解決策において、
これらの問題は双方向バスを分割することにより解決さ
れる。バスの初期状態では、データ伝送方向は、ハーフ
バス２１１つまりバスラインの１つのセグメントについ
て、ユニットＡからユニットＢへ計画され、ハーフバス
２１２つまりバスラインの他のセグメントにおいて、デ
ータ伝送はＢからＡへ行われる。初期状態を以上のよう
に定義すると、コマンドを、バスによりリンクされた２
つの機能ユニット間を双方向で迅速に交換することがで
きる。というのは、時間のかかるバスの反転切替えが全
くないからである。バス帯域幅の半分ではあるが、コマ
ンド、データおよびアドレスを、初期状態において分割
されたこのバス上で同時に伝達することができる。伝送
される短い命令および少量のデータについては、帯域幅
が減らされていても深刻な障害にはならない。バスによ
りリンクされたユニット間で交換される大量のデータに
ついてだけは、使用可能な帯域幅を増やす方が良い。キ
ャッシュを有するプロセッサにリンクするプロセッサバ
スでは、大量のデータは、ストアコマンドおよびフェッ
チコマンドに関連して生じるだけである。

【００３６】本発明によれば、伝送されるデータの関数
として、ハーフバス（２１１）または（２１２）で伝送
方向を反転できるようにすることによって、バスを初期
状態から全帯域幅へ変換する能力が提供されている。例
えば、大量のデータがＡからＢへ伝送される場合、ハー
フバス２１１の伝送方向は変わらない（２１３）が、ハ
ーフバス２１２の伝送方向は変わる（２１４）。このよ
うにして、データを全帯域幅でＡからＢへ伝送すること
ができる。データ伝送が完了すると、再度初期状態にす
るためにハーフバス２１４のデータ伝送方向は再び反転
する（２１２）。

【００３７】データボリュームがＢからＡへ伝送される
ときも同様である。この例において、ハーフバス２１２
の伝送方向は変わらないが（２１６）、ハーフバス２１
１の伝送方向は変わる（２１５）。この柔軟な帯域幅マ
ッチングによって、全帯域幅が再び使用可能となる。

【００３８】このバスコンセプトで、プロトコルオペレ
ーションのタイミングを確実にするために、コマンド、
データおよびアドレスに加え、コントロール信号も伝送
する必要がある。このために、専用のコントロールライ
ン２１０がここにも供給される。それでも、現在の最新
技術と比べれば、コントロールラインの数を大幅に減ら
すことができる。この理由は、コマンド、データおよび
アドレスの送受信は、完全に互いに独立して行うことが
できず、特定のタイムシーケンスにおいて１つの同一の
バス上で行われるからである。つまり、コマンド伝送中
およびデータ伝送中はデータを伝送することはできない
ため、ペンディングのアドレスは全くなくなる。従っ
て、バスのタイプによってペンディングの情報を指定す
る必要があるだけである。これは、少量のタグラインに
助けを借りて適切なコーディングを利用することにより
行われる。コマンド、データおよびアドレスが、共通の
バスを通じて伝送されるので、逐次伝送される必要があ
るという事実のために、必要なコントロールラインの数
はさらに抑えることができる。

【００３９】本発明による新しいバス設計の変形解決策
を図４に示す。図３と同様に、バスはその初期状態にお
いて２つのハーフバス（２２１、２２２）に分割され、
ハーフバス２２１ではＡからＢへの情報の伝送がなさ
れ、ハーフバス２２２ではＢからＡへの伝送がなされ
る。再び、帯域幅のマッチングを伝送されるデータの関
数として行うことができる。しかし、図３に示した解決
策とは違って、変更は一方向にしかできない。ハーフバ
ス２２１の伝送方向しか反転することができない（２２
３）。ハーフバス２２２の伝送方向は変わらないため
（２２４）、このハーフバスのバスラインは、単方向ラ
インとして設計してもかまわない。一つのハーフバスま
たはバスラインの１つのセグメントだけを双方向の設計
としてインプリメントするだけで済むため、ハードウェ
アの消費は大幅に削減される。

【００４０】図３に示した解決策と全く同様の方法で、
図４に示した必要なコントロールライン２２０の数を、
現在の最新技術と比べて大幅に減らすことができる。と
いうのは、図４に示したバスの構造にも、コマンド、デ
ータおよびアドレスの逐次化が必要であるためである。
バス上にペンディングの情報のタイプを適切に指定する
には、コントロールラインの数が少ない方が適してい
る。

【００４１】プロセッサとキャッシュ間のプロセッサバ
スに双方向のハーフバス１つだけをインプリメントする
コンセプトを適用したい場合には、２つのデータ伝送方
向のどちらに全帯域幅を利用させるか迷うところであ
る。Ｌ２とプロセッサ間のデータ伝送のための２つの関
連コマンドは、「ストア」と「フェッチ」である。統計
的分析によれば、フェッチコマンドによるデータ伝送
は、ストアコマンドによるデータ伝送より２倍多く行わ
れるとされている。従って、Ｌ２からプロセッサへのデ
ータ伝送のために全帯域幅に切り換えるオプションを提
供するのは理に適っている。というのは、よく使われる
フェッチコマンドが、より迅速に対応して実行されるた
めである。さらにこの理由を挙げれば、フェッチ要求を
送信後、要求を受けたデータをプロセッサが待つという
事実である。要求をしているプロセッサは、データ到着
後にのみプロセッシングを継続することができる。この
結果、フェッチコマンドに後続するデータ伝送が直接性
能に影響する。これが「フェッチ」を「ストア」とは明
らかに違うものとしている。

【００４２】図５および６の変形例は、本発明のバスに
より伝送されるデータのタイプを、この目的専用のタグ
ラインにより指定する方法を示している。これを行うに
は、２つのタグライン１Ａおよび２Ａ（３０１）はハー
フバスＡ（３０３）へ割り当て、２つのタグライン１Ｂ
および２Ｂ（３０２）はハーフバスＢ（３０４）へ割り
当てる。図６において、伝送される情報をタグラインの
助けを借りてコード化する方法を例を挙げて説明してい
る。ＯＰ＿ＩＭは、「即値オペレーション」の略であ
り、引数またはオペランドを必要としない短い命令を指
定する。このタイプの「即値オペレーション」がバス上
で伝送されるとき、タグライン１（つまり、ハーフバス
Ａ（３０３）のライン１ＡまたはハーフバスＢ（３０
４）の１Ｂ）を「ハイ」とし、タグライン２（つまり、
ハーフバスＡ（３０３）のライン２Ａまたはハーフバス
Ｂ（３０４）の２Ｂ）を「ロー」とする。

【００４３】伝送に２つ以上のプロセッササイクルを必
要とする全てのコマンドおよび応答は、ＯＰ＿ＩＤと略
される「オペレーション識別子」としてコード化され
る。このコマンドまたは応答と共に伝送されるアドレス
情報もまた、「オペレーション識別子」として扱われ
る。このＯＰ＿ＩＤタイプのタグコーディングには、タ
グライン１および２の両方が「ハイ」に設定される。

【００４４】コマンドまたは応答の最後にデータ伝送が
バス上で行われる場合には、このタイプの情報は「デー
タ」としてコード化される。このとき、タグライン１は
「ロー」に設定され、タグライン２は「ハイ」に設定さ
れる。

【００４５】この時点で、何もアクティビティがない場
合には、タグライン１および２は両方とも「ロー」とす
る。このバスの状態は、ＮＯＯＰと略される「オペレー
ションなし」と指定される。

【００４６】バス上の通常のデータ伝送を確実するため
には、バスの一部分だけを利用するようにバスの帯域幅
を設計する必要がある。そうしないと、コマンドおよび
データの送信は互いに妨げ合い、概して待ち行列遅延が
長くなりすぎ、コマンドは、それがバスに与えられる前
に通り抜けなければならない。通常、マルチプロセッサ
システム内のプロセッサバスは約３０％程度しか利用さ
れない、つまりバスは７０％はアイドル・タイム、すな
わち「オペレーションなし」状態にある。

【００４７】図６に示したタグラインの助けを借りてバ
ス上を伝送される情報を指定する方法は、数ある解決策
のうちのわずか１つに過ぎない。このように、図１に示
したコントロールラインのいくつかを本発明によるバス
コンセプトと共にインプリメントすることは、伝送効率
を上げるのに有用である。例えば、上述したタグライン
に加えて、伝送されたＯＰ＿ＩＤまたはＯＰ＿ＩＭがコ
マンドまたはコマンドに対する応答のいずれであるかを
示す要求ラインおよび応答ラインを提供するのも有用で
ある。しかし、図６に示された解決策から、ごくわずか
のタグラインでも、バス上に伝送される多数の情報タイ
プをコード化できることは明らかである。

【００４８】本発明によるバスコンセプトのハードウェ
アインプリメンテーションを図７に示す。２つのハーフ
バスはそれぞれ、双方向バスラインより成り、各２つの
ハーフバスの伝送方向は反転させることができる。ここ
に示された解決策は、図３に図示された解決策（ＢＩＤ
Ｉ−ＢＩＤＩ分割バス）に対応するものである。ＰＵが
コマンドまたはデータをＬ２へ送信したいときは、まず
伝達される情報をＰＵ側のアウトレジスタへ書き込む。
各情報タイプ、「即値オペレーション」、「オペレーシ
ョン識別子」および「データ」について専用のレジスタ
（４０４、４０５、４０６）がある。情報タイプはま
た、タグレジスタ４０１にストアされるタグ状態によっ
ても示される。このタグ状態は、特定のアウトレジスタ
を選択するセレクタ４０８をコントロールする。このア
ウトレジスタの内容はハーフバス４０９を通じて伝送さ
れる。ハーフバス４０９上で可能なＰＵからＬ２への伝
送のために、ＰＵ側送信ドライバ４１３およびＬ２側受
信ドライバ４１５を、各々のＢＩＤＩコントロールユニ
ット４１０または４１１により作動させることが必要で
ある。これにより、ＰＵ側受信ドライバ４１４およびＬ
２側送信ドライバ４１６は、反転された入力でペンディ
ングのＢＩＤＩコントロールユニットの出力信号４１
１、４１２を有しているため、作動が停止される。

【００４９】タグ状態に応じてセレクタ４０８により選
択された情報は、ＰＵ側ドライバ４１３、ハーフバス４
０９およびＬ２側ドライバ４１５を通じて、レジスタ内
の受信側へ書き込まれ、タグラインの状態は再び適切な
インレジスタを選択する。「即値オペレーション」４２
０のレジスタ、「オペレーション識別子」４２１のレジ
スタおよび「データ」４２２のレジスタが使用可能であ
る。

【００５０】入ってきたデータを、さらにＬ２側で処理
することができる。これを行うには、例えば、「即値オ
ペレーション」４２０のレジスタの内容を、即値オペレ
ーションデコードユニット４２４に伝える。このユニッ
トでは、入ってくるＯＰ＿ＩＭをコマンドおよびコント
ロールにデコードする。コマンド、応答およびアドレス
を表す「オペレーション識別子」を同様の方法でデコー
ドすることができる。

【００５１】ＰＵから第２レベルのキャッシュまでのタ
グ情報は、次のようにして伝送される。まず、２つのタ
グ信号がタグレジスタ４０１へ書き込まれる。そこか
ら、受信側ドライバ、実際のタグライン４０２および受
信側ドライバを通じて、タグデコードユニット４０３へ
伝送される。タグラインの状態は、最初、セレクタ４０
８に伝達され、タグに応じて伝送される情報を選択す
る。タグラインはまた、受信側の適切なインレジスタを
選択する役目を果たす。

【００５２】システムクロックの速度インパルスより速
い一部分のサイクルを生じさせる速度インパルスを持つ
アーリークロックによってタグ情報を伝送することは有
益である。この方法によれば、セレクタ４０８の伝送パ
スおよび受信側の適切なインレジスタは、実際のデータ
伝送の前に既に決められている。というのは、このデー
タ伝送は、システムクロックで行われているからであ
る。データ伝送と比べて速いタグ情報の伝送は、一般
に、入ってくるデータを即時に適切に処理できるように
するために、データ到着の前でも使用可能なバスデータ
に関する情報を作るのに有益である。

【００５３】バスの初期状態において、第１のハーフバ
ス４０９は、ＰＵからＬ２へ転送され、第２のハーフバ
ス４３６上での伝送は、逆方向、すなわち、Ｌ２からＰ
Ｕへなされる。全帯域幅で送信される伝送待ちのデータ
がＰＵ側にあるときは、ハーフバス４３６の伝送方向を
反転しなければならない。これを行うには、ＢＩＤＩコ
ントロールユニット４１０、４１１の出力信号４３７、
４３８を、前にアクティブだったドライバ４４０および
４４２が作動しないように反転し、ドライバ４３９およ
び４４１は、アクティブ状態になるよう変換する。高い
値を有する４データバイトを、前と同じようにＰＵから
Ｌ２へハーフバス４０９上で伝送する。しかし、低い値
の４データバイトは、「データ・ロー」レジスタ４０７
へ書き込んだ後、ドライバ４３９、ハーフバス４３６お
よびドライバ４４１を通じて、Ｌ２の「データ・ロー」
受信レジスタ４２３へ書き込まれ、そこからさらに処理
することができる。データ伝送が完了した後、バスは初
期状態へ戻り、ハーフバス４３６のデータ方向が再び元
に戻る。

【００５４】反対方向での伝送、すなわち、Ｌ２からＰ
Ｕへの伝送は、対応する方法で行われる。Ｌ２側では、
「データ・ハイ」４３０、「データ・ロー」４３１、
「オペレーション識別子」４３２および「即値オペレー
ション」４３３のアウトレジスタが使用可能である。そ
こへ、伝送される情報が、Ｌ２により書き込まれる。タ
グコントロールセレクタ４３４、ドライバ４４２、ハー
フバス４３６およびドライバ４４０を通じて、情報は
「データ・ロー」４５１、「オペレーション識別子」４
５２および「即値オペレーション」４５３の適切なプロ
セッサ側インレジスタに進む。伝送される情報のタイプ
に対応するインレジスタは、ハーフバス４３６へ割り当
てられたタグの関数として選択される。データは、タグ
レジスタ４６０を通じてＬ２から、２つの単方向タグラ
イン４６１およびタグデコーダ４６２を通じてＰＵへ
と、２つのタグラインを通じて伝送される。

【００５５】Ｌ２からＰＵへ伝送されるデータについて
も、全帯域幅を用いる可能性がある。これを行うには、
ハーフバス４０９のポールをＢＩＤＩコントロール４１
０、４１１によって反転し、その後、４つの高い値のデ
ータバイトを、「データ・ハイ」アウトレジスタ（４３
０）、ハーフバス４０９および「データ・ハイ」インレ
ジスタ（４５０）を通じてＰＵへ伝送することができ
る。低い値の４データバイトは、前と同様に、ハーフバ
ス４３６を通じて伝送される。Ｌ２からＰＵへのデータ
伝送の完了時には、バスは、初期状態に反転して戻る。

【００５６】図４に図示された本発明による解決策のハ
ードウェアインプリメンテーションを、図８に示す。デ
ータおよびコマンドをＰＵからＬ２へ転送する１つのハ
ーフバス５０８は、ここでは双方向にインプリメントさ
れている。この結果、ハーフバス５０８の伝送方向は、
帯域幅要件の関数として反転させることができる。これ
は、図４の双方向のハーフバス２２１および２２３の２
つの状態に対応する。これに対し、他のハーフバス５３
５は、単方向データラインより成るため、Ｌ２からＰＵ
へのデータ伝送は固定される。これは、図４の単方向の
ハーフバス２２２、２２４に対応する。

【００５７】従って、データおよびコマンドは、Ｌ２か
らＰＵへ常に半帯域幅を通じてしか伝送されない。これ
は、伝送される情報、すなわち、ＯＰ＿ＩＭ、ＯＰ＿Ｉ
Ｄおよび「データ」を対応するアウトレジスタ５０４、
５０５、５０６へ書き込むＰＵにより行われる。伝送さ
れる情報のタイプは、タグにより指定される。この場合
では、対応するＩＤタグは、タグレジスタ５０１へ書き
込まれる。このタグ情報は、その内容が伝送されるレジ
スタの選択（５０７）のためにまず使われ、次に、タグ
は、２つの単方向タグライン５０２を通じて、アーリー
クロック５００によって、Ｌ２側のタグデコーダ５３０
へ伝送される。初期状態において、データおよびコマン
ドは、ハーフバス５０８によってＰＵからＬ２へ伝送さ
れる。ＢＩＤＩコントロール５０９の出力信号５１０
は、２つのドライバ５１１および５１３を作動させ、ペ
ンディングの反転されたＢＩＤＩコントロール信号を有
する２つのドライバ５１２および５１４の作動は停止さ
れる。タグ状態の関数として、伝送された情報は、３つ
の使用可能なインレジスタ５２０、５２１、５２２のう
ちのＬ２が情報の処理を継続するためにアクセスするこ
とのできる１つへ書き込まれる。伝送待ちのデータがあ
る場合には、第２の単方向のハーフバスはいずれも使用
できないため、データ（「ローデータ」および「ハイデ
ータ」）の低い値の４バイトだけでなく、高い値の４バ
イトもハーフバス５０８を通じて伝送する必要がある。

【００５８】一方、データ伝送のためのハーフバスは、
両方とも、反対方向、すなわち、Ｌ２からＰＵへ使用可
能である。このため、ドライバ５１２および５１４は、
初期状態から全帯域幅の状態へ変換するために、ＢＩＤ
Ｉコントロール５０９および５１５により作動させられ
なければならない。低い値の４データバイトは、「デー
タ・ロー」アウトレジスタ５３１へ書き込まれ、高い値
の４データバイトは、「データ・ハイ」アウトレジスタ
５３０へ書き込まれる。「データ・ハイ」レジスタの内
容は、ハーフバス５０８を通じてプロセッサ側インレジ
スタ５３６へ伝送することができる。「データ・ロー」
レジスタ５３１の内容は、セレクタ５３４およびハーフ
バス５３５を通じてインレジスタ５３７へ伝送される。
ＯＰ＿ＩＤおよびＯＰ＿ＩＭの伝送については、ハーフ
バス５０８の使用は必要ない。ここでの伝送は、半帯域
幅でなされる。

【００５９】プロセッサとＬ２キャッシュ間のプロセッ
サでの典型的なデータ伝達のイベントのシーケンスを図
９から図１８に示す。いくつかのプロセッサがそれぞれ
のプロセッサバスを通じて共通のＬ２キャッシュとリン
クしている（マルチプロセッサシステム）場合には、デ
ータ伝達もまた、図示した概略図に従って各プロセッサ
バスを流れる。

【００６０】図９において、Ｌ２は、図７のハーフバス
４３６に対応するハーフバス６０１を通じてコマンド
「キャッシュライン無効」（６０２）をＰＵへ伝送す
る。バスは、初期状態にあるため、反対方向の情報の伝
送、またはハーフバス６００上の伝送はなされない。コ
マンド「キャッシュライン無効」は、Ｌ２から全てのＰ
Ｕへ伝送され、全てのＰＵ割り当てられたＬ１キャッシ
ュのキャッシュラインのＰＵにより無効を開始する。ロ
ーカルメモリ内のキャッシュラインのエンティティの無
効化は、もし、プロセッサの１つが、Ｌ２のキャッシュ
ラインを上書き、すなわち、このラインに影響するメモ
リアクセスを開始したいという信号を出す場合には必要
となる。さらに、Ｌ２のメモリ内のキャッシュライン
は、ＬＲＵ（Least Recently Used）アルゴリズムによ
って削除されるためという理由もある。個々のプロセッ
サに割り当てられたＬ１キャッシュ内のキャッシュライ
ンの無効化には、キャッシュラインのメモリアドレス
を、「キャッシュライン無効」に加えてＰＵへ伝達する
必要がある。さらに、ＩＤをこの無効化コマンドに割り
当てる。この短い命令は、「即値オペレーション」（Ｏ
Ｐ＿ＩＭ、６０２）として、ＰＵへ伝達される。これに
対する回答において、ＰＵはＬ２へ応答（６０３）を送
信する。これにはキャッシュラインアドレスの他、ＩＤ
も含まれている。図１０に示すように、この応答の伝達
にも半帯域幅が完全に適している。「キャッシュライン
無効」への応答も、「即値オペレーション」である。

【００６１】Ｌ２またはメモリへの書き込みアクセスが
ＰＵにより実行される場合には、ＰＵは、Ｌ２へ、メモ
リ内のデータと共にストアコマンドを送信する。ハーフ
バス７００および７０１の両方が双方向に実行され、初
期状態においてＰＵからＬ２へデータが伝送されて、ハ
ーフバス７０１の伝送方向が変わる場合における、スト
アコマンドのオペレーションのシーケンスが図１１に示
されている。これは、図３に基づいた本発明による解決
策に対応する。ストアオペレーションの実行には、コマ
ンドそのもののと一緒に、第１のサイクル（７０２）に
おけるＩＤおよびリンクされたデータパケットの長さに
ついての情報を伝送する必要がある。第２のサイクル
（７０３）において、書き込みプロセスを始めるメモリ
内の宛先アドレスを伝達する。Ｌ２側で宛先アドレスを
速く使用可能にするためには、第１サイクルにおいて、
アドレスを伝送し、第２のサイクルまで、コマンド、Ｉ
Ｄおよび長さを伝達しないのが有益である。

【００６２】最初の２つのサイクルにおいて、実行され
るオペレーションをより詳細に指定する情報はこのよう
にして伝送される。最初の２つのサイクルは、ＯＰ＿Ｉ
Ｄとしてコード化され、ハーフバス７００に割り当てら
れたタグラインは両方とも「ハイ」に設定される。実際
のデータ伝送は、第３のサイクルで開始される。データ
伝送の初期においては半帯域幅だけが使用可能なため、
８バイトからなるフルデータパルスは、高い値の４バイ
ト（「ハイデータ」、７０４）および低い値の４バイト
（「ローデータ」、７０５）に分割される。これらのデ
ータはハーフバス上を連続して伝送される。同時に、タ
グライン上でのコーディングは、「ＯＰ＿ＩＤ」から
「データ」へ変わる。すなわち、タグライン１は「ロ
ー」に設定され、タグライン２は「ハイ」に設定され
る。その初期状態において、ハーフバス７０１にＬ２か
らＰＵへの情報を転送するペンディングのアクティビテ
ィがない場合には、データ伝送にこれを使うために、こ
のハーフバスの伝送方向は反転される。ハーフバス７０
１の伝送方向が反転されるのに間に合うポイント（７０
８）から、フルデータパルスの伝送が、ワンサイクルで
可能となり、ＰＵからＬ２へ「ハイデータ」（７０６）
はハーフバス７００で伝送され、「ローデータ」（７０
７）はハーフバス７０１で伝送される。この伝送方向に
おけるタグコーディングは、ここでは「データ」であ
る。データ伝送の完了時には、バスシステムは、全帯域
幅状態からその初期状態へと戻る。すなわち、ハーフバ
ス７０１は、Ｌ２からＰＵへ再び情報を転送する。

【００６３】図４のバスシステムに対応するバスシステ
ムについて図１１に示したストアオペレーションの変形
例、すなわち、双方向バスおよび単方向のハーフバスを
備えた例を図１２に示す。ここでは、その初期状態にお
いて情報をＰＵからＬ２へ転送するハーフバス８００の
伝送方向は変えることができるが、ハーフバス８０１は
単方向であるため、Ｌ２からＰＵへしか情報を伝送する
ことができない。実際のデータ伝送は、最初の２つのＯ
Ｐ＿ＩＤ、８０２、８０４の直後になされる。ハーフバ
スが１つしか使用できないため、各データパルスは、
「ハイデータ」（８０６または８０８）および「ローデ
ータ」（８０５または８０７）に分割されなければなら
ない。

【００６４】フェッチプロセスにおけるオペレーション
のシーケンスを図１３および１４に示す。ＰＵが、その
ローカルＬ１キャッシュにはないデータを求めると、ハ
ーフバス９００を通じてフェッチコマンドがＬ２へ送信
される。フェッチコマンドは、フェッチプロセスのＩ
Ｄ、フェッチコマンドそのもの、要求されたデータパケ
ットの長さおよび必要なデータの開始アドレスを含む２
つの「オペレーション識別子」（９０２および９０３）
から成る。バスは、フェッチプロセスの伝送のために、
初期状態にある。フェッチコマンドの受信後、Ｌ２は、
要求されたキャッシュラインのために、ディレクトリ内
で検索を始める。データを見つけた場合には（ヒッ
ト）、必要なデータを、即時にＰＵへ伝送することがで
きる。Ｌ２が何も見つけない場合には（ミス）、キャッ
シュラインはメモリから要求されなければならない。

【００６５】統計的に見ると、フェッチプロセスはスト
アプロセスの２倍行われている。従って、フェッチプロ
セスに基づいたデータ伝送は、ストアプロセスに基づい
たデータ伝送よりも関連がある。さらに、ＰＵは特定の
キャッシュラインに必要な引数をオペレーションに使用
できるよう要求する。こういう理由により、ＰＵはキャ
ッシュラインの受信後にもにプロセッシングを継続する
ことができる。これらの両方の引数から得られる結果
は、Ｌ２からＰＵへのデータ伝送に、全帯域幅が使用可
能となることである。

【００６６】従って、図３に基づいたバス構成ばかりで
なく、図４のバス構成においても、ハーフバス９００上
の情報の伝送方向をＰＵからＬ２へ変更することができ
る。設計上、このハーフバス９００は双方向にインプリ
メントされなければならず、ハーフバス９０１は、単方
向または双方向のいずれかとなる。

【００６７】フェッチコマンドに対する応答を図１４に
示す。ハーフバス９００上での伝送方向（９１１）の反
転後、ＯＰ＿ＩＤ ９０４を第１のサイクルにおいて、
Ｌ２からＰＵへ伝送する。同時に、タグラインが、ＯＰ
＿ＩＤがペンディングである信号を出す。実際のデータ
伝送は、次のサイクルで行われる。全帯域幅が使用でき
るため、「ハイデータ」（９０６、９０８、９１０）お
よび「ローデータ」（９０５、９０７、９０９）を、そ
れぞれ１つのサイクルで伝送することができる。すなわ
ち、１つのデータパルスを、サイクル毎に伝送すること
ができる。このプロセスの最中に、タグラインは、伝送
された情報が「データ」であることを示す。データ伝送
の完了後、ハーフバス９００上の伝送方向が再び変換さ
れるように、バスは初期状態に戻る。

【００６８】「送信権」をいかに２つのハーフバスに割
り当てるか、つまりＰＵおよび／またはＬ２の２つのバ
スパーティシパントのどちらが、図７および８に示すＢ
ＩＤＩコントロールに入力をすべきかという問題があ
る。１つの可能性は、ＰＵについてのみか、またはＰＵ
およびＬ２か、のいずれかに専用（単方向）ラインを提
供することである。それによって、それぞれのバスパー
ティシパントは、初期状態にそれに割り当てられたハー
フバスが他のパートナーに割り当てられる準備がされた
かどうか信号を出す。図１４に示されたフェッチ応答に
おいて、これは、ＰＵがそれに割り当てられたラインに
信号を出すとき、これはこの時点では送信権を主張しな
いが、Ｌ２だけが、初期状態にＰＵに割り当てられたハ
ーフバス９００上に送信権を持つことを意味する。しか
し、ＰＵ側に実行を待っているペンディングのストアオ
ペレーションがある場合には、ＰＵは、Ｌ２がハーフバ
ス９００上で送信権を受信しないようにすることができ
る。

【００６９】このタイプの解決策は、それ自体で図４に
示すバス構成に完全に適している。図３に示すバス構成
には、専用のコントロールラインもＬ２に提供されてい
る。ＰＵがハーフバス上に送信権を受信するのをＬ２が
防げるよう支援する。図１１に示すストアコマンドの連
続的なフローにおいて、Ｌ２がこの時点で送信すること
を望まないという信号を出すと、ＰＵはハーフバス７０
１を引き継ぐだけである。

【００７０】専用コントロールラインにおいて、ハーフ
バス上の伝送方向の変更を要求および／または許可する
ために、バスパーティシパント間の「即値オペレーショ
ン」の交換も可能である。

【００７１】ハーフバスの伝送方向の反転は、対応する
送受信ドライバを作動させるかまたは作動させないよう
にしなければならないため、少なくとも２つのプロセッ
ササイクルを必要とする。従って、「フェッチへの応
答」のごく初期の段階で全帯域幅を使用可能にするため
に、もしＰＵが、フェッチコマンド（９０２、９０３）
送信後いくつかのサイクルで、ハーフバス９００の伝送
方向の反転を始める場合には、有用である。Ｌ２側のデ
ィレクトリに要求されたキャッシュラインを検索し、そ
のラインにアクセスするのにも、いくつかのサイクルが
必要である。従って、「フェッチ応答」の開始後、伝送
方向（９１１）の反転を完了することができ、これによ
り最初から、データ伝送に全帯域幅を使用できるように
なる。しかし、Ｌ２に対するストア手順が始まろうとし
ている場合には、ＰＵに、反転を防ぐ権利を与えること
は意味がある。この場合、フェッチ応答の伝達は、ハー
フバス９０１を通じて少なくとも部分的にのみ行われ
る。

【００７２】図１５および１６は、ＰＵが書き込みアク
セスをコンピュータシステムの機能ユニットのレジスタ
へ実行することのできるコントロールコマンドのイベン
トのシーケンスを示している。バスは、コントロールコ
マンドの伝送のために初期状態のままであり、コマンド
は、ハーフバス（１０００）上でのみＰＵからＬ２へ伝
送される。最初の２つのサイクルにおいて、コマンドの
ＩＤ、コマンドそのもの、アクセスされるチップの数、
およびレジスタアドレスを含む２つのＯＰ＿ＩＤ（１０
０２、１００３）が伝送される。この間、タグはＯＰ＿
ＩＤ状態にある。

【００７３】これら２つのサイクルの完了時には、情報
の４バイトの２つのグループが伝送される。このグルー
プにはレジスタへ書き込まれる情報が含まれている。半
帯域幅しか使用できないため、「ハイデータ」（１００
４）および「ローデータ」（１００５）への分割が必要
である。これらのデータ項目の伝送中、タグはステータ
ス「データ」を有する。

【００７４】図１６は、ハーフバス（１００１）をＬ２
からＰＵへ「即値オペレーション」として伝送されるこ
のコントロールコマンドへの応答１００６を示してい
る。この応答には、コントロールコマンドのＩＤ、およ
びコントロールコマンドを開始するＰＵのＩＤタグが含
まれている。

【００７５】逆のケースで、コンピュータシステムの機
能ユニットに属するチップの一つのレジスタ内容が読み
出される場合には、ＰＵは、センスコマンドをＬ２へ送
信する。これは図１７に示されている。ハーフバス（１
１００）上を伝送されるセンスコマンドは、コマンドの
ＩＤ、コマンドそのもの、影響をうけるチップの数およ
びレジスタアドレスが伝達される２つのサイクル（１１
０２、１１０３）より成る。通信中、タグは、ＯＰ＿Ｉ
Ｄのためのコーディングを示す。

【００７６】読み出されるレジスタの状態は、このセン
スコマンドへの応答に伝達される。これは図１８に示さ
れる。ＩＤおよびＰＵのＩＤタグを含む「オペレーショ
ン識別子」（１１０４）の後、４バイトのデータ（「ロ
ーデータ」１１０５および「ハイデータ」１１０６）の
２つのグループがＰＵへ伝送される。これらのデータバ
イトには、読み出されたレジスタの状態が含まれてい
る。タグラインがサイクル１１０４の間、ＯＰ＿ＩＤの
信号を出す間、このラインは、「データ」がサイクル１
１０５および１１０６の間に伝送されることを示してい
る。

【００７７】図１９において、Ｌ２がＰＵへ「フェッチ
応答」を伝達しなければならないが、ＰＵからＬ２へハ
ーフバス１２００がアクティブである状態を示してい
る。図示した例において、ストアコマンド（１２０２）
はこのときに実行される。Ｌ２はここでハーフバス１２
００が再び使用可能になるまでデータ伝送を待って、ハ
ーフバス（１２００）の伝送方向を反転し、最終的にＬ
２からＰＵへ全帯域幅でデータを伝送する。この代わり
に、「フェッチ応答」（１２０３）の伝送もハーフバス
１２０１上で即時に開始することもできる。すると、伝
送は、最初、半帯域幅で行われる。ハーフバス１２００
が使用可能になるとすぐ、この伝送方向も反転すること
ができ（１２０４）、その後、Ｌ２からＰＵへのデータ
伝送を全帯域幅で継続することができる。この方法によ
れば、使用可能な帯域幅を柔軟に利用することが可能と
なる。

【００７８】図２０に、ＰＵはＯＰ＿ＩＭをＬ２に伝達
したいが、このために提供されている初期状態のハーフ
バス１３００がこの時点では使用できない状況を示す。

【００７９】図示した実施例において、ハーフバス１３
００はストアコマンド１３０２の伝送にブロックされて
いる。ＯＰ＿ＩＭの伝送を、ストアコマンドの末端まで
待機させるために、データ伝送（１３０６）を妨害し、
ＯＰ＿ＩＭ、１３０３に伝達し、最終的にデータ（１３
０４）の伝送を継続する（１３０５）と良い。ＯＰ＿Ｉ
Ｍを通常のデータフローにループする可能性により、Ｐ
ＵとＬ２間の短い命令の交換を加速することができる。

【００８０】図２１に同様の例を示す。ハーフバス１３
１０および１３１１は両方とも「フェッチ応答」（１３
１２）によりブロックされているが、ＯＰ＿ＩＭはＰＵ
からＬ２へ通信される。このケースでは、「フェッチ応
答」のデータ伝送は始め、半帯域幅に限られなければな
らない。この後、ハーフバス１３００上での伝送方向を
反転させることができる（１３１３）。ＯＰ＿ＩＭ、１
３１４のＰＵからＬ２への伝送後、全帯域幅でのフェッ
チ応答の継続を可能にするために、ハーフバス１３１０
の伝送方向を再び切り換える。この解決策もＰＵとＬ２
間の「即値オペレーション」の交換を加速する役割を果
たす。

【００８１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）少なくとも２つの伝送ラインを有するデータプロ
セッシングシステムにおける情報伝送のバスにおいて、
前記伝送ラインが反対の伝送方向で２つのグループに分
けられ、少なくとも一方のグループの伝送ラインの伝送
方向が反転可能な初期状態、２つのグループの伝送ライ
ンの伝送方向が同一である第２の状態、および前記初期
状態と前記第２の状態との間のバスを切り換える手段と
を有することを特徴とするバス。 （２）上記（１）記載のバスにおいて、２つの伝送方向
を有し、それぞれについて少なくとも１つのタグライン
が使用可能であり、タグラインの状態が前記バス上を伝
送される情報のタイプを指定することを特徴とするバ
ス。 （３）上記（１）または（２）記載のバスにおいて、前
記初期状態と前記第２の状態との間の反転が、前記タグ
ラインの状態の関数として行われることを特徴とするバ
ス。 （４）上記（１）または（２）記載のバスにおいて、前
記初期状態と前記第２の状態の間の反転が、前記バスを
通じて伝送される情報の関数として行われることを特徴
とするバス。 （５）上記（１）ないし（４）のいずれか１項記載のバ
スにおいて、前記一方のグループの伝送ラインが、伝送
方向の反転が可能な双方向ラインであり、他方のグルー
プの伝送ラインが、伝送方向の固定された単方向ライン
であることを特徴とするバス。 （６）上記（１）ないし（４）のいずれか１項記載のバ
スにおいて、両方のグループの伝送ラインが、伝送方向
の反転が可能な双方向ラインであることを特徴とするバ
ス。 （７）上記（１）ないし（６）のいずれか１項記載のバ
スにおいて、前記タグラインを通じてタグ信号の伝送
が、前記バスを通じた情報の伝送より速いタイミングサ
イクルの一部分でなされることを特徴とするバス。 （８）上記（１）ないし（７）のいずれか１項記載のバ
スにおいて、前記バスが前記初期状態にあり、情報は一
方の伝送方向に伝送されるが、前記バスは反対の伝送方
向にまだアクティブである場合には、前記反対の伝送方
向でのバスアクティビティが完了するまで、前記初期状
態から前記第２の状態への変換が遅延されることを特徴
とするバス。 （９）データプロセッシングシステムにおいて少なくと
も２つの伝送ラインを有しているバスを通じて情報を伝
送する方法において、前記伝送ラインを２つのグループ
に分け、前記２つのグループが反対の伝送方向を有する
初期状態から、前記２つのグループの伝送ラインの伝送
方向が同一である第２の状態へ反転させることを特徴と
する方法。 （１０）上記（９）記載の方法において、少なくとも１
つのタグラインが前記２つの伝送方向の各々に使用可能
であり、前記バス上を伝送される情報のタイプが前記タ
グラインの状態により指定されることを特徴する方法。 （１１）上記（９）または（１０）記載の方法におい
て、前記初期状態と前記第２の状態との間の切り換えが
前記タグラインの状態の関数としてなされることを特徴
とする方法。 （１２）上記（９）または（１０）記載の方法におい
て、前記初期状態と前記第２の状態との間の切り換えが
前記バスを通じて伝送される情報の関数としてなされる
ことを特徴とする方法。 （１３）上記（９）ないし（１２）のいずれか１項記載
の方法において、前記一方のグループの伝送ラインが、
伝送方向の反転が可能な双方向ラインであり、他方のグ
ループの伝送ラインが、伝送方向の固定された単方向ラ
インであることを特徴とする方法。 （１４）上記（９）ないし（１２）のいずれか１項記載
の方法において、両方のグループの伝送ラインが、伝送
方向の反転が可能な双方向ラインであることを特徴とす
る方法。 （１５）上記（９）ないし（１４）のいずれか１項記載
の方法において、タグ信号は、前記バスを通じた情報の
伝送より速いタイミングサイクルの一部分で、前記タグ
ラインを通じて伝送されることを特徴とする方法。 （１６）上記（９）ないし（１５）のいずれか１項記載
のバスにおいて、前記バスが前記初期状態にあり、情報
は前記一方の伝送方向に伝送されるが、前記バスは反対
の伝送方向にまだアクティブの場合には、前記反対伝送
方向でのバスアクティビティが完了するまで、前記初期
状態から前記第２の状態への変換が遅延されることを特
徴とする方法。

【図面の簡単な説明】

【図１】双方向データバス、２つの単方向コマンドバ
ス、双方向のコントロールラインより成るバス構造。

【図２】図１のバス構造の概略図。

【図３】両方向のデータおよびコマンドの伝送のための
双方向バス、およびコントロールまたはタグラインを含
む本発明によるバス構造。

【図４】一方のハーフバスが双方向ラインより成り、他
方のハーフバスが単方向ラインより成る本発明によるバ
ス構造の特別の形式。

【図５】個々のタグラインを２つのハーフバスに割り当
てる方法。

【図６】バス上を伝送される情報をタグラインによって
コード化する方法。

【図７】図３のバス構造のインプリメンテーション。

【図８】図４の本発明による特別な形式のバスに対する
解決策。

【図９】「キャッシュライン無効」コマンドのオペレー
ションのシーケンス。

【図１０】図９のコマンドへの応答。

【図１１】図３に基づいた本発明による解決策に対応す
るストアコマンドのオペレーションのシーケンス。

【図１２】図４に従ってバス構造をインプリメントする
ときのストアコマンドのオペレーションのシーケンス。

【図１３】フェッチコマンドのオペレーションのシーケ
ンス。

【図１４】ＰＵへのデータ伝送およびフェッチコマンド
に対する応答のオペレーションのシーケンス。

【図１５】本発明によるバスを通じたコントロールコマ
ンドの伝送。

【図１６】図１５のコントロールコマンドに対する応
答。

【図１７】機能ユニットの状態についての情報をセンス
コマンドによって要求する方法。

【図１８】センスコマンドに対する応答。

【図１９】１つのハーフバスがまだアクティブである場
合に、初期状態から全帯域幅の状態へのバス構造の変換
を遅延させる方法。

【図２０】ＯＰ＿ＩＭの伝送を、データ伝送中に同じ方
向にオペレーションにループする本発明による方法。

【図２１】本発明による全帯域幅を用いるバス上のデー
タ伝送中にＯＰ＿ＩＭを反対方向に伝送する方法。

【符号の説明】

１００、１１０ アウトレジスタ １０１、１０９ 送信ドライバ １０２ ライン １０３、１０８ 受信ドライバ １０４ ＢＩＤＩコントロールユニット １０６、１１１ インレジスタ １２０、１２２、１２３、１２５ コマンドレジス
タ １２１ ライン １２４ 単方向ライン １２６、１３３、１３７、１４１ コントロールレ
ジスタ １３０、１３１、１３２、１３８、１３９、１４０２０
０ コントロールライン １３１、１３９ バリッドコマンド ２０１、２０２ 双方向コマンドバス ２０３、２０４ 単方向コマンドバス ２１０、２２０ コントロールまたはタグライン ２１１、２１２、２２１、２２２、４０９、４３６、５
３５、５０８、６００、６０１、７００、７０１、８０
０、８０１、９００、９０１、１０００、１００１、１
１００、１１０１、１２００、１２０１、１３００、１
３０１、１３１０、１３１１ ハーフバス ２１３、２１６、２２４ 伝送方向変更せず ２１４、２１５、１３１３、１３１５ 伝送方向変更 ２２３、９１１、１２０４ 反転 ３０１ タグライン１Ａ２Ａ ３０２ タグライン１Ｂ２Ｂ ３０３ ハーフバスＡ ３０４ ハーフバスＢ ４００、５００ アーリークロック ４０１、５０１ タグレジスタ ４０２、５４１ タグライン ４０３ タグセレクタ ４０４、４０５、４０６、４０７ アウトレジスタ ４０８、４３４、５０７、５３４ セレクタ ４１０、５０９、５１５ ＢＩＤＩコントロールユニッ
ト ４１１、４１２、４３７、４３８、５１０、５１６ 出
力信号 ４１３、４１６ 送信ドライバ ４１４、４１５ 受信ドライバ ４２０、４２１、４２２、４２３、４５０、４５１、４
５２、４５３、５２０、５２１、５２２、５３６、５３
７、５３８、５３９…インレジスタ ４２４、４５４、５４０ 即値オペレーションデコード
ユニット ４３０、４３１、４３２、４３３、５０４、５０５、５
０６、５３０、５３１、５３２、５３３ アウトレジス
タ ４３９、４４０、４４１、５１１、５１２、５１３、５
１４ ドライバ４６０ タグレジスタ ４６１、５０２ 単方向タグライン ４６２、５０３ タグデコーダ ６０２ 即値オペレーション ６０３、９０４、１００６ 応答 ７０２、１１０２ 第１のサイクル ７０３、１１０３ 第２のサイクル ７０４、７０６、８０６、８０８、９０６、９０８、９
１０、１００４、１１０６ ハイデー
タ ７０５、７０７、８０５、８０７、９０５、９０７、９
０９、１００５、１１０５ ローデー
タ ７０８ 反転に間に合うポイント ８０２、８０４、９０２、９０３、１００２、１００
３、１１０４ オペレーション識別子 １２０２、１３０２ ストアコマンド １２０３、１３１２ フェッチ応答 １３０３、１３１４ 即値オペレーション １３０４ データ １３０５、１３０６ データ伝送

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス−ヴェルナー・タスト ドイツ連邦共和国 デー−71093 ヴァイ ル イシェーンブック ハルトマンシュト ラッセ 66

Claims (16)

【特許請求の範囲】
1. 【請求項１】少なくとも２つの伝送ラインを有するデー
   タプロセッシングシステムにおける情報伝送のバスにお
   いて、 前記伝送ラインが反対の伝送方向で２つのグループに分
   けられ、少なくとも一方のグループの伝送ラインの伝送
   方向が反転可能な初期状態、 ２つのグループの伝送ラインの伝送方向が同一である第
   ２の状態、および前記初期状態と前記第２の状態との間
   のバスを切り換える手段とを有することを特徴とするバ
   ス。
2. 【請求項２】請求項１記載のバスにおいて、 ２つの伝送方向を有し、それぞれについて少なくとも１
   つのタグラインが使用可能であり、タグラインの状態が
   前記バス上を伝送される情報のタイプを指定することを
   特徴とするバス。
3. 【請求項３】請求項１または２記載のバスにおいて、 前記初期状態と前記第２の状態との間の反転が、前記タ
   グラインの状態の関数として行われることを特徴とする
   バス。
4. 【請求項４】請求項１または２記載のバスにおいて、 前記初期状態と前記第２の状態の間の反転が、前記バス
   を通じて伝送される情報の関数として行われることを特
   徴とするバス。
5. 【請求項５】請求項１ないし４のいずれか１項記載のバ
   スにおいて、 前記一方のグループの伝送ラインが、伝送方向の反転が
   可能な双方向ラインであり、他方のグループの伝送ライ
   ンが、伝送方向の固定された単方向ラインであることを
   特徴とするバス。
6. 【請求項６】請求項１ないし４のいずれか１項記載のバ
   スにおいて、 両方のグループの伝送ラインが、伝送方向の反転が可能
   な双方向ラインであることを特徴とするバス。
7. 【請求項７】請求項１ないし６のいずれか１項記載のバ
   スにおいて、 前記タグラインを通じてタグ信号の伝送が、前記バスを
   通じた情報の伝送より速いタイミングサイクルの一部分
   でなされることを特徴とするバス。
8. 【請求項８】請求項１ないし７のいずれか１項記載のバ
   スにおいて、 前記バスが前記初期状態にあり、情報は一方の伝送方向
   に伝送されるが、前記バスは反対の伝送方向にまだアク
   ティブである場合には、前記反対の伝送方向でのバスア
   クティビティが完了するまで、前記初期状態から前記第
   ２の状態への変換が遅延されることを特徴とするバス。
9. 【請求項９】データプロセッシングシステムにおいて少
   なくとも２つの伝送ラインを有しているバスを通じて情
   報を伝送する方法において、 前記伝送ラインを２つのグループに分け、 前記２つのグループが反対の伝送方向を有する初期状態
   から、前記２つのグループの伝送ラインの伝送方向が同
   一である第２の状態へ反転させることを特徴とする方
   法。
10. 【請求項１０】請求項９記載の方法において、 少なくとも１つのタグラインが前記２つの伝送方向の各
    々に使用可能であり、前記バス上を伝送される情報のタ
    イプが前記タグラインの状態により指定されることを特
    徴する方法。
11. 【請求項１１】請求項９または１０記載の方法におい
    て、 前記初期状態と前記第２の状態との間の切り換えが前記
    タグラインの状態の関数としてなされることを特徴とす
    る方法。
12. 【請求項１２】請求項９または１０記載の方法におい
    て、 前記初期状態と前記第２の状態との間の切り換えが前記
    バスを通じて伝送される情報の関数としてなされること
    を特徴とする方法。
13. 【請求項１３】請求項９ないし１２のいずれか１項記載
    の方法において、 前記一方のグループの伝送ラインが、伝送方向の反転が
    可能な双方向ラインであり、他方のグループの伝送ライ
    ンが、伝送方向の固定された単方向ラインであることを
    特徴とする方法。
14. 【請求項１４】請求項９ないし１２のいずれか１項記載
    の方法において、 両方のグループの伝送ラインが、伝送方向の反転が可能
    な双方向ラインであることを特徴とする方法。
15. 【請求項１５】請求項９ないし１４のいずれか１項記載
    の方法において、 タグ信号は、前記バスを通じた情報の伝送より速いタイ
    ミングサイクルの一部分で、前記タグラインを通じて伝
    送されることを特徴とする方法。
16. 【請求項１６】請求項９ないし１５のいずれか１項記載
    のバスにおいて、 前記バスが前記初期状態にあり、情報は前記一方の伝送
    方向に伝送されるが、前記バスは反対の伝送方向にまだ
    アクティブの場合には、前記反対伝送方向でのバスアク
    ティビティが完了するまで、前記初期状態から前記第２
    の状態への変換が遅延されることを特徴とする方法。